CN117727349A - 存储阵列 - Google Patents

Abstract

本公开的实施例提供一种存储阵列。该存储阵列包括驱动控制电路和多个半导体存储装置。驱动控制电路包括参考电压选择电路、驱动电压产生电路。参考电压选择电路根据待写入的半导体存储装置的列选信号来输出参考电压。列选信号在半导体存储装置的数据写入期间处于有效电平。在列选信号从有效电平翻转为无效电平后的第一时间段内参考电压等于第二电压并且在其它时间段内参考电压等于第一电压。第二电压高于第一电压。驱动电压产生电路根据参考电压来生成驱动电压并在第一控制信号处于有效电平期间向半导体存储装置提供驱动电压。半导体存储装置包括感测放大器。感测放大器根据驱动电压来放大第一位线与第二位线之间的电压差。

Description

存储阵列

技术领域

本公开的实施例涉及集成电路技术领域，具体地，涉及存储阵列。

背景技术

在半导体存储装置（例如，动态随机存储器）中通常设置有感测放大器。在对半导体存储装置的写操作中，感测放大器不仅用于感测存储单元的状态（即确定存储单元中的设置为0还是1），还将新的数据写入到存储单元。当存储单元的状态和写入的数据相反时，位线会在感测放大器的作用下反转电位。这一过程实际上是破坏性的写入，因为存储单元中的内容会丢失。而且电位反转的过程需要满足列地址选择使能的时序要求。因此，需要针对写操作设置一段写恢复时间。写恢复时间可以指的是完成有效的写操作到预充电的时间。这段写恢复时间是必须的，用来确保在预充电发生前写缓冲中的数据可以被有效地写进存储单元。如果写恢复时间过长，会导致写操作变慢。

发明内容

本文中描述的实施例提供了一种存储阵列。

根据本公开的第一方面，提供了一种存储阵列。该存储阵列包括驱动控制电路和多个半导体存储装置。驱动控制电路耦接多个半导体存储装置。驱动控制电路被配置为：为多个半导体存储装置中的任一半导体存储装置（在上下文中可被称为“待写入的半导体存储装置”）在执行写操作的过程中提供驱动电压。其中，驱动电压在半导体存储装置的列选信号从有效电平翻转为无效电平后的第一时间段内被升压。列选信号在半导体存储装置的数据写入期间处于有效电平。驱动控制电路包括：参考电压选择电路、驱动电压产生电路。参考电压选择电路被配置为：根据列选信号来输出参考电压。其中，在第一时间段内参考电压等于第二电压并且在其它时间段内参考电压等于第一电压。第二电压高于第一电压。驱动电压产生电路被配置为根据参考电压来生成驱动电压并在第一控制信号处于有效电平期间经由第一节点向半导体存储装置提供驱动电压。其中，驱动电压与参考电压的幅度正相关。第一控制信号在半导体存储装置的激活期间处于有效电平。半导体存储装置包括：第一存储单元、第二存储单元、第一开关电路、第二开关电路、感测放大器。其中，第一存储单元被配置为：在半导体存储装置的激活期间通过字线使得第一存储单元中的第一储能器件与第一位线直接连接。第二存储单元被配置为：在半导体存储装置的激活期间通过字线使得第二存储单元中的第二储能器件与第二位线直接连接。第一开关电路被配置为：在列选信号处于有效电平期间使得第一位线与第一数据输入输出线直接连接。第二开关电路被配置为：在列选信号处于有效电平期间使得第二位线与第二数据输入输出线直接连接。感测放大器被配置为：根据驱动电压来放大第一位线与第二位线之间的电压差。

在本公开的一些实施例中，参考电压选择电路包括：延时电路、第一反相器、第一传输门、第二传输门。其中，延时电路被配置为：将列选信号延时第一时间段之后输出，第一时间段等于列选信号处于有效电平的时间段。第一反相器的输入端耦接延时电路的输出端。第一反相器的输出端耦接第一传输门的第一控制端和第二传输门的第二控制端。第一传输门的第二控制端耦接延时电路的输出端。第一传输门的输入端被提供第一电压。第一传输门的输出端耦接参考电压选择电路的输出端。第二传输门的第一控制端耦接延时电路的输出端。第二传输门的输入端被提供第二电压。第二传输门的输出端耦接参考电压选择电路的输出端。

在本公开的一些实施例中，驱动电压产生电路包括：第一运放、第一晶体管、第二晶体管、第一电阻器、第二电阻器、电容器。其中，第一运放的第一输入端耦接参考电压选择电路的输出端。第一运放的第二输入端耦接第一电阻器的第二端和第二电阻器的第一端。第一运放的输出端耦接第一晶体管的控制极。第一晶体管的第一极耦接电源电压端。第一晶体管的第二极耦接第一电阻器的第一端和电容器的第一端。第二电阻器的第二端耦接第三电压端和电容器的第二端。第二晶体管的控制极被提供第一控制信号。第二晶体管的第一极耦接第一电阻器的第一端。第二晶体管的第二极耦接第一节点。

在本公开的一些实施例中，来自电源电压端的电源电压高于第二电压。

在本公开的一些实施例中，驱动电压产生电路包括：第一运放、第二运放、第二晶体管、第一至第四电阻器、第二反相器。其中，第二反相器的输入端耦接延时电路的输出端。第二反相器的输出端耦接第一运放的第一输入端。第一运放的第二输入端耦接第四电压端。第一运放的输出端耦接第一电阻器的第一端。来自第四电压端的第四电压大于列选信号的无效电平且小于列选信号的有效电平。第一电阻器的第二端耦接第二电阻器的第一端和第二运放的第二输入端。第二电阻器的第二端耦接第二运放的输出端和第二晶体管的第一极。第三电阻器的第一端耦接参考电压选择电路的输出端。第三电阻器的第二端耦接第四电阻器的第一端和第二运放的第一输入端。第四电阻器的第二端耦接第三电压端。第二晶体管的控制极被提供第一控制信号。第二晶体管的第二极耦接第一节点。

在本公开的一些实施例中，第一电阻器、第二电阻器、第三电阻器和第四电阻器的电阻值相等。

在本公开的一些实施例中，第一运放的第一输入端是同相输入端。第一运放的第二输入端是反相输入端。第二运放的第一输入端是同相输入端。第二运放的第二输入端是反相输入端。

在本公开的一些实施例中，驱动电压产生电路包括：第一运放、第二晶体管、第一电阻器。其中，第一运放的第一输入端耦接参考电压选择电路的输出端。第一运放的第二输入端耦接第一电阻器的第一端。第一运放的输出端耦接第一电阻器的第二端。第二晶体管的控制极被提供第一控制信号。第二晶体管的第一极耦接第一电阻器的第二端。第二晶体管的第二极耦接第一节点。

在本公开的一些实施例中，第一运放的第一输入端是同相输入端。第一运放的第二输入端是反相输入端。

在本公开的一些实施例中，感测放大器包括：第三至第七晶体管。其中，第三晶体管的控制极耦接第二位线。第三晶体管的第一极耦接第一位线。第三晶体管的第二极耦接第一节点。第四晶体管的控制极耦接第一位线。第四晶体管的第一极耦接第二位线。第四晶体管的第二极耦接第一节点。第五晶体管的控制极耦接第二位线。第五晶体管的第一极耦接第一位线。第五晶体管的第二极耦接第六晶体管的第二极和第七晶体管的第一极。第六晶体管的控制极耦接第一位线。第六晶体管的第一极耦接第二位线。第七晶体管的控制极被提供第一控制信号。第七晶体管的第二极耦接第三电压端。

附图说明

为了更清楚地说明本公开的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制，其中：

图1是一种半导体存储装置的示例性电路图；

图2是用于图1所示的半导体存储装置的一些信号的时序图；

图3是根据本公开的实施例的存储阵列的示意性框图；

图4是用于图3所示的存储阵列的一些信号的时序图；

图5是图3所示的驱动控制电路的示例性电路图；

图6是图3所示的驱动控制电路的另一示例性电路图；

图7是图3所示的驱动控制电路的又一示例性电路图；

图8是图3中的半导体存储装置的示例性电路图。

需要注意的是，附图中的元素是示意性的，没有按比例绘制。

具体实施方式

为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。

除非另外定义，否则在此使用的所有术语（包括技术和科学术语）具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。

在本公开的所有实施例中，由于金属氧化物半导体（MOS）晶体管的源极和漏极是对称的，并且N型晶体管和P型晶体管的源极和漏极之间的导通电流方向相反，因此在本公开的实施例中，将MOS晶体管的受控中间端称为控制极，将MOS晶体管的其余两端分别称为第一极和第二极。本公开的实施例中所采用的晶体管主要是开关晶体管。此外，为便于统一表述，在上下文中，将双极型晶体管（BJT）的基极称为控制极，将BJT的发射极称为第一极，将BJT的集电极称为第二极。另外，诸如“第一”和“第二”的术语仅用于将一个部件（或部件的一部分）与另一个部件（或部件的另一部分）区分开。

图1示出一种半导体存储装置的示例性电路图。在图1所示的半导体存储装置10中，11表示感测放大器，12和13分别表示一个存储单元。图2示出用于图1所示的半导体存储装置10的一些信号的时序图。结合图1和图2来看，当针对半导体存储装置10的激活命令使能后，字线WL被输入有效电平（高电平），电容器C1和C2分别连接到第一位线BL1和第二位线BL2。同时，控制信号Ctr1翻转为有效电平，感测放大器11被使能，第一位线BL1和第二位线BL2 上的电压会在第一电压V1的作用下被扯开。当针对半导体存储装置10的写命令加入，列选信号CSL开启，待写入半导体存储装置10的数据从第一数据输入输出线LIO1/第二数据输入输出线LIO2传输到第一位线BL1/第二位线BL2，再写入第一存储单元12/第二存储单元13。这一过程是由第一电压V1驱动的。待写入半导体存储装置10的数据是差分数据，由第一数据输入输出线LIO1与第二数据输入输出线LIO2上的电压之间的电压差来表示。例如，当第一数据输入输出线LIO1处于高电平而第二数据输入输出线LIO2处于低电平（电压差为正）时，待写入的数据表示逻辑值“1”。当第一数据输入输出线LIO1处于低电平而第二数据输入输出线LIO2处于高电平（电压差为负）时，待写入的数据表示逻辑值“0”。

如果写入半导体存储装置10的数据与第一存储单元12和第二存储单元13所存储的数据相反，则第一存储单元12和第二存储单元13的内容被重新写入，那么写入过程需要花费较长时间，影响写恢复时间，降低写入效率。

本公开的实施例提出一种存储阵列，旨在降低该存储阵列中的半导体存储装置的写恢复时间。图3示出根据本公开的实施例的存储阵列30的示意性框图。

该存储阵列30包括驱动控制电路31和多个半导体存储装置32。驱动控制电路31经由第一节点N1耦接该多个半导体存储装置32。驱动控制电路31被配置为：为该多个半导体存储装置32中的任一半导体存储装置32（在上下文中可被称为“待写入的半导体存储装置”）在执行写操作的过程中提供驱动电压。其中，驱动电压在该半导体存储装置32（即，正在执行写操作的半导体存储装置32）的列选信号CSL从有效电平翻转为无效电平后的第一时间段内被升压。列选信号CSL在半导体存储装置32的数据写入期间处于有效电平。半导体存储装置32的数据写入期间可以指的是实际向半导体存储装置32写入数据的时间段。在本公开的一些实施例中，第一时间段的时间长度等于列选信号CSL处于有效电平的时间长度。可替代的，第一时间段也可以根据实际应用具体设置。

应注意，向驱动控制电路31提供的列选信号CSL与当前要执行写操作的半导体存储装置32的列选信号CSL是同一个列选信号CSL。由于驱动控制电路31用于控制该多个半导体存储装置32，因此向驱动控制电路31提供的列选信号CSL是随着当前要执行写操作的半导体存储装置32的变化而变化的。

驱动控制电路31包括：参考电压选择电路311、驱动电压产生电路312。

参考电压选择电路311耦接第一电压端V1、第二电压端V2、列选信号端CSL和驱动电压产生电路312。参考电压选择电路311被配置为：根据列选信号CSL来输出参考电压。其中，在第一时间段内参考电压等于第二电压V2并且在其它时间段内（除了第一时间段之外的时间段）参考电压等于第一电压V1。第二电压V2高于第一电压V1。

驱动电压产生电路312耦接参考电压选择电路311、第一控制信号端Ctr1。驱动电压产生电路312经由第一节点N1耦接各个半导体存储装置32。驱动电压产生电路312被配置为根据参考电压来生成驱动电压并在第一控制信号Ctr1处于有效电平期间经由第一节点N1向半导体存储装置32提供驱动电压。其中，驱动电压与参考电压的幅度正相关。第一控制信号Ctr1在半导体存储装置32的激活期间处于有效电平。

半导体存储装置32包括：第一存储单元322、第二存储单元323、第一开关电路324、第二开关电路325、感测放大器321。

第一存储单元322耦接字线WL和第一位线BL1。第一存储单元322被配置为：在半导体存储装置32的激活期间通过字线WL使得第一存储单元322中的第一储能器件与第一位线BL1直接连接。半导体存储装置32的激活期间可以指的是半导体存储装置32被选中以及进行写操作或者读操作的时间段。

第二存储单元323耦接字线WL和第二位线BL2。第二存储单元323被配置为：在半导体存储装置32的激活期间通过字线WL使得第二存储单元323中的第二储能器件与第二位线BL2直接连接。第一储能器件和第二储能器件所存储的电压差表示半导体存储装置32所存储的数据。

第一开关电路324耦接列选信号端CSL、第一位线BL1和第一数据输入输出线LIO1。第一开关电路324被配置为：在列选信号CSL处于有效电平期间使得第一位线BL1与第一数据输入输出线LIO1直接连接。

第二开关电路325耦接列选信号端CSL、第二位线BL2和第二数据输入输出线LIO2。第二开关电路325被配置为：在列选信号CSL处于有效电平期间使得第二位线BL2与第二数据输入输出线LIO2直接连接。

感测放大器321经由第一节点N1耦接驱动电压产生电路312。感测放大器321被配置为：根据驱动电压来放大第一位线BL1与第二位线BL2之间的电压差。

在本公开的一些实施例中，第一控制信号Ctr1和列选信号CSL的有效电平可以是高电平，它们的无效电平可以是低电平。

图4示出用于图3所示的存储阵列30的一些信号的时序图。下面结合图4的示例来介绍图3所示的存储阵列30的工作过程。

当针对半导体存储装置32的激活命令使能后，与该半导体存储装置32相连的字线WL被输入有效电平（高电平），第一存储单元322中的第一储能器件与第一位线BL1直接连接，第一存储单元322上的电压被提供到第一位线BL1，第二存储单元323中的第二储能器件与第二位线BL2直接连接，第二存储单元323上的电压被提供到第二位线BL2。同时，第一控制信号Ctr1翻转为有效电平。参考电压选择电路311输出的参考电压等于第一电压V1。驱动电压产生电路312输出的驱动电压与第一电压V1正相关。在驱动电压等于第一电压V1的示例中，第一位线BL1的电压升高至V1，而第二位线BL2 上的电压下降至V3（例如地电压）。当针对半导体存储装置32的写命令加入，列选信号CSL随后在T1时刻开启，第一开关电路324开始工作，使得第一位线BL1与第一数据输入输出线LIO1直接连接，第二开关电路325也开始工作，使得第二位线BL2与第二数据输入输出线LIO2直接连接。假设此时从第一数据输入输出线LIO1输入低电平而从第二数据输入输出线LIO2输入高电平，则第一位线BL1上的电压开始下降而第二位线BL2上的电压开始升高。此时，第一存储单元322和第二存储单元323的存储内容开始更新。

在T2时刻，列选信号CSL翻转为无效电平（低电平），第二控制信号Ctr2翻转为有效电平（高电平）。第二控制信号Ctr2是参考电压选择电路511的内部信号，用于控制第一时间段的开始和结束。此时，第一时间段开始。参考电压选择电路311输出的参考电压等于第二电压V2。驱动电压产生电路312输出的驱动电压与第二电压V2正相关。在驱动电压等于第二电压V2的示例中，由于第二电压V2高于第一电压V1，因此第二位线BL2上的电压的上升速度被提升，在T3时刻即可升高至第一电压V1（平衡状态下的电压）。对比图2中第二位线BL2上的电压升高至第一电压V1的时间，图4中第二位线BL2上的电压升高至第一电压V1的时间更短，因此能够实现更短的写恢复时间。

在T4时刻，第二控制信号Ctr2翻转为无效电平（低电平），第一时间段结束，参考电压选择电路311输出的参考电压再次等于第一电压V1。在驱动电压等于第一电压V1的示例中，第二位线BL2上的电压恢复至平衡状态下的第一电压V1。T2时刻至T4时刻之间的时间段为上述第一时间段。

在图4的示例中，在列选信号CSL翻转为无效电平（低电平）之后才使用更高的驱动电压来驱动半导体存储装置32，可以确保第二位线BL2和第一位线BL1上的电压实现翻转之后才使用更高的驱动电压来上拉第二位线BL2，以免降低第二位线BL2和第一位线BL1上的电压的翻转速度。

图5示出图3所示的驱动控制电路31的示例性电路图。在图5的示例中，参考电压选择电路511包括：延时电路5111、第一反相器NG1、第一传输门TG1、第二传输门TG2。其中，延时电路5111被配置为：将列选信号CSL延时第一时间段之后输出。延时电路5111输出的信号即为上述的第二控制信号Ctr2。第一时间段等于列选信号CSL处于有效电平的时间段。第一反相器NG1的输入端耦接延时电路5111的输出端。第一反相器NG1的输出端耦接第一传输门TG1的第一控制端和第二传输门TG2的第二控制端。第一传输门TG1的第二控制端耦接延时电路5111的输出端。第一传输门TG1的输入端被提供第一电压V1。第一传输门TG1的输出端耦接参考电压选择电路511的输出端。第二传输门TG2的第一控制端耦接延时电路5111的输出端。第二传输门TG2的输入端被提供第二电压V2。第二传输门TG2的输出端耦接参考电压选择电路311的输出端。

当第二控制信号Ctr2处于低电平时，第一传输门TG1打开，第二传输门TG2关闭，第一电压V1被提供到参考电压选择电路511的输出端。当第二控制信号Ctr2处于高电平时，第一传输门TG1关闭，第二传输门TG2打开，第二电压V2被提供到参考电压选择电路511的输出端。

第一电压V1和第二电压V2只能作为参考电压，不具有驱动力，因此，需要驱动电压产生电路512来根据参考电压生成驱动电压。

驱动电压产生电路512包括：第一运放A1、第一晶体管M1、第二晶体管M2、第一电阻器R1、第二电阻器R2、电容器C。其中，第一运放A1的第一输入端耦接参考电压选择电路511的输出端。第一运放A1的第二输入端耦接第一电阻器R1的第二端和第二电阻器R2的第一端。第一运放A1的输出端耦接第一晶体管M1的控制极。第一晶体管M1的第一极耦接电源电压端VDD。第一晶体管M1的第二极耦接第一电阻器R1的第一端和电容器C的第一端。第二电阻器R2的第二端耦接第三电压端和电容器C的第二端。第二晶体管M2的控制极被提供第一控制信号Ctr1。第二晶体管M2的第一极耦接第一电阻器R1的第一端。第二晶体管M2的第二极耦接第一节点N1。

在本公开的一些实施例中，来自电源电压端VDD的电源电压VDD高于第二电压V2。这样，可通过设置第一电阻器R1和第二电阻器R2的电阻值来将驱动电压的电压值设置成与参考电压相等。

在图5的示例中，第一运放A1的第一输入端是同相输入端。第一运放A1的第二输入端是反相输入端。从第一电压端V1输入高电压信号，从第二电压端V2输入比第一电压V1更高的电压信号，第三电压端V3接地。第一晶体管M1和第二晶体管M2是NMOS晶体管。本领域技术人员应理解，基于上述发明构思对图5所示的电路进行的变型也应落入本公开的保护范围之内。在该变型中，上述晶体管和电压端也可以具有与图5所示的示例不同的设置。在图5的替代实施例中，第一运放A1的第一输入端是反相输入端。第一运放A1的第二输入端是同相输入端。第一晶体管M1是PMOS晶体管。第二晶体管M2是NMOS晶体管。

在图5的示例中，当第一运放A1的同相输入端的电压高于第一运放A1的反相输入端的电压时，第一晶体管M1导通，从而将第一运放A1的反相输入端的电压拉高。当第一运放A1的反相输入端的电压升高至等于第一运放A1的同相输入端的电压时，第一晶体管M1断开。因此，第一运放A1的反相输入端的电压最终稳定为等于第一运放A1的同相输入端的电压。这样，当参考电压选择电路511输出的参考电压等于第一电压V1时，驱动电压DV等于第一电压V1。当参考电压选择电路511输出的参考电压等于第二电压V2时，驱动电压DV等于第一电压V2。

在第一控制信号Ctr1处于有效电平（高电平）期间，驱动电压DV经由第二晶体管M2被提供给第一节点N1。

图6示出图3所示的驱动控制电路31的另一示例性电路图。驱动电压产生电路512包括：第一运放A1、第二运放A2、第二晶体管M2、第一至第四电阻器R1-R4、第二反相器NG2。其中，第二反相器NG2的输入端耦接延时电路5111的输出端。第二反相器NG2的输出端耦接第一运放A1的第一输入端。第一运放A1的第二输入端耦接第四电压端V4。第一运放A1的输出端耦接第一电阻器R1的第一端。来自第四电压端V4的第四电压大于列选信号CSL的无效电平且小于列选信号CSL的有效电平。第一电阻器R1的第二端耦接第二电阻器R2的第一端和第二运放A2的第二输入端。第二电阻器R2的第二端耦接第二运放A2的输出端和第二晶体管M2的第一极。第三电阻器R3的第一端耦接参考电压选择电路511的输出端。第三电阻器R3的第二端耦接第四电阻器R4的第一端和第二运放A2的第一输入端。第四电阻器R4的第二端耦接第三电压端V3。第二晶体管M2的控制极被提供第一控制信号Ctr1。第二晶体管M2的第二极耦接第一节点N1。

在本公开的一些实施例中，第一电阻器R1、第二电阻器R2、第三电阻器R3和第四电阻器R4的电阻值相等。

在本公开的一些实施例中，第一运放A1的第一输入端是同相输入端。第一运放A1的第二输入端是反相输入端。第二运放A2的第一输入端是同相输入端。第二运放A2的第二输入端是反相输入端。

当第二控制信号Ctr2处于低电平时，节点a的电压处于低电平，节点b的电压处于高电平。第一运放A1输出高电平。由于运放的虚短和虚断的特性，第二运放A2的两个输入端的电压相等。Ue=Ud=Ug×(R4/(R4+R3) )。而(Ud-Uc)/R1=(Uf-Ud)/R2，因此Uf=2Ud-Uc=Ug-Uc。此时Ug=V1，因此，Uf=V1- Uc。在这里，Uc表示节点c的电压，Ud表示节点d的电压，Ue表示节点e的电压，Uf表示节点f的电压，Ug表示节点g的电压。

当第二控制信号Ctr2处于高电平时，节点a的电压处于高电平，节点b的电压处于低电平。第一运放A1输出低电平。此时Ug=V2，因此，Uf=V2- Uc。

通过设置第一运放A1输出的低电平和高电平（Uc）均远小于V1和V2，可使得Uf（即驱动电压DV）在第二控制信号Ctr2处于高电平时更高。也就是，驱动电压DV与参考电压正相关。

图7示出图3所示的驱动控制电路31的又一示例性电路图。驱动电压产生电路512包括：第一运放A1、第二晶体管M2、第一电阻器R1。其中，第一运放A1的第一输入端耦接参考电压选择电路511的输出端。第一运放A1的第二输入端耦接第一电阻器R1的第一端。第一运放A1的输出端耦接第一电阻器R1的第二端。第二晶体管M2的控制极被提供第一控制信号Ctr1。第二晶体管M2的第一极耦接第一电阻器R1的第二端。第二晶体管M2的第二极耦接第一节点N1。

在本公开的一些实施例中，第一运放A1的第一输入端是同相输入端。第一运放A1的第二输入端是反相输入端。

第一运放A1和第一电阻器R1组成电压跟随器。因此，驱动电压DV等于节点a的电压（即，参考电压选择电路511输出的参考电压）。当第二控制信号Ctr2处于低电平时，节点a的电压等于第一电压V1，驱动电压DV等于第一电压V1。当第二控制信号Ctr2处于高电平时，节点a的电压等于第二电压V2，驱动电压DV等于第二电压V2。

图8示出图3中的半导体存储装置32的示例性电路图。感测放大器821包括：第三晶体管M3至第七晶体管M7。其中，第三晶体管M3的控制极耦接第二位线BL2。第三晶体管M3的第一极耦接第一位线BL1。第三晶体管M3的第二极耦接第一节点N1。第四晶体管M4的控制极耦接第一位线BL1。第四晶体管M4的第一极耦接第二位线BL2。第四晶体管M4的第二极耦接第一节点N1。第五晶体管M5的控制极耦接第二位线BL2。第五晶体管M5的第一极耦接第一位线BL1。第五晶体管M5的第二极耦接第六晶体管M6的第二极和第七晶体管M7的第一极。第六晶体管M6的控制极耦接第一位线BL1。第六晶体管M6的第一极耦接第二位线BL2。第七晶体管M7的控制极被提供第一控制信号Ctr1。第七晶体管M7的第二极耦接第三电压端V3。

第一存储单元822包括：第八晶体管M8和第一电容器C1。第八晶体管M8的控制极耦接字线WL。第八晶体管M8的第一极耦接第一位线BL1。第八晶体管M8的第二极耦接第一电容器C1的第一端。第一电容器C1的第二端耦接第三电压端V3。

第二存储单元823包括：第九晶体管M9和第二电容器C2。第九晶体管M9的控制极耦接字线WL。第九晶体管M9的第一极耦接第二位线BL2。第九晶体管M9的第二极耦接第二电容器C2的第一端。第二电容器C2的第二端耦接第三电压端V3。

第一开关电路824包括：第十晶体管M10。第十晶体管M10的控制极耦接列选信号端CSL。第十晶体管M10的第一极耦接第一位线BL1。第十晶体管M10的第二极耦接第一数据输入输出线LIO1。

第二开关电路825包括：第十一晶体管M11。第十一晶体管M11的控制极耦接列选信号端CSL。第十一晶体管M11的第一极耦接第二位线BL2。第十一晶体管M11的第二极耦接第二数据输入输出线LIO2。

在图8的示例中，第三电压端V3接地。第五晶体管M5至第十一晶体管M11是NMOS晶体管。第三晶体管M3和第四晶体管M4是PMOS晶体管。本领域技术人员应理解，基于上述发明构思对图8所示的电路进行的变型也应落入本公开的保护范围之内。在该变型中，上述晶体管和电压端也可以具有与图8所示的示例不同的设置。

下面结合图4的时序图来说明图8所示的半导体存储装置82的工作过程。

当针对半导体存储装置82的激活命令使能后，与该半导体存储装置82相连的字线WL被输入高电平，第八晶体管M8和第九晶体管M9导通。第一电容器C1与第一位线BL1直接连接，第一电容器C1所存储的电荷被提供到第一位线BL1。第二电容器C2与第二位线BL2直接连接，第二电容器C2所存储的电荷被提供到第二位线BL2。同时，第一控制信号Ctr1翻转为高电平。由于列选信号CSL处于低电平，参考电压选择电路311输出的参考电压等于第一电压V1。即，第一节点N1的电压等于第一电压V1。由于第一控制信号Ctr1处于高电平，第七晶体管M7导通，第二节点N2的电压等于第三电压V3（例如地电压）。此时第三晶体管M3和第六晶体管M6导通，第四晶体管M4和第五晶体管M5截止。第一位线BL1 上的电压升高而第二位线BL2上的电压降低。

当针对半导体存储装置82的写命令加入，列选信号CSL随后在T1时刻开启，第十晶体管M10和第十一晶体管M11导通，使得第一位线BL1与第一数据输入输出线LIO1直接连接，第二位线BL2与第二数据输入输出线LIO2直接连接。假设此时从第一数据输入输出线LIO1输入低电平而从第二数据输入输出线LIO2输入高电平，则第一位线BL1上的电压开始下降而第二位线BL2上的电压开始升高。此时，第一电容器C1和第二电容器C2的存储内容开始更新。

在T2时刻，列选信号CSL翻转为低电平，第十晶体管M10和第十一晶体管M11截止。第二控制信号Ctr2翻转为高电平，参考电压选择电路311输出的参考电压等于第二电压V2。即，第一节点N1的电压等于第二电压V2。此时第三晶体管M3和第六晶体管M6截止，第四晶体管M4和第五晶体管M5导通。由于第二电压V2高于第一电压V1，因此第二位线BL2上的电压的上升速度被提升，在T3时刻即可升高至第一电压V1（平衡状态下的电压）。对比图2中第二位线BL2上的电压升高至第一电压V1的时间，图4中第二位线BL2上的电压升高至第一电压V1的时间更短，因此能够实现更短的写恢复时间。

在T4时刻，第二控制信号Ctr2翻转为低电平，第一时间段结束，参考电压选择电路311输出的参考电压再次等于第一电压V1。即，第一节点N1的电压等于第一电压V1。第二位线BL2上的电压逐渐恢复至平衡状态下的第一电压V1。

综上所述，根据本公开的实施例的存储阵列能够通过时序和电压控制来降低该存储阵列中的半导体存储装置的写恢复时间，提高写入效率以便提高对同一半导体存储装置执行写操作的频率，并且不会影响数据输入输出线上的电压。

除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。

适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。

以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。

Claims (10)

1.一种存储阵列，其特征在于，所述存储阵列包括驱动控制电路和多个半导体存储装置，所述驱动控制电路耦接所述多个半导体存储装置，

所述驱动控制电路包括：参考电压选择电路、驱动电压产生电路，

所述参考电压选择电路被配置为：根据待写入的半导体存储装置的列选信号来输出参考电压，其中，所述列选信号在所述半导体存储装置的数据写入期间处于有效电平，在所述列选信号从有效电平翻转为无效电平后的第一时间段内所述参考电压等于第二电压并且在其它时间段内所述参考电压等于第一电压，所述第二电压高于所述第一电压；

所述驱动电压产生电路被配置为根据所述参考电压来生成所述驱动电压并在第一控制信号处于有效电平期间经由第一节点向所述半导体存储装置提供所述驱动电压，其中，所述驱动电压与所述参考电压的幅度正相关，所述第一控制信号在所述半导体存储装置的激活期间处于有效电平；

所述半导体存储装置包括：第一存储单元、第二存储单元、第一开关电路、第二开关电路、感测放大器，

其中，所述第一存储单元被配置为：在所述半导体存储装置的激活期间通过字线使得所述第一存储单元中的第一储能器件与第一位线直接连接；

所述第二存储单元被配置为：在所述半导体存储装置的激活期间通过字线使得所述第二存储单元中的第二储能器件与第二位线直接连接；

第一开关电路被配置为：在所述列选信号处于有效电平期间使得所述第一位线与第一数据输入输出线直接连接；

第二开关电路被配置为：在所述列选信号处于有效电平期间使得所述第二位线与第二数据输入输出线直接连接；

所述感测放大器被配置为：根据所述驱动电压来放大所述第一位线与所述第二位线之间的电压差。

2.根据权利要求1所述的存储阵列，其特征在于，所述参考电压选择电路包括：延时电路、第一反相器、第一传输门、第二传输门，

其中，所述延时电路被配置为：将所述列选信号延时所述第一时间段之后输出，所述第一时间段等于所述列选信号处于有效电平的时间段；

所述第一反相器的输入端耦接所述延时电路的输出端，所述第一反相器的输出端耦接所述第一传输门的第一控制端和所述第二传输门的第二控制端；

所述第一传输门的第二控制端耦接所述延时电路的输出端，所述第一传输门的输入端被提供所述第一电压，所述第一传输门的输出端耦接所述参考电压选择电路的输出端；

所述第二传输门的第一控制端耦接所述延时电路的输出端，所述第二传输门的输入端被提供所述第二电压，所述第二传输门的输出端耦接所述参考电压选择电路的输出端。

3.根据权利要求1或2所述的存储阵列，其特征在于，所述驱动电压产生电路包括：第一运放、第一晶体管、第二晶体管、第一电阻器、第二电阻器、电容器，

其中，所述第一运放的第一输入端耦接所述参考电压选择电路的输出端，所述第一运放的第二输入端耦接所述第一电阻器的第二端和所述第二电阻器的第一端，所述第一运放的输出端耦接所述第一晶体管的控制极；

所述第一晶体管的第一极耦接电源电压端，所述第一晶体管的第二极耦接所述第一电阻器的第一端和所述电容器的第一端；

所述第二电阻器的第二端耦接第三电压端和所述电容器的第二端；

所述第二晶体管的控制极被提供所述第一控制信号，所述第二晶体管的第一极耦接所述第一电阻器的第一端，所述第二晶体管的第二极耦接所述第一节点。

4.根据权利要求3所述的存储阵列，其特征在于，来自所述电源电压端的电源电压高于所述第二电压。

5.根据权利要求2所述的存储阵列，其特征在于，所述驱动电压产生电路包括：第一运放、第二运放、第二晶体管、第一至第四电阻器、第二反相器，

其中，所述第二反相器的输入端耦接所述延时电路的输出端，所述第二反相器的输出端耦接所述第一运放的第一输入端；

所述第一运放的第二输入端耦接第四电压端，所述第一运放的输出端耦接第一电阻器的第一端，来自所述第四电压端的第四电压大于所述列选信号的无效电平且小于所述列选信号的有效电平；

所述第一电阻器的第二端耦接第二电阻器的第一端和所述第二运放的第二输入端；

所述第二电阻器的第二端耦接所述第二运放的输出端和所述第二晶体管的第一极；

第三电阻器的第一端耦接所述参考电压选择电路的输出端，所述第三电阻器的第二端耦接所述第四电阻器的第一端和所述第二运放的第一输入端；

所述第四电阻器的第二端耦接第三电压端；

所述第二晶体管的控制极被提供所述第一控制信号，所述第二晶体管的第二极耦接所述第一节点。

6.根据权利要求5所述的存储阵列，其特征在于，所述第一电阻器、所述第二电阻器、所述第三电阻器和所述第四电阻器的电阻值相等。

7.根据权利要求5或6所述的存储阵列，其特征在于，所述第一运放的第一输入端是同相输入端，所述第一运放的第二输入端是反相输入端，所述第二运放的第一输入端是同相输入端，所述第二运放的第二输入端是反相输入端。

8.根据权利要求1或2所述的存储阵列，其特征在于，所述驱动电压产生电路包括：第一运放、第二晶体管、第一电阻器，

其中，所述第一运放的第一输入端耦接所述参考电压选择电路的输出端，所述第一运放的第二输入端耦接所述第一电阻器的第一端，所述第一运放的输出端耦接所述第一电阻器的第二端；

所述第二晶体管的控制极被提供所述第一控制信号，所述第二晶体管的第一极耦接所述第一电阻器的第二端，所述第二晶体管的第二极耦接所述第一节点。

9.根据权利要求8所述的存储阵列，其特征在于，所述第一运放的第一输入端是同相输入端，所述第一运放的第二输入端是反相输入端。

10.根据权利要求1所述的存储阵列，其特征在于，所述感测放大器包括：第三至第七晶体管，

其中，第三晶体管的控制极耦接所述第二位线，所述第三晶体管的第一极耦接所述第一位线，所述第三晶体管的第二极耦接所述第一节点；

第四晶体管的控制极耦接所述第一位线，所述第四晶体管的第一极耦接所述第二位线，所述第四晶体管的第二极耦接所述第一节点；

第五晶体管的控制极耦接所述第二位线，所述第五晶体管的第一极耦接所述第一位线，所述第五晶体管的第二极耦接第六晶体管的第二极和第七晶体管的第一极；

所述第六晶体管的控制极耦接所述第一位线，所述第六晶体管的第一极耦接所述第二位线；

所述第七晶体管的控制极被提供所述第一控制信号，所述第七晶体管的第二极耦接第三电压端。