CN113140239A - 电压生成器电路、存储器设备及操作其的方法 - Google Patents

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Abstract

提供了电压生成器电路、存储器设备及操作其的方法。在该存储器设备中，电压生成器电路在存储器设备处于活动模式时生成第一内部电源电压，在存储器设备处于待机模式时生成第二内部电源电压，并且将第一内部电源电压或第二内部电源电压提供给内部电源电压线以用作存储器设备的内部电源电压。当存储器设备处于待机模式时，电压生成器电路通过使用高于外部电源电压的第一电压来阻止第一内部电源电压的生成。

Description

电压生成器电路、存储器设备及操作其的方法
相关申请的交叉引用
本申请要求于2020年1月20日向韩国知识产权局提交的第10-2020-0007386号韩国专利申请的权益，其公开内容通过引用整体结合于此。
技术领域
本发明构思涉及一种半导体存储器设备，并且更具体地，涉及一种用于生成内部电源电压的电压生成器电路及其操作方法，该内部电源电压用于感测存储器单元的数据。
背景技术
半导体存储器设备(例如，动态随机存取存储器(dynamic random accessmemory，DRAM))正被开发为具有高集成度和大容量。DRAM包括由单元晶体管和单元电容器构成的存储器单元，并且通过存储在单元电容器中的电荷来操作以写入和读取数据。存储器单元可以被连接到位线和互补位线。在DRAM中，当执行读取操作或刷新操作时，感测放大器感测并放大位线和互补位线之间的电压差。因为感测放大器一次感测许多位线的电压，所以感测放大器在感测操作期间使用内部电源电压而不是从外部施加的外部电源电压来提供恒定的电流。为了持续地控制感测放大器的感测操作，期望一种用于稳定地生成内部电源电压的电压生成器电路。
发明内容
本发明构思旨在提供一种用于生成内部电源电压的电压生成器电路、该电压生成器电路的操作方法以及包括该电压生成器电路的存储器设备。
根据本发明构思的一方面，用于根据命令执行操作模式的存储器设备包括：包括多个存储器块的存储器单元阵列，所述多个存储器块中的每一个包括连接到以行和列排列的字线和位线的多个存储器单元，存储器单元阵列被配置为通过使用内部电源电压线上的内部电源电压来对所述多个存储器单元执行写入操作或读取操作；和电压生成器电路，被配置为当存储器设备处于活动模式时，从外部电源电压生成第一内部电源电压，当存储器设备处于待机模式时，从外部电源电压生成第二内部电源电压，以及将第一内部电源电压或第二内部电源电压提供给内部电源电压线。当存储器设备处于待机模式时，电压生成器电路通过使用高于外部电源电压的第一电压来阻止第一内部电源电压的生成。
根据本发明构思的另一方面，被配置为生成内部电源电压的存储器设备的操作方法包括，当存储器设备处于活动模式时，从外部电源电压生成第一内部电源电压和第二内部电源电压；当存储器设备处于待机模式和活动模式时，从外部电源电压生成第二内部电源电压，并且通过使用高于外部电源电压的第一电压来阻止第一内部电源电压的生成。
根据本发明构思的另一方面，用于生成存储器设备的内部电源电压的电压生成器电路包括：第一内部电压生成器电路，该第一内部电压生成器电路被配置为响应于在存储器设备的活动模式下激活的第一控制信号，将第一内部电源电压与参考电压进行比较，以及生成等于参考电压的第一内部电源电压；第二内部电压生成器电路，该第二内部电压生成器电路被配置为在存储器设备的活动模式和待机模式下，将第二内部电源电压与参考电压进行比较，以及生成等于参考电压的第二内部电源电压；和开关电路，该开关电路被配置为响应于在存储器设备的待机模式下激活的第二控制信号，向内部电源电压线提供第一内部电源电压或第二内部电源电压作为内部电源电压。
附图说明
从以下结合附图的详细描述中将更清楚地理解本发明构思的实施例，其中：
图1是示出包括根据本发明构思的示例实施例的存储器设备的系统的图；
图2是示出根据本发明构思的示例实施例的图1的存储器设备的配置的框图；
图3是示出根据本发明构思的示例实施例的电压生成器电路的配置的图；
图4是示出根据本发明构思的示例实施例的电压生成器电路的配置的图；
图5是示出根据本发明构思的示例实施例的电压生成器电路的操作的时序图；以及
图6是应用了根据本发明构思的示例实施例的存储器设备的移动系统的框图。
具体实施方式
在下文中，将参考附图详细描述本发明构思的一些示例实施例。在不同的附图中，相同的附图标记用于指示相似或相同的项目。添加到附图标记的下标(例如，2005a的“a”、VINTAa的“a”和VINTAs的“s”)用于区分具有相同功能的多个电路和具有相同功能的多个信号。
图1是示出包括根据本发明构思的示例实施例的存储器设备的系统的图。
参考图1，系统10可以包括主机设备100和存储器设备200。主机设备100可以经由总线120通信地连接到存储器设备200。
如本文所使用的，存储器设备200(以及本文所描述的其他设备)可以指诸如形成集成电路的半导体芯片(例如，从晶片(wafer)形成的存储器芯片和/或逻辑芯片)、半导体芯片的堆叠、包括堆叠在封装基底上的一个或多个半导体芯片的半导体封装、或者包括多个封装的封装上封装(package-on-package)设备。
应当理解，当元件被称为“连接”或“耦合”到另一元件时，该元件可以直接连接或耦合到另一元件，或者可以存在介入其间的元件。相反，当元件被称为“直接连接”或“直接耦合”到另一元件时，不存在介入其间的元件。
例如，主机设备100可以是计算系统，诸如计算机、膝上型计算机、服务器、工作站、便携式通信终端、个人数字助理(personal digital assistant，PDA)、便携式多媒体播放器(portable multimedia player，PMP)、智能电话或可穿戴设备。可替代地，主机设备100可以是包括在诸如图形卡的计算系统中的组件的部分。主机设备100是在系统10中执行一般计算机操作的功能块，并且可以是中央处理单元(central processing unit，CPU)、数字信号处理器(digital signal processor，DSP)和图形处理单元(graphics processingunit，GPU)或应用处理器(application processor，AP)。
总线120可以包括用于命令CMD、地址ADDR和控制信号CTRL的传输的信号线，以及用于输入/输出数据DQ的传输的数据线。为了简洁起见，主机设备100和存储器设备200之间的信号线和数据线被示为经由一条信号线连接，但是实际上可以经由多条信号线连接。
存储器设备200可以在主机设备100的控制下写入输入/输出数据DQ或读取数据。例如，存储器设备200可以是动态随机访问存储器(DRAM)设备。然而，本发明构思的范围不限于此，并且存储器设备200可以是同步DRAM(synchronous DRAM，SDRAM)、双倍数据速率DRAM(double data rate SDRAM，DDR SDRAM)、低功率DRAM(low power DDR SDRAM，LPDDRDRAM)、图形DDR SDRAM(graphics DDR SDRAM，GDDR SDRAM)、宽I/O DRAM、高带宽存储器(high bandwidth memory，HBM)、混合存储器立方体(hybrid memory cube，HMC)等。在一个实施例中，存储器设备200可以是诸如闪存、相变RAM(phase-change RAM，PRAM)、磁RAM(magnetic RAM，MRAM)、电阻RAM(resistive RAM，RRAM)以及铁电RAM(ferroelectric RAM，FRAM)的非易失性存储器设备中的一个。
存储器设备200可以包括存储器单元阵列2080和电压生成器电路2005。存储器单元阵列2080可以包括多个存储器块。所述多个存储器块中的每一个可以包括连接到以行和列排列的字线和位线的多个存储器单元。存储器单元阵列2080可以被配置为通过使用由电压生成器电路2005生成的内部电源电压来对所述多个存储器单元执行写入操作或读取操作。电压生成器电路2005可以在存储器设备200处于活动模式时从外部电源电压生成第一内部电源电压，在存储器设备200处于待机模式时从外部电源电压生成第二内部电源电压，并且将第一内部电源电压或第二内部电源电压施加到内部电源电压线。
这里，待机模式可以是预充电模式、掉电(power down)模式和深度掉电模式中的至少一个。
图2是示出根据本发明构思的示例实施例的图1的存储器设备200的配置的框图。在本实施例中，将描述存储器设备200被实施为DRAM的情况。
参考图2，存储器设备200可以包括电压生成器电路2005、控制逻辑2010、刷新地址生成器2015、地址缓冲器2020、存储体(bank)控制逻辑2030、行地址(RA)复用器2040、列地址(CA)锁存器2050、行解码器2060、列解码器2070、存储器单元阵列2080、感测放大器单元2085、输入/输出(I/O)门控(gating)电路2090以及数据输入/输出缓冲器2095。
存储器单元阵列2080可以包括第一至第四存储体存储器(bank memory)阵列2080a、2080b、2080c和2080d。第一至第四存储体存储器阵列2080a、2080b、2080c和2080d中的每一个可以包括多条字线、多条位线以及在多条字线和多条位线的交叉处形成的多个存储器单元。
行解码器2060可以包括分别连接到第一至第四存储体存储器阵列2080a、2080b、2080c和2080d的第一至第四存储体行解码器2060a、2060b、2060c和2060d。列解码器2070可以包括分别连接到第一至第四存储体存储器阵列2080a、2080b、2080c和2080d的第一至第四存储体列解码器2070a、2070b、2070c和2070d。感测放大器单元2085可以包括分别连接到第一至第四存储体存储器阵列2080a、2080b、2080c和2080d的第一至第四存储体感测放大器2085a、2085b、2085c和2085d。例如，第一至第四存储体感测放大器2085a、2085b、2085c和2085d中的每一个可以包括位线感测放大器。电压生成器电路2005包括分别连接到第一至第四存储体感测放大器2085a、2085b、2085c和2085d的第一至第四电压生成电路2005a、2005b、2005c和2005d。
第一至第四存储体存储器阵列2080a、2080b、2080c和2080d、第一至第四存储体行解码器2060a、2060b、2060c和2060d、第一至第四存储体列解码器2070a、2070b、2070c和2070d、第一至第四存储体感测放大器2085a、2085b、2085c和2085d、以及第一至第四电压生成电路2005a、2005b、2005c和2005d可以形成第一至第四存储器体(memory bank)。在本实施例中示出了包括四个存储器体的存储器设备200的示例，但是在示例实施例中，存储器设备200可以包括任意数量的存储器体。
控制逻辑2010可以控制存储器设备200的整体操作。控制逻辑2010可以生成用于控制存储器设备200执行写入操作或读取操作的控制信号。控制逻辑2010可以包括用于解码从主机设备100接收到的命令CMD的命令解码器2011和用于设置存储器设备200的操作模式的模式寄存器2013。命令解码器2011可以通过解码例如写入使能信号/WE、行地址选通信号/RAS、列地址选通信号/CAS、芯片选择信号/CS等来生成与命令CMD相对应的控制信号。模式寄存器2013可以提供存储器设备200的多个操作选项，并且对存储器设备200的各种功能、特性和模式进行编程。
控制逻辑2010可以向电压生成器电路2005提供基于命令CMD生成的控制信号PVEB和PSW(见图3)。电压生成器电路2005可以响应于控制信号PVEB和PSW生成内部电源电压VINTA，并将生成的内部电源电压VINTA施加到感测放大器单元2085。例如，内部电源电压VINTA和接地电压VSS可以被施加到位线感测放大器(未示出)的LA和LAB线。
控制逻辑2010可以控制刷新地址生成器2015响应于刷新命令来执行自动刷新操作，或者响应于自刷新进入命令来执行自刷新操作。刷新地址生成器2015可以生成与要在其中执行刷新操作的存储器单元的行相对应的刷新地址REF_ADDR。刷新地址生成器2015可以在易失性存储器设备标准中定义的每个刷新周期中生成刷新地址REF_ADDR。
地址缓冲器2020可以从主机设备100接收地址ADDR，该地址ADDR包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR。此外，地址缓冲器2020可以将接收到的存储体地址BANK_ADDR提供给存储体控制逻辑2030，将接收到的行地址ROW_ADDR提供给行地址复用器2040，并将接收到的列地址COL_ADDR提供给列地址锁存器2050。
存储体控制逻辑2030可以响应于存储体地址BANK_ADDR生成存储体控制信号。响应于该存储体控制信号，第一至第四存储体行解码器2060a、2060b、2060c和2060d中与存储体地址BANK_ADDR相对应的存储体行解码器可以被激活，第一至第四存储体列解码器2070a、2070b、2070c和2070d中与存储体地址BANK_ADDR相对应的存储体列解码器可以被激活，并且第一至第四电压生成电路2005a、2005b、2005c中与存储体地址BANK_ADDR相对应的电压生成电路可以被激活。
行地址复用器2040可以从地址缓冲器2020接收行地址ROW_ADDR，并且从刷新地址生成器2015接收刷新行地址REF_ADDR。行地址复用器2040可以根据存储器设备200的操作模式选择性地输出行地址ROW_ADDR或刷新行地址ROW_ADDR。从行地址复用器2040输出的行地址RA可以被施加到第一至第四存储体行解码器2060a、2060b、2060c和2060d。
第一至第四存储体行解码器2060a、2060b、2060c和2060d中由存储体控制逻辑2030激活的存储体行解码器可以解码从行地址复用器2040输出的行地址，以激活与该行地址相对应的字线。例如，激活的存储体行解码器可以向与该行地址相对应的字线施加字线驱动电压。
列地址锁存器2050可以从地址缓冲器2020接收列地址COL_ADDR，并且临时存储接收到的列地址COL_ADDR。列地址锁存器2050可以在突发模式下递增地增加接收到的列地址COL_ADDR。列地址锁存器2050可以将临时存储的或递增增加的列地址COL_ADDR’施加到第一至第四存储体列解码器2070a、2070b、2070c和2070d。
第一至第四存储体列解码器2070a、2070b、2070c和2070d中由存储体控制逻辑2030激活的存储体列解码器可以通过输入/输出门控电路2090激活存储体感测放大器单元2085中与存储体地址BANK_ADDR和列地址COL_ADDR相对应的存储体感测放大器。
输入/输出门控电路2090可以包括用于门控输入/输出数据DQ的电路、输入数据掩码(mask)逻辑、用于存储从第一至第四存储体存储器阵列2080a、2080b、2080c和2080d输出的读取数据的读取数据锁存器、以及用于向第一至第四存储体存储器阵列2080a、2080b、2080c和2080d写入数据的写入驱动器。
从第一至第四存储体存储器阵列2080a、2080b、2080c和2080d之一输出的读取数据可以由与一个存储体存储器阵列相对应的感测放大器感测并被存储在读取数据锁存器中。要被写入第一至第四存储体存储器阵列2080a、2080b、2080c和2080d之一的存储器单元的写入数据可以从主机设备100被提供给数据输入/输出缓冲器2095。被提供给数据输入/输出缓冲器2095的写入数据可以通过写入驱动器被写入第一至第四存储体存储器阵列2080a、2080b、2080c和2080d之一。
图3是示出根据本发明构思的示例实施例的电压生成器电路2005的配置的图。分别连接到图2的第一至第四存储体感测放大器2085a、2085b、2085c和2085d的第一至第四电压生成电路2005a、2005b、2005c和2005d可以被配置为相同的，并且因此为了便于解释，在下文中将被统称为电压生成电路2005。
参考图3，电压生成器电路2005可以响应于第一控制信号PVEB和第二控制信号PSW，从被提供给存储器设备200的外部电源电压VEXT生成内部电源电压VINTA。基于命令CMD，可以从控制逻辑2010提供第一控制信号PVEB和第二控制信号PSW。
电压生成器电路2005可以包括生成第一内部电源电压VINTAa的第一内部电压生成器电路310、生成第二内部电源电压VINTAs的第二内部电压生成器电路350、以及开关电路380。电压生成器电路2005可以根据存储器设备200的操作模式输出第一内部电源电压VINTAa或第二内部电源电压VINTAs作为内部电源电压VINTA。
当存储器设备200处于活动模式时，第一内部电压生成器电路310可以生成第一内部电源电压VINTAa，并且输出第一内部电源电压VINTAa作为内部电源电压VINTA。第一内部电压生成器电路310可以包括第一驱动控制电路320和第一驱动电路330。
第一驱动控制电路320可以包括第一比较器321、反相器322和第一晶体管323。第一比较器321可以由外部电源电压VEXT和接地电压VSS驱动，参考电压VREFA线可以连接到第一比较器321的反相输入端子(-)，并且第一内部电源电压VINTAa线可以连接到第一比较器321的非反相输入端子(+)。第一比较器321可以将参考电压VREFA与第一内部电源电压VINTAa进行比较，并输出作为比较结果的第一驱动控制信号VEB。当第一比较器321通过第一晶体管323连接到接地电压VSS线时，第一比较器321可以被使能。第一晶体管323可以是N型金属氧化物半导体(N-type metal oxide semiconductor，NMOS)晶体管。反相器322可以接收第一控制信号PVEB，并且向第一晶体管323的栅极提供输出。当存储器设备200处于活动模式时，第一控制信号PVEB可以被激活为逻辑低电平，并且当存储器设备200处于待机模式时，第一控制信号PVEB可以被去激活为逻辑高电平。
第一驱动电路330可以包括连接在外部电源电压VEXT线和第一内部电源电压VINTAa线之间的多个第一驱动晶体管331至334。第一驱动晶体管331至334可以是P型金属氧化物半导体(P-type metal oxide semiconductor，PMOS)晶体管。从第一驱动控制电路320输出的第一驱动控制信号VEB可以连接到第一驱动晶体管331至334的栅极。
在第一内部电压生成器电路310中，当存储器设备200处于活动模式时，第一晶体管323可以由处于逻辑低电平的第一控制信号PVEB导通，并且第一比较器321可以被使能。第一比较器321可以将第一内部电源电压VINTAa与参考电压VREFA进行比较，并输出第一驱动控制信号VEB。第一驱动晶体管331至334可以基于第一驱动控制信号VEB的电压，从外部电源电压VEXT生成第一内部电源电压VINTAa。
例如，当第一内部电源电压VINTAa低于参考电压VREFA时，第一比较器321可以输出具有相对低的电压的第一驱动控制信号VEB。第一驱动晶体管331至334可以由具有相对低的电压的第一驱动控制信号VEB导通，并且电流可以通过导通的第一驱动晶体管331至334被提供给第一内部电源电压VINTAa线。第一内部电源电压VINTAa可以根据导通的第一驱动晶体管331至334的电流量而增加。被提供给第一内部电源电压VINTAa线的电流量可以用于感测放大器单元2085的感测操作。因此，可以预测，感测放大器单元2085的感测操作被持续地执行。相反，当第一内部电源电压VINTAa高于参考电压VREFA时，第一比较器321可以输出具有相对高的电压的第一驱动控制信号VEB，并且第一驱动晶体管331至334可以被关断。
当存储器设备200处于活动模式时，第一内部电压生成器电路310可以通过反复地导通或关断第一驱动晶体管331至334来生成等于参考电压VREFA的第一内部电源电压VINTAa，并且输出第一内部电源电压VINTAa作为内部电源电压VINTA，从而在感测放大器单元2085的感测操作期间提供恒定的电流。
当存储器设备200处于待机模式时，在第一内部电压生成器电路310中，第一晶体管323可以由处于逻辑高电平的第一控制信号PVEB关断，第一比较器321可以被禁用，并且第一驱动控制信号VEB可以被输出为外部电源电压VEXT。第一驱动晶体管331至334可以由被施加到其栅极的具有外部电源电压VEXT的第一驱动控制信号VEB关断。因此，第一内部电压生成器电路310不生成第一内部电源电压VINTAa。
当存储器设备200处于活动模式和待机模式两者时，第二内部电压生成器电路350可以生成第二内部电源电压VINTAs，并将其作为内部电源电压VINTA输出。第二内部电压生成器电路350可以在活动模式和待机模式两者下操作，并且包括第二驱动控制电路360和第二驱动电路370。
第二驱动控制电路360可以包括第二比较器361和第二晶体管363。第二比较器361可以被配置为与第一比较器321相同。第二比较器361可以由外部电源电压VEXT和接地电压VSS驱动，参考电压VREFA线可以连接到第二比较器361的反相输入端子(-)上，第二内部电源电压VINTAs线可以连接到第二比较器361的非反相输入端子(+)上。第二比较器361可以将第二内部电源电压VINTAs与参考电压VREFA进行比较，并且向第二驱动电路370提供输出。第二比较器361可以通过第二晶体管363连接到接地电压VSS线。第二晶体管363可以是NMOS晶体管，其中参考电压VREFA线连接到该NMOS晶体管的栅极。第二晶体管363可以总是导通的，并且因此第二比较器361可以被连续地使能。
当第二内部电源电压VINTAs低于参考电压VREFA时，第二比较器361可以输出具有相对低的电压的输出信号。第二驱动晶体管371可以由第二比较器361的具有相对低的电压的输出信号导通，并且第二内部电源电压VINTAs线的电压可以通过导通的第二驱动晶体管371增加。相反，当第二内部电源电压VINTAs高于参考电压VREFA时，第二比较器361可以输出具有相对高的电压的输出信号，并且第二驱动晶体管371可以被关断。
第二驱动电路370可以包括连接在外部电源电压VEXT线和接地电压VSS线之间的第二驱动晶体管371和电流吸收(sink)单元372。第二驱动晶体管371可以连接在外部电源电压VEXT线和第二内部电源电压VINTAs线之间，并且电流吸收单元372可以连接在第二内部电源电压VINTAs线和接地电压VSS线之间。第二驱动晶体管371可以是PMOS晶体管，其中第二比较器361的输出连接到该PMOS晶体管的栅极。电流吸收单元372可以包括串联连接的NMOS晶体管373至376，并且NMOS晶体管373至376的栅极可以连接到外部电源电压VEXT线。电流吸收单元372可以被配置为提供特定的电流，使得第二内部电源电压VINTAs可以被保持为不大于作为目标电平的参考电压VREFA。
响应于第二控制信号PSW，开关电路380可以选择性地连接第一内部电源电压VINTAa线和第二内部电源电压VINTAs线。开关电路380包括连接在第一内部电源电压VINTAa线和第二内部电源电压VINTAs线之间的PMOS晶体管381，并且第二控制信号PSW可以被提供给PMOS晶体管381的栅极。当存储器设备200处于活动模式时，第二控制信号PSW可以被去激活为逻辑高电平，并且当存储器设备200处于待机模式时，第二控制信号PSW可以被激活为逻辑低电平。
当存储器设备200处于活动模式时，开关电路380的PMOS晶体管381可以响应于处于逻辑高电平的第二控制信号PSW而被关断，从而将第一内部电源电压VINTAa线和第二内部电源电压VINTAs线彼此断开。在存储器设备200的活动模式下，电压生成器电路2005可以被配置为其中由第一内部电压生成器电路310生成第一内部电源电压VINTAa，并且由第二内部电压生成器电路350生成第二内部电源电压VINTAs，但是由第一内部电压生成器电路310生成的第一内部电源电压VINTAa可以被输出并用作内部电源电压VINTA。
这里，当存储器设备200处于活动模式时，由第二内部电压生成器电路350生成的第二内部电源电压VINTAs不被用作内部电源电压VINTA。然而，电流吸收单元372连续地提供某一电流，使得第二内部电源电压VINTAs可以被保持为基本上与参考电压VREFA相同。这可能是存储器设备200的功耗特性上的负担。
当存储器设备200处于待机模式时，开关电路380的PMOS晶体管381可以响应于处于逻辑低电平的第二控制信号PSW而导通，从而连接第一内部电源电压VINTAa线和第二内部电源电压VINTAs线。由第二内部电压生成器电路350生成的第二内部电源电压VINTAs可以被输出并用作内部电源电压VINTA。在这种情况下，第一内部电压生成器电路310可以被具有逻辑高电平的第一控制信号PVEB禁用，并且第一驱动晶体管331至334可以被具有外部电源电压VEXT的第一驱动控制信号VEB关断。
这里，尽管第一内部电压生成器电路310的第一驱动晶体管331至334被关断，但是第一内部电源电压VINTAa的电压可能由于流过第一驱动晶体管331至334的漏电流而增加。其电压由于漏电流而增加的第一内部电源电压VINTAa线可以通过导通的PMOS晶体管381连接到第二内部电源电压VINTAs线，并且因此，第一内部电源电压VINTAa线的电压可以通过连续地提供某一电流的第二内部电压生成器电路350的电流吸收单元372来降低。因此，第一内部电源电压VINTAa线的电压可以等于第二内部电源电压VINTAs线的参考电压VREFA。
参考图3，由于电压生成器电路2005的电流吸收单元372，存储器设备200的功耗可能增加。特别地，随着存储器设备200的存储器体的数量增加，电压生成器电路2005的数量成比例地增加，并且因此电流吸收单元372可能不适合于低功耗存储器设备。为了降低功耗，可以使用省略电流吸收单元372的方法。下面将描述不需要电流吸收单元372的电压生成器电路。
图4是示出根据本发明构思的示例实施例的诸如图2的电压生成器电路的配置的图。图4的电压生成器电路2005_4在第一内部电压生成器电路310的第一驱动控制电路320a和第二内部电压生成器电路350的第二驱动控制电路370a的配置方面不同于图3的电压生成器电路2005。第一内部电压生成器电路310可以被包括在存储器设备200的每个存储器体中，并且一个或多个第二内部电压生成器电路350可以被包括在存储器设备200中。下面将重点描述图4与图3的不同之处。
参考图2和图4，第一驱动控制电路320a可以包括第一比较器321、反相器322、第一晶体管323、传输门(transfer gate)401、电平移位器402、第一PMOS晶体管403和第二NMOS晶体管404。反相器322可以接收第一控制信号PVEB，并且向第一晶体管323的栅极提供输出。第一比较器321可以由外部电源电压VEXT和接地电压VSS驱动，参考电压VREFA线可以连接到第一比较器321的反相输入端子(-)，并且第一内部电源电压VINTAa线可以连接到第一比较器321的非反相输入端子(+)。当第一比较器321通过第一晶体管323连接到接地电压VSS线时，第一比较器321可以被使能。第一比较器321可以将第一内部电源电压VINTAa与参考电压VREFA进行比较，并将输出提供给传输门401。
电平移位器402可以接收第一控制信号PVEB，其中，当存储器设备200处于活动模式时，第一控制信号PVEB被激活为逻辑低电平作为输入信号IN，并且当存储器设备200处于待机模式时，第一控制信号PVEB被去激活为逻辑高电平作为输入信号IN。从控制逻辑2010提供的第一控制信号PVEB的逻辑高电平可以是外部电源电压VEXT，并且第一控制信号PVEB的逻辑低电平可以是接地电压VSS。电平移位器402可以输出具有与第一控制信号PVEB相同的逻辑电平的输出信号OUT和具有与第一控制信号PVEB的逻辑电平相反的逻辑电平的反相输出信号OUTB。例如，从电平移位器402输出的输出信号OUT和反相输出信号OUTB中的每一个的逻辑高电平可以等于高电压VPPE，并且从电平移位器402输出的输出信号OUT和反相输出信号OUTB中的每一个的逻辑低电平可以是接地电压VSS。高电压VPPE可以被设置为显著高于外部电源电压VEXT。
在一个实施例中，高电压VPPE可以被提供在存储器设备200外部，或者在存储器设备200内部的高电压生成器电路中生成。例如，基于外部电源电压VEXT，高电压生成器电路可以通过使用包括耦合到时钟信号的电容器的n级电荷泵(n是2或更大的整数)来生成高电压VPPE。例如，高电压生成器电路可以是被包括在存储器设备200中的电荷泵电路或电压生成器。
响应于从电平移位器402输出的输出信号OUT和反相输出信号OUTB，传输门401可以传输第一比较器321的输出作为第一驱动控制信号VEBa。当存储器设备200处于活动模式时，响应于具有逻辑低电平的输出信号OUT和具有逻辑高电平的反相输出信号OUTB，传输门401可以提供第一比较器321的输出作为第一驱动控制信号VEBa。
第一PMOS晶体管403和第二NMOS晶体管404可以串联连接在高电压VPPE线和第一驱动控制信号VEBa线之间。从电平移位器402输出的反相输出信号OUTB可以连接到第一PMOS晶体管403的栅极，并且第二NMOS晶体管404可以被配置为其中栅极和源极彼此连接的二极管型晶体管。在实施例中，可以省略第二NMOS晶体管404。例如，取决于高电压VPPE的电压电平，可以省略第二NMOS晶体管404。
高电压VPPE被施加到传输门401的晶体管、第一PMOS晶体管403的栅极和/或第二NMOS晶体管404的栅极，并且因此这些晶体管可以被实施为高电压晶体管。例如，传输门401的晶体管、第一PMOS晶体管403和第二NMOS晶体管404可以被实施为高电压晶体管，其中这些高电压晶体管是厚栅极氧化膜(thick gate oxide film)。
当存储器设备200处于活动模式时，第一PMOS晶体管403可以响应于从电平移位器402输出的具有逻辑高电平的反相输出信号OUTB而被关断，并且第一比较器321可以被使能以将参考电压VREFA和第一内部电源电压VINTAa彼此进行比较。
当第一内部电源电压VINTAa低于参考电压VREFA时，第一比较器321可以输出具有相对低的电压的第一驱动控制信号VEBa。第一驱动晶体管331至334可以由具有相对低的电压的第一驱动控制信号VEBa导通，并且一定量的电流可以通过导通的第一驱动晶体管331至334被提供给第一内部电源电压VINTAa线。第一内部电源电压VINTAa可以根据导通的第一驱动晶体管331至334的电流量而增加。提供给第一内部电源电压VINTAa线的一定量的电流可以用于感测放大器单元2085的感测操作。例如，第一内部电源电压VINTAa可以被施加到感测放大器单元2085的位线感测放大器的LA线。因此，感测放大器单元2085的感测操作可以被持续地执行。
相反，当内部电源电压VINTA高于参考电压VREFA时，第一比较器321可以输出具有相对高的电压的第一驱动控制信号VEBa，并且第一驱动晶体管331至334可以被关断。
通过反复地导通或关断第一驱动晶体管331至334，在感测放大器单元2085的感测操作期间从第一内部电源电压VINTAa提供恒定的电流的同时，可以生成等于参考电压VREFA的电压。
当存储器设备200处于待机模式(例如，预充电模式、掉电模式、深度掉电模式等)时，第一晶体管323可以被关断，并且第一比较器321可以被具有逻辑高电平的第一控制信号PVEB禁用。第一PMOS晶体管403可以响应于从电平移位器402输出的具有逻辑低电平的反相输出信号OUTB而导通。第一驱动控制信号VEBa可以作为电压输出，其中该电压通过导通的第一PMOS晶体管403和二极管型的第二NMOS晶体管404比高电压VPPE低第二NMOS晶体管404的阈值电压VT。
为了便于解释，当第一PMOS晶体管403导通时，第一驱动控制信号VEBa的电压可以被认为是高电压VPPE，因为该电压明显高于外部电源电压VEXT。第一驱动晶体管331至334可以被第一驱动控制信号VEBa完全关断，其中该第一驱动控制信号VEBa基本上与高电压VPPE相同并且被施加到第一驱动晶体管331至334的栅极。因为第一驱动晶体管331至334完全关断，所以没有漏电流可以流过第一驱动晶体管331至334。因此，第一内部电源电压VINTAa线的电压可能不会如上文相对于图3的电压生成器电路2005所描述的那样增加，并且因此不需要图3中连续提供恒定的电流的电流吸收单元372来降低第一内部电源电压VINTAa线的电压。
尽管图中未示出，但是第一内部电压生成器电路310可以响应于存储体地址BANK_ADDR来被控制。
第二内部电压生成器电路350的第二驱动控制电路370a可以包括连接在外部电源电压VEXT线和第二内部电源电压VINTAs线之间的第二驱动晶体管371。第二驱动晶体管371可以是PMOS晶体管，其中第二比较器361的输出连接到该PMOS晶体管的栅极。当第二内部电源电压VINTAs低于参考电压VREFA时，第二驱动晶体管371可以由第二比较器361的具有相对低的电压的输出信号导通，并且第二内部电源电压VINTAs线的电压可以通过导通的第二驱动晶体管371增加。相反，当第二内部电源电压VINTAs高于参考电压VREFA时，可以从第二比较器361输出具有相对高的电压的输出信号，并且第二驱动晶体管371可以被关断。
在示例实施例中，第二驱动晶体管371的尺寸(例如，宽度/长度)可以小于第一驱动晶体管331至334的尺寸。例如，第一驱动晶体管331至334的尺寸可以是第二驱动晶体管371的尺寸的几十倍或几百倍。
当存储器设备200处于活动模式时，由第二内部电压生成器电路350生成的第二内部电源电压VINTAs可以被输出并用作内部电源电压VINTA。
当存储器设备200处于待机模式时，由第二内部电压生成器电路350生成的第二内部电源电压VINTAs可以被输出并用作内部电源电压VINTA。
图5是示出根据本发明构思的示例实施例的电压生成器电路的操作的时序图。图5示出了响应于基于来自图2的存储器设备200的命令CMD输出的第一控制信号PVEB而生成内部电源电压VINTA。应当注意，本发明构思中描述的时序图不一定按比例示出。
参考图1、图2、图4和图5，在时间T1，存储器设备200可以接收激活命令ACTIVE。当主机设备100执行特定任务或进程时，可以从主机设备100的处理器提供激活命令ACTIVE，以指示向存储器设备200写入数据或从存储器设备200读取数据。
在时间T2，响应于激活命令ACTIVE，第一控制信号PVEB可以被激活为逻辑低电平。基于具有逻辑低电平的第一控制信号PVEB，第一内部电压生成器电路310的第一比较器321可以被使能并将参考电压VREFA与第一内部电源电压VINTAa进行比较，并且电平移位器402可以输出具有接地电压VSS的输出信号OUT并输出具有高电压VPPE的反相输出信号OUTB。在这种情况下，第一内部电压生成器电路310可以在感测放大器单元2085的感测操作期间提供恒定的电流的同时，生成被保持为与参考电压VREFA相同的第一内部电源电压VINTAa，并且输出第一内部电源电压VINTAa作为内部电源电压VINTA。
在第一控制信号PVEB在时间T2被激活为逻辑低电平之前，存储器设备200可以在待机模式下操作。在这种情况下，内部电源电压VINTA可以被输出作为第二内部电源电压VINTAs。
在时间T3，存储器设备200可以接收预充电命令PRECHARGE。预充电命令PRECHARGE可以从主机设备100的处理器提供，以指示存储器设备200在待机模式下操作为预充电模式(或预充电操作)。
在时间T4，响应于预充电命令PRECHARGE，第一控制信号PVEB可以被去激活为逻辑高电平。存储器设备200可以基于预充电命令PRECHARGE来执行预充电操作。例如，存储器设备200的控制逻辑2010可以对感测放大器单元2085进行去激活。基于具有逻辑高电平的第一控制信号PVEB，第一内部电压生成器电路310的第一比较器321可以被禁用，并且电平移位器402可以输出具有高电压VPPE的输出信号OUT和具有接地电压VSS的反相输出信号OUTB。因此，第一内部电压生成器电路310的第一驱动晶体管331至334可以被第一驱动控制信号VEBa完全关断，其中第一驱动控制信号VEBa的电压基本上等于或略小于施加到第一驱动晶体管331至334的栅极的高电压VPPE。因为第一驱动晶体管331至334完全关断，所以没有漏电流可以流过第一驱动晶体管331至334。在这种情况下，由第二内部电压生成器电路350生成的第二内部电源电压VINTAs可以被输出并用作内部电源电压VINTA。
图6是应用了根据本发明构思的示例实施例的存储器设备的移动系统1000的框图。
参考图6，移动系统1000可以包括相机1100、显示器1200、音频处理器1300、调制解调器1400、DRAM 1500a和1500b、存储设备1600a和1600b、输入/输出(input/output，I/O)设备1700a和1700b以及应用处理器(AP)1800。移动系统1000可以被实施为膝上型计算机、移动电话、智能手机、平板个人计算机(personal computer，PC)、可穿戴设备、医疗保健设备或物联网(Internet-of-Things，IoT)设备。可替代地，移动系统1000可以被实施为服务器或个人计算机。
相机1100可以在用户的控制下获得静止图像或运动图像。例如，由于启动智能手机应用来识别由相机1100获得的图像/视频并通知与其相关的信息、将图像转换为文本并存储文本、以及从外语图像提供文本或音频翻译，相机100的能力正在增加。
显示器1200可以被实施为各种形式，诸如液晶显示器(liquid crystal display，LCD)、有机发光二极管(organic light-emitting diode，OLED)显示器、有源矩阵OLED(active matrix OLED，AM-OLED)、等离子体显示面板(plasma display panel，PDP)等。在另一实施例中，显示器1200具有触摸屏功能，并且因此可以用作移动系统1000的输入设备。
音频处理器1300能够处理存储设备1600a和1600b或网络内容中的音频数据。例如，音频处理器1300可以对音频数据执行各种处理，诸如编码/解码、放大和噪声滤波。
调制解调器1400是调制信号并发送调制后的信号以发送/接收有线/无线数据、并解调调制后的信号以便接收侧可以恢复原始信号的设备。I/O设备1700a和1700b可以包括用于提供数字输入和/或输出功能的设备，诸如通用串行总线(universal serial bus，USB)或存储、数码相机、安全数字(secure digital，SD)卡、数字多功能盘(digitalversatile disc，DVD)、网络适配器和触摸屏。
存储设备1600a和1600b中的每一个可以包括存储器控制器1610和闪存1620。
AP 1800控制移动系统1000的整体操作。详细地，AP 1800可以控制显示器1200显示存储在存储设备1600a和1600b中的内容的部分。当经由I/O设备1700a和1700b接收到用户输入时，AP 1800可以执行与用户输入相对应的控制操作。
AP 1800可以被提供为用于驱动应用程序、操作系统(operating system，OS)等的片上系统(system-on-chip，SoC)。此外，AP 1800和其他半导体组件，例如DRAM 1500a、闪存1620和/或存储器控制器1610可以使用各种类型的封装来安装。也就是说，它们可以使用封装(例如，封装上封装(Package-on-Package，PoP)、球栅阵列(Ball Grid Array，BGA)、芯片级封装(Chip-Scale Package，CSP)、系统级封装(System-In-Package，SIP)、多芯片封装(Multi-Chip Package，MCP)、晶片级制造封装(Wafer-level Fabricated Package，WFP)或晶片级处理堆叠封装(Wafer-level processed Stack Package，WSP))来安装。在AP 1800中运行的操作系统的内核可以包括用于控制存储设备1600a和1600b的I/O调度器和设备驱动器。设备驱动器可以通过参考由I/O调度器管理的同步队列的数量来控制存储设备1600a和1600b的访问性能，或者控制SoC内的CPU模式、动态电压和频率调整(Dynamic Voltageand Frequency Scaling，DVFS)级别等。
在一个实施例中，AP 1800可以包括加速器块，该加速器块是用于人工智能(artificial intelligence，AI)数据操作的专用电路，或者加速器芯片1820可以与AP1800被分开提供。因此，DRAM 1500b可以另外安装在加速器块或加速器芯片1820上。加速器是专用于执行AP 1800的特定功能的功能块，并且可以包括专用于图形处理的图形处理单元(graphics processing unit，GPU)、专用于AI计算和推理的神经处理单元(neuralprocessing unit，NPU)以及专用于数据传输的数据处理单元(data processing unit，DPU)。
在一个实施例中，移动系统1000可以包括DRAM 1500a和1500b。在一个实施例中，AP 1800中可以包括控制器1810，因此DRAM 1500a可以直接连接到AP 1800。AP 1800可以通过符合联合电子设备工程委员会(Joint Electron Device Engineering Council，JEDEC)标准的命令和模式寄存器设置(mode register set，MRS)来控制DRAM 1500a和1500b，或者通过DRAM接口协议建立通信，以使用供应商特定的功能，诸如低电压/高速/可靠性和循环冗余校验(Cyclic Redundancy Check，CRC)/纠错码(Error Correction Code，ECC)功能。例如，AP 1800可以用符合JEDEC标准(诸如LPDDR4或LPDDR5)的接口与DRAM 1500a进行通信，并且加速器块或加速器芯片1820可以通过设置新的DRAM接口协议来建立通信，以针对具有比DRAM 1500a更高带宽的加速器来控制DRAM 1500b。
尽管在图6中仅示出了DRAM 1500a和1500b，但是本发明构思不限于此，并且当满足AP 1800或加速器芯片1820的带宽、响应速率和电压条件时，可以使用各种存储器，诸如PRAM、静态RAM(static RAM，SRAM)、MRAM、RRAM、FRAM和混合RAM。与I/O设备1700a和1700b或存储设备1600a和1600b相比，DRAM 1500a和1500b具有更小的延迟和带宽。当移动系统1000通电时，DRAM 1500a和1500b被初始化，并且操作系统和应用数据被加载到其中，因此DRAM1500a和1500b可以被用作用于操作系统和应用数据的临时存储或者用于执行各种软件代码的空间。
四种基本算术运算(即加法、减法、乘法和除法)、向量运算、地址运算或快速傅立叶变换(Fast Fourier Transform，FFT)运算可以在DRAM 1500a和1500b中执行。此外，用于推理的函数可以在DRAM 1500a和1500b中执行。这里，可以通过使用人工神经网络的深度学习算法来执行推理。深度学习算法可以包括通过各种数据来训练模型的训练操作和用训练后的模型识别数据的推理操作。用于推理的函数的示例可以包括双曲正切函数、sigmoid函数、校正线性单元(Rectified Linear Unit，ReLU)函数等。
在一个实施例中，用户通过相机1100获得的图像可以被信号处理并存储在DRAM1500b中，并且加速器块或加速器芯片1820可以执行AI数据操作，以通过使用存储在DRAM1500b中的数据和用于推理的函数来识别数据。
在一个实施例中，移动系统1000可以包括多个闪存1620，其中多个闪存1620的容量大于DRAM 1500a和1500b的容量。
在一个实施例中，加速器块或加速器芯片1820可以通过使用存储设备1600a和1600b来执行训练操作和AI数据操作。在一个实施例中，通过使用包括在存储设备1600a和1600b中的每一个中的操作设备，训练操作和推理AI数据操作可以由AP 1800和/或加速器芯片1820更有效地执行。
在另一个实施例中，AP 1800可以包括接口1830，因此存储设备1600a和1600b可以直接连接到AP 1800。例如，AP 1800可以被实施为SoC，存储设备1600a可以被实施为单独的芯片，并且AP 1800和存储设备1600a可以被组装在一个封装中。然而，本发明构思不限于此，并且存储设备1600a和1600b可以通过连接电连接到移动系统1000。
存储设备1600a和1600b可以存储由相机1100获得的图片或者通过数据网络接收到的数据。例如，可以存储增强现实/虚拟现实、高清(high-definition，HD)或超高清(ultra-high-definition，UHD)内容。
例如，DRAM 1500a和1500b可以对应于图1的存储器设备200。DRAM1500a和1500b可以包括存储器单元阵列2080和电压生成器电路2005，其中，该存储器单元阵列2080包括多个存储器块，其中多个存储器单元连接到以行和列排列的字线和位线，电压生成器电路2005在内部电源电压被生成时抑制漏电流。电压生成器电路2005可以在DRAM 1500a和1500b处于活动模式时从外部电源电压VEXT生成第一内部电源电压VINTAa，在DRAM1500a和1500b处于待机模式时从外部电源电压VEXT生成第二内部电源电压VINTAs，并且将第一内部电源电压VINTAa或第二内部电源电压VINTs提供给内部电源电压VINTA线。在待机模式下，电压生成器电路2005可以通过使用高于外部电源电压VEXT的高电压VPPE来阻止第一内部电源电压VINTAa的生成并抑制漏电流。
尽管已经参考本发明的实施例具体示出和描述了本发明构思，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种用于根据命令执行操作模式的存储器设备，所述存储器设备包括：
存储器单元阵列，包括多个存储器块，所述存储器块中的每一个包括连接到以行和列排列的字线和位线的多个存储器单元，所述存储器单元阵列被配置为通过使用在内部电源电压线上提供的内部电源电压对所述多个存储器单元执行写入操作或读取操作；和
电压生成器电路，被配置为：
当所述存储器设备处于活动模式时，从外部电源电压生成第一内部电源电压，
当所述存储器设备处于待机模式时，从所述外部电源电压生成第二内部电源电压，以及
向所述内部电源电压线提供所述第一内部电源电压或所述第二内部电源电压，
其中，当所述存储器设备处于所述待机模式时，所述电压生成器电路通过使用高于所述外部电源电压的第一电压来阻止所述第一内部电源电压的生成。
2.根据权利要求1所述的存储器设备，其中，所述电压生成器电路包括：
第一内部电压生成器电路，被配置为响应于在所述活动模式下激活的第一控制信号，将所述第一内部电源电压与参考电压进行比较，并且生成等于所述参考电压的所述第一内部电源电压；
第二内部电压生成器电路，被配置为在所述活动模式和所述待机模式下，将所述第二内部电源电压与所述参考电压进行比较，并且生成等于所述参考电压的所述第二内部电源电压；和
开关电路，被配置为在所述待机模式下响应于第二控制信号，向所述内部电源电压线提供所述第二内部电源电压。
3.根据权利要求2所述的存储器设备，其中，所述第一内部电压生成器电路包括：
反相器，被配置为接收所述第一控制信号；
N型金属氧化物半导体NMOS晶体管，包括接收所述反相器的输出信号的栅极和连接到接地电压的源极；
比较器，被配置为：
由所述外部电源电压和所述接地电压驱动，
将所述第一内部电源电压与所述参考电压进行比较，以及
当所述比较器通过所述NMOS晶体管电连接到所述接地电压时，输出作为第一驱动控制信号的输出；和
多个P型金属氧化物半导体PMOS晶体管，所述多个PMOS晶体管并联连接在外部电源电压线和第一内部电源电压线之间，
其中，所述第一驱动控制信号被提供给所述多个PMOS晶体管的栅极。
4.根据权利要求2所述的存储器设备，其中，所述第一内部电压生成器电路包括：
反相器，被配置为接收所述第一控制信号；
第一N型金属氧化物半导体NMOS晶体管，包括接收所述反相器的输出信号的栅极和连接到接地电压的源极；
比较器，被配置为：
由所述外部电源电压和所述接地电压驱动，以及
当所述比较器通过所述第一NMOS晶体管电连接到所述接地电压时，将所述第一内部电源电压与所述参考电压进行比较；
电平移位器，被配置为接收所述第一控制信号并输出具有与所述第一控制信号相同的逻辑电平的输出信号和具有与所述第一控制信号的逻辑电平相反的逻辑电平的反相输出信号，其中所述输出信号和所述反相输出信号的逻辑高电平等于或高于所述第一电压；
传输门，被配置为响应于所述电平移位器的所述输出信号和所述反相输出信号，输出所述比较器的输出信号作为所述第一驱动控制信号；
第一P型金属氧化物半导体PMOS晶体管和第二NMOS晶体管，所述第一PMOS晶体管和所述第二NMOS晶体管串联连接在高电压线和第一驱动控制信号线之间；和
多个第二PMOS晶体管，所述多个第二PMOS晶体管并联连接在外部电源电压线和第一内部电源电压线之间，其中所述第一驱动控制信号被提供给所述多个第二PMOS晶体管的栅极，
其中，从所述电平移位器输出的所述反相输出信号连接到所述第一PMOS晶体管的栅极，并且
其中，所述第二NMOS晶体管包括其中栅极和源极彼此连接的二极管型晶体管。
5.根据权利要求4所述的存储器设备，其中，所述传输门的晶体管、所述第一PMOS晶体管、和所述第二NMOS晶体管中的每一个包括高电压晶体管，所述高电压晶体管中栅极氧化膜比所述第一NMOS晶体管的栅极氧化膜厚。
6.根据权利要求2所述的存储器设备，其中，所述第二内部电压生成器电路包括：
N型金属氧化物半导体NMOS晶体管，包括接收参考电压的栅极和连接到接地电压的源极；
比较器，被配置为：
由所述外部电源电压和所述接地电压驱动，以及
当所述比较器通过所述NMOS晶体管电连接到所述接地电压时，将所述第二内部电源电压与所述参考电压进行比较；和
P型金属氧化物半导体PMOS晶体管，所述PMOS晶体管连接在外部电源电压线和第二内部电源电压线之间，其中所述比较器的输出信号连接到所述PMOS晶体管的栅极。
7.根据权利要求2所述的存储器设备，其中，所述开关电路包括连接在第一内部电源电压线和第二内部电源电压线之间的P型金属氧化物半导体PMOS晶体管，并且
其中，所述第二控制信号被提供给所述PMOS晶体管的栅极。
8.根据权利要求1所述的存储器设备，其中，所述第一电压从高电压生成，所述高电压从所述存储器设备的外部提供或者由包括在所述存储器设备中的高电压生成器电路生成。
9.一种存储器设备的操作方法，所述存储器设备被配置为生成内部电源电压，所述方法包括：
当所述存储器设备处于活动模式时，从外部电源电压生成第一内部电源电压和第二内部电源电压；以及
当所述存储器设备处于待机模式时，从所述外部电源电压生成所述第二内部电源电压，并且通过使用高于所述外部电源电压的第一电压来阻止所述第一内部电源电压的生成。
10.根据权利要求9所述的方法，其中，所述第一内部电源电压的生成包括：
根据激活命令激活第一控制信号；
响应于所述第一控制信号，由比较器将所述第一内部电源电压与参考电压进行比较；
由所述第一控制信号被输入到的电平移位器输出具有与所述第一控制信号相同的逻辑电平的输出信号和具有与所述第一控制信号的逻辑电平相反的逻辑电平的反相输出信号，其中，当所述输出信号和所述反相输出信号处于逻辑高电平时，所述输出信号和所述反相输出信号的电压电平高于所述外部电源电压的电压电平；
响应于所述电平移位器的所述输出信号和所述反相输出信号，输出所述比较器的输出信号作为第一驱动控制信号；
响应于所述第一驱动控制信号，生成所述第一内部电源电压；以及
输出所述第一内部电源电压作为所述内部电源电压。
11.根据权利要求10所述的方法，还包括通过使用所述内部电源电压来执行所述存储器设备的感测放大器单元的感测操作。
12.根据权利要求10所述的方法，其中，所述第一内部电源电压的生成包括生成等于所述参考电压的所述第一内部电源电压。
13.根据权利要求9所述的方法，其中，所述第二内部电源电压的生成包括：
通过由所述外部电源电压和接地电压驱动的比较器将所述第二内部电源电压与参考电压进行比较；以及
将所述比较器的输出提供给第二内部电源电压线。
14.根据权利要求13所述的方法，还包括生成等于所述参考电压的所述第二内部电源电压。
15.根据权利要求10所述的方法，其中，阻止所述第一内部电源电压的生成包括：
将具有所述第一电压的所述第一驱动控制信号施加到连接在外部电源电压线和第一内部电源电压线之间的多个PMOS晶体管的栅极；以及
响应于所述第一驱动控制信号，完全关断所述多个PMOS晶体管。
16.根据权利要求10所述的方法，其中，所述第一电压从高电压生成，所述高电压从所述存储器设备的外部提供或者由包括在所述存储器设备中的高电压生成器电路生成。
17.一种用于生成存储器设备的内部电源电压的电压生成器电路，所述电压生成器电路包括：
第一内部电压生成器电路，被配置为：
响应于在所述存储器设备的活动模式下激活的第一控制信号，将第一内部电源电压与参考电压进行比较，以及
生成等于所述参考电压的第一内部电源电压；
第二内部电压生成器电路，被配置为在所述存储器设备的所述活动模式和待机模式下：
将第二内部电源电压与所述参考电压进行比较，以及
生成等于所述参考电压的第二内部电源电压；和
开关电路，被配置为响应于在所述存储器设备的所述待机模式下激活的第二控制信号，向内部电源电压线提供所述第一内部电源电压或所述第二内部电源电压作为所述内部电源电压。
18.根据权利要求17所述的电压生成器电路，其中，当所述存储器设备处于所述待机模式时，所述电压生成器电路通过使用高于施加到所述存储器设备的外部电源电压的第一电压来阻止所述第一内部电源电压的生成。
19.根据权利要求18所述的电压生成器电路，其中，所述第一内部电压生成器电路包括：
反相器，被配置为接收所述第一控制信号；
第一N型金属氧化物半导体NMOS晶体管，包括接收所述反相器的输出信号的栅极和连接到接地电压的源极；
比较器，被配置为：
由外部电源电压和所述接地电压驱动，以及
当所述比较器通过所述第一NMOS晶体管电连接到所述接地电压时，将所述第一内部电源电压与所述参考电压进行比较；
电平移位器，被配置为接收所述第一控制信号并输出具有与所述第一控制信号相同的逻辑电平的输出信号和具有与所述第一控制信号的逻辑电平相反的逻辑电平的反相输出信号，其中所述输出信号和所述反相输出信号的逻辑高电平等于或高于所述第一电压；
传输门，被配置为响应于所述电平移位器的所述输出信号和所述反相输出信号，输出所述比较器的输出信号作为第一驱动控制信号；
第一P型金属氧化物半导体PMOS晶体管和第二NMOS晶体管，所述第一PMOS晶体管和所述第二NMOS晶体管串联连接在高电压线和第一驱动控制信号线之间；和
多个第二PMOS晶体管，所述多个第二PMOS晶体管并联连接在外部电源电压线和第一内部电源电压线之间，其中所述第一驱动控制信号被提供给所述多个第二PMOS晶体管的栅极，
其中，从所述电平移位器输出的所述反相输出信号连接到所述第一PMOS晶体管的栅极，并且
其中，所述第二NMOS晶体管包括其中栅极和源极彼此连接的二极管型晶体管。
20.根据权利要求17所述的电压生成器电路，其中，所述第一内部电压生成器电路包括多个第一P型金属氧化物半导体PMOS晶体管，所述多个第一PMOS晶体管连接到外部电源电压并被配置为生成所述第一内部电源电压，
其中，所述第二内部电压生成器电路包括第二PMOS晶体管，所述第二PMOS晶体管连接到所述外部电源电压并被配置为生成所述第二内部电源电压，并且
其中，所述多个第一PMOS晶体管的尺寸大于所述第二PMOS晶体管的尺寸。
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