CN218939253U - 一种随机存储器 - Google Patents

Abstract

本申请公开了一种随机存储器，该随机存储器：存储单元；字线；互补的位线对；输入输出线对，包括第一输入输出线和第二输入输出线，用于与位线对连接，当位线对对应的列选通模块导通时，位线对通过导通的列选通模块而与输入输出线对连通；初始化模块，连接在第一输入输出线与第二输入输出线之间，在初始化时，初始化模块工作以将第一输入输出线与第二输入输出线上的电压初始化至公共电压，其中，公共电压对应于逻辑低电平。通过上述方式，可以减小整体电路的布局面积，并减少电路功耗。

Description

一种随机存储器

技术领域

本申请涉及存储技术领域，特别涉及一种随机存储器。

背景技术

存储器的存储阵列包括多条字线(WL，word line)、多条位线(BL，bit line)和多个存储单元，每个存储单元字线和位线寻址。

进一步，存储阵列还包括互补输入输出线对(IO/IO#)，在数据读/写时，通过列选通电路使互补输入输出线对(IO/IO#)和选通的一对互补位线(BL/BL#)连接，以进行数据交换(charge share)，从而实现数据的读/写。

在对输入输出线对IO/IO#进行初始化的过程中，通过参考电压Vcc(逻辑高电平“1”)对第一输入输出线IO和第二输入输出线IO#充电，使得第一输入输出线IO和第二输入输出线IO#的电位为参考电位Vcc。

由于参考电压Vcc为逻辑高电平“1”，所以需要单独为第二初始化模块提供电压，并且，由于输入输出线对IO/IO#的初始电压为逻辑高电平“1”，所以在初始化阶段(第一初始化模块进行初始化操作的阶段)，需要也对第二初始化模块进行初始化操作(预充电操作)。

实用新型内容

为了解决上述问题，本申请提供一种随机存储器，能够减小整体电路的布局面积，并减少电路功耗。

为解决上述技术问题，本申请采用的一个技术方案是：提供一种随机存储器，该随机存储器包括：存储单元；字线；互补的位线对；输入输出线对，包括第一输入输出线和第二输入输出线，用于与至少一位线对连接，当位线对对应的列选通模块导通时，位线对通过导通的列选通模块而与输入输出线对连通；初始化模块，连接在第一输入输出线与第二输入输出线之间，在初始化时，初始化模块工作以将第一输入输出线与第二输入输出线上的电压初始化至公共电压，其中，公共电压对应于逻辑低电平。

其中，初始化模块包括：第一开关，其控制端接收初始化控制信号，其第一通路端接收公共电压，其第二通路端连接第一输入输出线；第二开关，其控制端接收初始化控制信号，其第一通路端接收公共电压，其第二通路端连接第二输入输出线；其中，在初始化时，初始化控制信号控制第一开关和第二开关导通，公共电压通过导通的第一开关和第二开关而传输至第一输入输出线和第二输入输出线。

其中，初始化模块还包括：第三开关，其控制端接收初始化控制信号，其第一通路端连接第一输入输出线，其第二通路端连接第二输入输出线；其中，在初始化时，初始化控制信号还控制第三开关导通，使第一输入输出线和第二输入输出线的电压保持一致。

其中，第一开关、第二开关和第三开关分别为nMOS晶体管。

其中，第一开关、第二开关和第三开关的控制端连接在一起，以接收初始化控制信号。

其中，位线对包括目标位线和互补位线；列选通模块包括：第四开关，其控制端接收列选通信号，其第一通路端连接目标位线，其第二通路端连接第一输入输出线；第五开关，其控制端连接列选通信号，其第一通路端连接互补位线，其第二通路端连接第二输入输出线；其中，当列选通信号控制第四开关和第五开关导通时，目标位线通过导通的第四开关连通第一输入输出线，互补位线通过导通的第五开关连通第二输入输出线。

其中，第四开关和第五开关分别为nMOS晶体管。

其中，还包括地引脚，第一开关的第一通路端和第二开关的第一通路端连接地引脚。

其中，在列选通信号使能之前，初始化模块对输入输出线对进行初始化，以将第一输入输出线与第二输入输出线上的电压初始化至公共电压；在列选通信号使能时，列选通模块导通，以使位线对与第一输入输出线和第二输入输出线分别连通。

其中，随机存储器是动态随机存储器。

本申请的有益效果在于，本申请提供的随机存储器包括：存储单元；字线；互补的位线对；输入输出线对，包括第一输入输出线和第二输入输出线，用于与至少一位线对连接，当位线对对应的列选通模块导通时，位线对通过导通的列选通模块而与输入输出线对连通；初始化模块，连接在第一输入输出线与第二输入输出线之间，在初始化时，初始化模块工作以将第一输入输出线与第二输入输出线上的电压初始化至公共电压，其中，公共电压对应于逻辑低电平。通过上述方式，一方面使输入输出线对IO/IO#的初始化电位变为逻辑低电平的公共电位Vss，无需引入电源，减少了电路布局了一个电源端口的设置，整体上减少了随机存储器的电路布局大小，便于其他电路结构的设计和布局；另一方面在初始化无需输入逻辑高电平“1”对应的电压，也减小了功耗。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：

图1是本申请提供的随机存储器的存储阵列的结构示意图；

图2是图1中第一初始化模块一实施例的结构示意图；

图3是图1中灵敏放大模块一实施例的结构示意图；

图4是图3中灵敏放大模块一实施例的电路示意图；

图5是图1中列选择电路一实施例的结构示意图；

图6是图1中输入输出电路第一实施例的结构示意图；

图7是本申请提供的随机存储器一实施例的电位趋势示意图；

图8是图1中输入输出电路第二实施例的结构示意图；

图9是图1中输入输出电路第三实施例的结构示意图；

图10是本申请提供的随机存储器另一实施例的电位趋势示意图；

图11是图1中输入输出电路第四实施例的结构示意图；

图12是本申请提供的随机存储器的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的部分而非全部结构。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

请参阅图1，图1是本申请提供的随机存储器的存储阵列的结构示意图，该存储阵列100包括多条字线(WL，word line)、多条位线(BL，bit line)和多个存储单元110。存储单元110可以通过字线和位线寻址。随机存储器可以是动态随机存储器(Dynamic RandomAccess Memory，DRAM)，也可以是静态随机存储器(Static Random Access Memory，SRAM)。

其中，在随机存储器为动态随机存储器(Dynamic Random Access Memory，DRAM)的实施例方式中，每个存储单元110分别连接一条字线WL和一条位线BL。每个存储单元110的读写操作通常需要2条位线，其中一条是与存储单元110连接的位线BL，另一条是与之互补的位线BL#。在下文中，与存储单元110连接的位线BL称为目标位线，与之互补的位线BL#称为互补位线。每个存储单元110包括一个访问开关和一个存储电容。存储电容通过存储在其中的电荷的多和少，或者说存储电容两端电压差的高和低，来表示逻辑上的“1”和“0”。访问开关的导通和截止，决定了允许或禁止对存储电容所存储的信息的读取和改写。

具体地，字线WL决定了访问开关的导通或者截止，位线BL是访问存储电容的通道，当访问开关导通后，可以通过位线BL对存储电容进行读取或者写入操作。

在一实施例中，存储电容的公共端(Common)接在Vcc/2。

当存储电容存储的信息为“1”时，存储电容另一端电压为Vcc，此时其所存储的电荷：

Q＝+Vcc/2*C

当存储电容存储的信息为“0”时，存储电容另一端电压为0，此时其所存储的电荷：

Q＝-Vcc/2*C

进一步，该存储阵列100还包括第一初始化模块120、灵敏放大模块130(SenseAmplifier，SA)、列选择电路140和输入输出电路150。

其中，第一初始化模块120连接一对互补位线对(BL/BL#)，用于在预充电阶段(precharge)，将目标位线BL和互补位线BL#充电至初始化电位。灵敏放大模块130连接一对互补位线对(BL/BL#)，用于在目标位线BL连接的存储单元110被字线(WL，word line)开启时，将目标位线BL上的逻辑电位放大至相应的强电位。输入输出电路150包括一对互补输入输出线(IO/IO#)，列选择电路140包括多个列选通模块141和列选通信号产生电路142，每个列选通模块141分别连接一对互补位线对，以基于列选通信号产生电路142产生的对应的列选择信号而决定当前互补位线对是否与互补输入输出线对(IO/IO#)选通。

参阅图2，图2是图1中第一初始化模块一实施例的结构示意图，该第一初始化模块120包括开关T1、开关T2和开关T3，开关T1、开关T2和开关T3的控制端接收第一预充电控制信号EQ1，开关T1的第一通路端连接目标位线BL，开关T2的第一通路端连接互补位线BL#，开关T1和开关T2的第二通路端连接初始化电位Vref(一实施例中，Vref＝1/2Vcc)，开关T3的第一通路端连接目标位线BL，开关T3的第二通路端连接互补位线BL#。

在预充电阶段(precharge)，第一预充电控制信号EQ1控制开关T1和开关T2开启，通过初始化电位Vref对目标位线BL和互补位线BL#充电，使得目标位线BL和互补位线BL#的电位为初始化电位。进一步，第一预充电控制信号EQ1控制开关T3开启，使得目标位线BL和互补位线BL#的电位保持一致。

可选地，上述的开关T1、开关T2和开关T3可以为nMOS晶体管。

参阅图3，图3是图1中灵敏放大模块一实施例的结构示意图，该灵敏放大模块130包括第一反相单元131和第二反相单元132。

第一反相单元131连接在目标位线BL与互补位线BL#之间，其中，在目标位线BL连接的存储单元110开启时，目标位线BL上的目标位线电压V_BL根据存储单元110存储的逻辑电平从初始化电位Vref发生偏移，第一反相单元131基于偏移的目标位线电压V_BL翻转，将互补位线BL#上的互补位线电压V_BL#拉至第一逻辑的强电位。

第二反相单元132连接在互补位线BL#与目标位线BL之间，其中，在互补位线上BL#的互补位线电压V_BL#拉至第一逻辑的强电位时，第二反相单元132基于互补位线电压V_BL#翻转，将目标位线BL上的目标位线电压V_BL拉至第二逻辑的强电位，第二逻辑与第一逻辑相反。

同时参阅图3和图4，图4是图3中灵敏放大模块一实施例的电路示意图，其中，第一反相单元131包括nMOS晶体管T4和pMOS晶体管T5，第二反相单元132包括nMOS晶体管T6和pMOS晶体管T7。

参阅图5，图5是图1中列选择电路一实施例的结构示意图，列选择电路140包括列选通信号产生电路142和多个列选通模块141，每个列选通模块141分别连接一对互补位线对(BL/BL#)，以基于列选通信号产生电路142产生的对应的列选择信号YS而决定当前互补位线对(BL/BL#)是否与互补输入输出线对(IO/IO#)选通。

其中，列选通模块141包括开关T8和开关T9，开关T8和开关T9的控制端连接列选通信号产生电路142，用于接收相应的列选通信号YS；开关T8的第一通路端连接目标位线BL，第二通路端连接第一输入输出线IO，开关T9的第一通路端连接互补位线BL#，第二通路端连接第二输入输出线IO#。

具体地，列选通信号产生电路142产生的相应的列选通信号YS控制开关T8和开关T9开启时，目标位线BL连接第一输入输出线IO，互补位线BL#连接第二输入输出线IO#，以实现互补位线对(BL/BL#)与互补输入输出线对(IO/IO#)选通：在写操作(Write)时，通过互补输入输出线对(IO/IO#)对互补位线对(BL/BL#)进行充电/放电，以将互补输入输出线对(IO/IO#)上的信号改写互补位线对(BL/BL#)上的电压；在读操(Read)时，将互补位线对(BL/BL#)上的信号输出到互补输入输出线对(IO/IO#)。

可选地，上述的开关T8和开关T9可以为nMOS晶体管。

参阅图6，图6是图1中输入输出电路第一实施例的结构示意图，该输入输出电路150包括第二初始化模块151。

该第二初始化模块151包括开关T10、开关T11和开关T12，开关T10、开关T11和开关T12的控制端接收第二预充电控制信号EQ2，开关T10的第一通路端连接第一输入输出线IO，开关T11的第一通路端连接第二输入输出线IO#，开关T10和开关T11的第二通路端连接参考电位Vcc，开关T12的第一通路端连接第一输入输出线IO，开关T12的第二通路端连接第二输入输出线IO#。

在输入输出电路150的初始化阶段，第二预充电控制信号EQ2控制开关T10和开关T11开启，通过参考电压Vcc对第一输入输出线IO和第二输入输出线IO#充电，使得第一输入输出线IO和第二输入输出线IO#的电位为参考电位Vcc。进一步，第二预充电控制信号EQ2控制开关T12开启，使得第一输入输出线IO和第二输入输出线IO#的电位保持一致。在灵敏放大模块130放大互补位线对(BL/BL#)上读出的存储单元110存储的逻辑电平并将其拉至强“0”或强“1”之后，输入输出电路150可以通过互补输入输出线对(IO/IO#)与互补位线对(BL/BL#)相互连通，以完成读写操作。

可选地，上述的开关T10、开关T11和开关T12可以为nMOS晶体管。

结合上述图1-图6，并参阅图7，图7是本申请提供的动态随机存储器一实施例的电位趋势示意图，以下以读操作(Read)过程介绍本实施例中的动态随机存储器的工作过程，其包括precharge(预充电)阶段、access(访问)阶段、sense(灵敏放大)阶段和restore(恢复)阶段。

precharge阶段：

在这个阶段，首先会通过控制信号EQ1，让开关T1、开关T2、开关T3处于导通状态，将目标位线BL和互补位线BL#上的电压稳定在Vref上，假设Vref＝Vcc/2。然后进入到下一个阶段。

access阶段：

经过precharge阶段，目标位线BL和互补位线BL#上的电压已经稳定在Vref，此时，通过控制字线WL(通过Active指令给字线WL加电压)，将存储单元110中的访问开关导通。存储单元110中的存储电容中存储正电荷(例如如果存储单元110存储“1”，则电容公共单端的电压为Vcc/2,另一端电压为Vcc)会流向目标位线BL，继而目标位线BL的电压向上偏移到Vref+。如果存储单元110存储“0”，则目标位线BL的电压向下偏移到Vref-。然后进入到下一个阶段。

sense阶段：

假设存储单元110存储“1”：由于在access阶段，目标位线BL的电压向上偏移到Vref+，且此时，SAN会被设定为逻辑“0”的强电位，SAP则会被设定为逻辑“1”的强电位。由于存储单元110存储的“1”将目标位线BL的电压拉升到Vref+，而互补位线BL#此时的电压仍为Vref，因此图4中的开关T4会比开关T6更具导通性，互补位线BL#上的电压会更快由于T4导通而被SAN拉到逻辑“0”的强电位。由于T7的栅极此时为强“0”而导通，从而目标位线BL上的电压由于T7的导通也会更快被SAP拉到逻辑“1”的强电位。接着开关T4和开关T7进入导通状态，开关T5和开关T6进入截止状态。最后，目标位线BL和互补位线BL#的电压都进入稳定状态，目标位线BL上的电压正确的呈现了存储单元110中的存储电容所存储的信息Bit(“1”)。

假设存储单元110存储“0”：在access阶段，目标位线BL的电压向下偏移为Vref-，由于互补位线BL#此时的电压仍为Vref，因此图4中的开关T5会比开关T7更具导通性，互补位线BL#上的电压会更快由于T5导通而被SAP拉到逻辑“1”的强电位。由于T6的栅极此时为强“0”而导通，从而目标位线BL上的电压由于T6的导通也会更快被SAN拉到逻辑“0”的强电位。接着开关T5和T6进入导通状态，开关T4和T7进入截止状态。最后，目标位线BL和互补位线BL#的电压都进入稳定状态，目标位线BL上的电压正确的呈现了存储单元110中的存储电容所存储的信息Bit(“0”)。

Restore阶段：

在完成sense阶段的操作后，目标位线BL线处于稳定的逻辑“1”的强电位Vcc或逻辑“0”的强电位Vss(GND)，此时目标位线BL会对存储单元110中的存储电容进行充电或放电。经过特定的时间后，存储电容的电荷就可以恢复到读取操作前的状态。

最后，如图5所示，通过列选通信号产生电路控制YS信号，让开关T8和开关T9进入导通状态，将目标位线BL上的强“1”或强“0”信号输出到IO line，外界就可以读取到具体的信息。值得注意的是，前述restore阶段是字线WL开启期间自动进行的，因此对于读操作来说，也可能是在YS信号的开启后，再进行restore操作。

上述过程描述了一个完整的read操作，write操作的前期流程和read操作是一样的，执行precharge阶段、access阶段、sense阶段和restore阶段操作。差异在于，在restore阶段包括write(写)阶段，且之后还会进行write recovery操作，具体如下：

如图5所示，通过列选通信号产生电路142控制列选择信号YS，让开关T8和开关T9进入导通状态，输入输出线IO的信号会改写目标位线BL。此时如果是写入“0”，目标位线BL会被拉到逻辑“0”电平，互补位线BL#则会被拉到逻辑“1”电平；如果是写入“1”，目标位线BL会被拉到逻辑“1”电平，互补位线BL#则会被拉到逻辑“0”电平。

之后再做write recovery：经过特定的时间(即tWR)后，当存储单元110中的存储电容的电荷被目标位线BL上的电压放电到“0”状态或者充电到“1”状态时，就可以通过控制字线WL将存储单元110中的开关的截止，写入“0”或者“1”的操作就完成了。

结合图5和图6，在precharge阶段，除了要利用第一初始化模块120对位线对BL/BL#进行初始化之外，还要利用第二初始化模块151对输入输出线对IO/IO#进行初始化。

在一实施例中，结合图6和图7，在对输入输出线对IO/IO#进行初始化的过程中，第二预充电控制信号EQ2控制开关T10和开关T11开启，通过参考电压Vcc(逻辑高电平“1”)对第一输入输出线IO和第二输入输出线IO#充电，使得第一输入输出线IO和第二输入输出线IO#的电位为参考电位Vcc。进一步，第二预充电控制信号EQ2控制开关T12开启，使得第一输入输出线IO和第二输入输出线IO#的电位保持一致。

在读/写阶段(图7中YS信号拉高至Vcc后)，即在灵敏放大模块130放大互补位线对(BL/BL#)上读出的存储单元110存储的逻辑电平并将其拉至强“0”或强“1”之后，输入输出电路150可以通过互补输入输出线对(IO/IO#)与互补位线对(BL/BL#)相互连通，以完成读写操作。具体地，若存储单元110内存储的逻辑电平为“0”时，目标位线BL上电压为“0”，第一输入输出线IO上电压下降；若存储单元110内存储的逻辑电平为“1”时，目标位线BL上电压为“1”，第一输入输出线IO上电压不变；通过上述的方式，将存储单元110内的信息识别并传送出去。

本实施例可以采用两种方式：

一种方式是：如图6所示，开关T10、开关T11和开关T12为nMOS晶体管，在对输入输出线对IO/IO#进行初始化的过程中，第二预充电控制信号EQ2拉高至逻辑高电平“1”，控制开关T10、开关T11和T12开启。

另一种方式是：如图8所示，图8是图1中输入输出电路第二实施例的结构示意图，开关T10、开关T11和开关T12为pMOS晶体管，在对输入输出线对IO/IO#进行初始化的过程中，第二预充电控制信号EQ2拉低至逻辑低电平“0”，控制开关T10和开关T11开启，通过参考电压Vcc(逻辑高电平“1”)对第一输入输出线IO和第二输入输出线IO#充电，使得第一输入输出线IO和第二输入输出线IO#的电位为参考电位Vcc。进一步，由于第二预充电控制信号EQ2的拉低，控制开关T12开启，使得第一输入输出线IO和第二输入输出线IO#的电位保持一致。

在上述的实施例中，由于参考电压Vcc为逻辑高电平“1”，所以需要单独为第二初始化模块151提供电压，并且，由于输入输出线对IO/IO#的初始电压为逻辑高电平“1”，所以在初始化阶段(第一初始化模块120进行初始化操作的阶段)，需要也对第二初始化模块151进行初始化操作(预充电操作)。另外，在第二种方式中，采用pMOS晶体管的驱动能力弱于nMOS晶体管，且pMOS晶体管的面积较大，影响随机存储器的整体大小和布局。

参阅图9，图9是图1中输入输出电路第三实施例的结构示意图，该输入输出电路150包括第三初始化模块152。

其中，第三初始化模块152连接在第一输入输出线IO与第二输入输出线IO#之间，在初始化时，第三初始化模块152工作以将第一输入输出线IO与第二输入输出线IO#上的电压初始化至公共电压Vss，其中，公共电压Vss对应于逻辑低电平“0”。

本实施例中，结合图9和图10，在对输入输出线对IO/IO#进行初始化的过程中，第三预充电控制信号EQ3控制开关T13和开关T14开启，通过公共电压Vss(逻辑低电平“0”)拉低第一输入输出线IO和第二输入输出线IO#的电压，使得第一输入输出线IO和第二输入输出线IO#的电位为公共电压Vss。进一步，第三预充电控制信号EQ3控制开关T15开启，使得第一输入输出线IO和第二输入输出线IO#的电位保持一致。

在读/写阶段(图10中YS信号拉高至Vcc后)，即在灵敏放大模块130放大互补位线对(BL/BL#)上读出的存储单元110存储的逻辑电平并将其拉至强“0”或强“1”之后，输入输出电路150可以通过互补输入输出线对(IO/IO#)与互补位线对(BL/BL#)相互连通，以完成读写操作。具体地，若存储单元110内存储的逻辑电平为“0”时，目标位线BL上电压为“0”，第一输入输出线IO上电压保持不变；若存储单元110内存储的逻辑电平为“1”时，目标位线BL上电压为“1”，第一输入输出线IO上电压下降；通过上述的方式，将存储单元110内的信息识别并传送出去。

本实施例可以采用两种方式：

一种方式是：如图9所示，开关T13、开关T14和开关T15为pMOS晶体管，在对输入输出线对IO/IO#进行初始化的过程中，第三预充电控制信号EQ3拉低至逻辑高电平“0”，控制开关T13、开关T14和开关T15开启。

对于上述方式而言，相比于前述图6和图8的实施例，一方面使输入输出线对IO/IO#的初始化电位变为逻辑低电平的公共电位Vss，无需引入电源，减少了电路布局了一个电源端口的设置，整体上减少了随机存储器的电路布局大小，便于其他电路结构的设计和布局；另一方面在初始化无需输入逻辑高电平“1”对应的电压，也减小了功耗。

另一种方式是：如图11所示，图11是图1中输入输出电路第四实施例的结构示意图，开关T13、开关T14和开关T15为nMOS晶体管，在对输入输出线对IO/IO#进行初始化的过程中，第三预充电控制信号EQ3拉高至逻辑高电平“1”，控制开关T13和开关T14开启，通过公共电压Vss(逻辑高电平“0”)对第一输入输出线IO和第二输入输出线IO#进行拉低，使得第一输入输出线IO和第二输入输出线IO#的电位为公共电压Vss。进一步，由于第三预充电控制信号EQ3的拉高，控制开关T15开启，使得第一输入输出线IO和第二输入输出线IO#的电位保持一致。在一些实施例中，动态随机存储器包括地引脚，开关T13和开关T14的第一通路端连接所述地引脚。

对于上述方式而言，相比于前述图6和图8的实施例，一方面使输入输出线对IO/IO#的初始化电位变为逻辑低电平的公共电位Vss，无需引入电源，减少了电路布局了一个电源端口的设置，整体上减少了随机存储器的电路布局大小，便于其他电路结构的设计和布局；另一方面在初始化无需输入逻辑高电平“1”对应的电压，也减小了功耗；第三方面由于采用了nMOS晶体管代替了pMOS晶体管，nMOS晶体管的驱动能力优于pMOS晶体管的驱动能力，并且nMOS晶体管的面积也小于pMOS晶体管的面积，整体上减少了随机存储器的电路布局大小，便于其他电路结构的设计和布局，提高了整体电路的驱动能力。

参阅图12，图12是本申请提供的随机存储器的结构示意图，该随机存储器200包括如上述实施例中介绍的存储阵列100。

可选地，该随机存储器200还可以包括一控制器，该控制器连接存储阵列100，用于产生控制信号以控制存储阵列100的工作。其中，该控制信号可以是如上述实施例中的WL信号、EQ1信号、EQ3信号、YS信号等，可以理解地，上述实施例中的列选通信号产生电路142也可以集成于控制器中。

可选地，本实施例中的随机存储器200为DRAM(Dynamic Random Access Memory，动态随机存取存储器)。DRAM是一种半导体存储器，主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特(bit)是“1”还是“0”。可选地，本实施例中的随机存储器200也可以是SRAM(Static Random Access Memory，静态随机存取存储器)。

结合上述实施例中的有益效果，本实施例中的随机存储器，一方面使输入输出线对IO/IO#的初始化电位变为逻辑低电平的公共电位Vss，无需引入电源，减少了电路布局了一个电源端口的设置，整体上减少了随机存储器的电路布局大小，便于其他电路结构的设计和布局；另一方面在初始化无需输入逻辑高电平“1”对应的电压，也减小了功耗；第三方面由于采用了nMOS晶体管代替了pMOS晶体管，nMOS晶体管的驱动能力优于pMOS晶体管的驱动能力，并且nMOS晶体管的面积也小于pMOS晶体管的面积，整体上减少了随机存储器的电路布局大小，便于其他电路结构的设计和布局，提高了整体电路的驱动能力。

以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是根据本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种随机存储器，其特征在于，包括：

存储单元；

字线；

互补的位线对；

输入输出线对，包括第一输入输出线和第二输入输出线，用于与所述位线对连接，当所述位线对对应的列选通模块导通时，所述位线对通过导通的所述列选通模块而与所述输入输出线对连通；

初始化模块，连接在所述第一输入输出线与第二输入输出线之间，在初始化时，所述初始化模块工作以将所述第一输入输出线与所述第二输入输出线上的电压初始化至公共电压，其中，所述公共电压对应于逻辑低电平。

2.根据权利要求1所述的随机存储器，其特征在于，所述初始化模块包括：

第一开关，其控制端接收初始化控制信号，其第一通路端接收所述公共电压，其第二通路端连接所述第一输入输出线；

第二开关，其控制端接收所述初始化控制信号，其第一通路端接收所述公共电压，其第二通路端连接所述第二输入输出线；

其中，在初始化时，所述初始化控制信号控制所述第一开关和所述第二开关导通，所述公共电压通过导通的所述第一开关和所述第二开关而传输至所述第一输入输出线和所述第二输入输出线。

3.根据权利要求2所述的随机存储器，其特征在于，所述初始化模块还包括：

第三开关，其控制端接收所述初始化控制信号，其第一通路端连接所述第一输入输出线，其第二通路端连接所述第二输入输出线；

其中，在初始化时，所述初始化控制信号还控制所述第三开关导通，使所述第一输入输出线和所述第二输入输出线的电压保持一致。

4.根据权利要求3所述的随机存储器，其特征在于，所述第一开关、所述第二开关和所述第三开关分别为nMOS晶体管。

5.根据权利要求3所述的随机存储器，其特征在于，所述第一开关、所述第二开关和所述第三开关的控制端连接在一起，以接收所述初始化控制信号。

6.根据权利要求1所述的随机存储器，其特征在于，所述位线对包括目标位线和互补位线；

所述列选通模块包括：

第四开关，其控制端接收列选通信号，其第一通路端连接所述目标位线，其第二通路端连接所述第一输入输出线；

第五开关，其控制端连接所述列选通信号，其第一通路端连接所述互补位线，其第二通路端连接所述第二输入输出线；

其中，当所述列选通信号控制所述第四开关和所述第五开关导通时，所述目标位线通过导通的所述第四开关连通所述第一输入输出线，所述互补位线通过导通的所述第五开关连通所述第二输入输出线。

7.根据权利要求6所述的随机存储器，其特征在于，所述第四开关和所述第五开关分别为nMOS晶体管。

8.根据权利要求2所述的随机存储器，其特征在于，还包括地引脚，所述第一开关的第一通路端和所述第二开关的第一通路端连接所述地引脚。

9.根据权利要求1所述的随机存储器，其特征在于，在列选通信号使能之前，所述初始化模块对所述输入输出线对进行初始化，以将所述第一输入输出线与所述第二输入输出线上的电压初始化至公共电压；在列选通信号使能时，所述列选通模块导通，以使所述位线对与所述第一输入输出线和所述第二输入输出线分别连通。

10.根据权利要求1-9任意一项所述的随机存储器是动态随机存储器。

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