CN208922741U - 半导体存储器 - Google Patents
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Abstract
本实用新型实施例提供一种半导体存储器，包括：存储阵列；行地址处理单元，用于输出行地址；块地址处理单元，用于输出块地址；列地址处理单元，用于输出列地址；映射因子生成单元，用于产生映射因子，所述映射因子生成单元的输出端连接于所述行地址处理单元的输出端、所述块地址处理单元的输出端和所述列地址处理单元的输出端中的至少一个，以及所述映射因子生成单元的输出端还连接于所述存储阵列；其中，所述存储阵列接收所述映射因子与所述行地址、所述块地址和所述列地址的至少一个进行逻辑处理之后的结果。本实用新型实施例的技术方案可以提高存储器的安全性、寿命和可靠性。
Description
技术领域
本实用新型涉及集成电路技术领域，尤其涉及一种半导体存储器。
背景技术
本部分旨在为权利要求书中陈述的本实用新型的实施例提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。
半导体存储装置，例如静态随机存取存储器(Static Random-Access Memory，简称SRAM)、动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)、只读存储器(Read-Only Memory，简称ROM)、闪存等。
在DRAM的应用中，随着工艺尺寸越来越小，DRAM的可靠性问题日益突出。DRAM包括字线译码(WL decoder)电路，需要占用很大的面积。假如DARM在很长的工作时间内，一直在操作同一个地址。为了保证WL decoder电路的路径功能没有衰退，或减小其路径功能的衰退率(degradation)，则需要在DRAM中增加时序电路，增大器件面积。例如：增加器件的长(length)或宽(width)；添加辅助级联(cascade)管来限制通路上的金属-氧化物-半导体(Metal-Oxide-Semiconductor,MOS)晶体管的漏源电压(Vds)。这样就会增加芯片面积，增加设计和工艺成本。
实用新型内容
本实用新型实施例提供一种半导体存储器，以解决或缓解现有技术中的一项或更多项技术问题。
第一方面，本实用新型实施例提供一种半导体存储器，包括：
存储阵列；
行地址处理单元，用于输出行地址；
块地址处理单元，用于输出块地址；
列地址处理单元，用于输出列地址；
映射因子生成单元，用于产生映射因子，所述映射因子生成单元的输出端连接于所述行地址处理单元的输出端、所述块地址处理单元的输出端和所述列地址处理单元的输出端中的至少一个，以及所述映射因子生成单元的输出端还连接于所述存储阵列；
其中，所述存储阵列接收所述映射因子与所述行地址、所述块地址和所述列地址的至少一个进行逻辑处理之后的结果。
在一种实施方式中，所述映射因子生成单元包括：
随机数产生器，所述随机数产生器的输出端形成所述映射因子生成单元的输出端，以及所述随机数产生器用于产生伪随机数序列；其中，所述映射因子包括所述伪随机数序列；
控制器，连接于所述随机数产生器，用于控制所述随机数产生器产生所述伪随机数序列的时序。
在一种实施方式中，所述映射因子生成单元包括：
随机数产生器，所述随机数产生器的输入端连接于所述存储阵列，所述随机数产生器的输出端形成所述映射因子生成单元的输出端，以及所述随机数产生器用于在所述半导体存储器上电后，从所述存储阵列读取初始输出数据，并输出所述初始输出数据；其中，所述映射因子包括所述初始输出数据；
控制器，连接于所述随机数产生器，用于控制所述随机数产生器输出所述初始输出数据的时序。
在一种实施方式中，所述映射因子生成单元包括：
随机数产生器，所述随机数产生器的输入端连接于所述存储阵列，所述随机数产生器的输出端形成所述映射因子生成单元的输出端，以及所述随机数产生器用于从所述存储阵列读取随机输出数据，并输出所述随机输出数据；其中，所述映射因子包括所述随机输出数据；
控制器，连接于所述随机数产生器和所述存储阵列，用于控制所述随机数产生器输出所述初始输出数据的时序，以及用于控制所述半导体存储器的字线关闭，以使所述随机数产生器从所述存储阵列读取所述随机输出数据。
在一种实施方式中，所述映射因子生成单元包括：
第一随机数产生器，用于产生伪随机数序列；
第二随机数产生器，所述第二随机数产生器的输入端连接于所述存储阵列，以及所述第二随机数产生器用于在所述半导体存储器上电后，从所述存储阵列读取初始输出数据，并输出所述初始输出数据；
第三随机数产生器，连接于所述第一随机数产生器的输出端和所述第二随机数产生器的输出端，所述第三随机数产生器的输出端形成所述映射因子生成单元的输出端，以及所述第三随机数产生器用于将所述伪随机数序列和所述初始输出数据随机混合，并输出混合后数据；其中，所述映射因子包括所述混合后数据；
控制器，连接于所述第一随机数产生器、所述第二随机数产生器和所述第三随机数产生器，用于：控制所述第一随机数产生器产生所述伪随机数序列的时序；控制所述第二随机数产生器输出所述初始输出数据的时序；以及控制所述第三随机数产生器输出所述混合后数据的时序。
在一种实施方式中，所述映射因子生成单元包括：
第一随机数产生器，用于产生伪随机数序列；
第二随机数产生器，所述第二随机数产生器的输入端连接于所述存储阵列，以及所述第二随机数产生器用于用于从所述存储阵列读取随机输出数据，并输出所述随机输出数据；
第三随机数产生器，连接于所述第一随机数产生器的输出端和所述第二随机数产生器的输出端，所述第三随机数产生器的输出端形成所述映射因子生成单元的输出端，以及所述第三随机数产生器用于将所述伪随机数序列和所述随机输出数据随机混合，并输出混合后数据；其中，所述映射因子包括所述混合后数据；
控制器，连接于所述第一随机数产生器、所述第二随机数产生器和所述第三随机数产生器，用于：控制所述第一随机数产生器产生所述伪随机数序列的时序；控制所述第二随机数产生器输出所述初始输出数据的时序；控制所述半导体存储器的字线关闭，以使所述随机数产生器从所述存储阵列读取所述随机输出数据；以及控制所述第三随机数产生器输出所述混合后数据的时序。
在一种实施方式中，所述控制器包括禁用模块，所述禁用模块连接于所述第一随机数产生器和所述第二随机数产生器，用于禁用所述第一随机数产生器或所述第二随机数产生器。
在一种实施方式中，所述控制器包括设置模块，连接于所述第三随机数产生器，用于将所述第三随机数产生器的输出结果设置为明码；其中，所述映射因子包括所述明码。
在一种实施方式中，所述映射因子包括多位映射因子，所述映射因子生成单元用于将所述多位映射因子中的若干位随机发送给所述行地址处理单元的输出端、所述块地址处理单元的输出端和所述列地址处理单元的输出端中的至少一个。
第二方面，本实用新型实施例提供一种半导体存储器，包括：
存储阵列；
输入数据处理单元，用于向所述存储阵列发送输入数据；
输出数据处理单元；用于从所述存储阵列中读取输出数据；
映射因子生成单元，用于产生映射因子，所述映射因子生成单元的输出端连接于所述输入数据处理单元的输出端和所述输出数据处理单元的输入端，以及所述映射因子生成单元的输出端还连接于所述存储阵列；
其中，所述存储阵列写入所述映射因子与所述输入数据进行逻辑处理后的第一结果；所述输出数据包括所述第一结果与所述映射因子进行逆向逻辑处理后的第二结果。
在一种实施方式中，所述映射因子生成单元包括：
随机数产生器，所述随机数产生器的输出端形成所述映射因子生成单元的输出端，以及所述随机数产生器用于产生伪随机数序列；其中，所述映射因子包括所述伪随机数序列；
控制器，连接于所述随机数产生器，用于控制所述随机数产生器产生所述伪随机数序列的时序。
在一种实施方式中，所述映射因子生成单元包括：
随机数产生器，所述随机数产生器的输入端连接于所述存储阵列，所述随机数产生器的输出端形成所述映射因子生成单元的输出端，以及所述随机数产生器用于在所述半导体存储器上电后，从所述存储阵列读取所述初始输出数据，并输出所述初始输出数据；其中，所述映射因子包括所述初始输出数据；
控制器，连接于所述随机数产生器，用于控制所述随机数产生器输出所述初始输出数据的时序。
在一种实施方式中，所述映射因子生成单元包括：
随机数产生器，所述随机数产生器的输入端连接于所述存储阵列，所述随机数产生器的输出端形成所述映射因子生成单元的输出端，以及所述随机数产生器用于从所述存储阵列读取随机输出数据，并输出所述随机输出数据；其中，所述映射因子包括所述随机输出数据；
控制器，连接于所述随机数产生器和所述存储阵列，用于控制所述随机数产生器输出所述初始输出数据的时序，以及用于控制所述半导体存储器的字线关闭，以使所述随机数产生器从所述存储阵列读取所述随机输出数据。
在一种实施方式中，所述映射因子生成单元包括：
第一随机数产生器，用于产生伪随机数序列；
第二随机数产生器，所述第二随机数产生器的输入端连接于所述存储阵列，以及所述第二随机数产生器用于在所述半导体存储器上电后，从所述存储阵列读取所述初始输出数据，并输出所述初始输出数据；
第三随机数产生器，连接于所述第一随机数产生器的输出端和所述第二随机数产生器的输出端，所述第三随机数产生器的输出端形成所述映射因子生成单元的输出端，以及所述第三随机数产生器用于将所述伪随机数序列和所述初始输出数据随机混合，并输出混合后数据；其中，所述映射因子包括所述混合后数据；
控制器，连接于所述第一随机数产生器、所述第二随机数产生器和所述第三随机数产生器，用于：控制所述第一随机数产生器产生所述伪随机数序列的时序；控制所述第二随机数产生器输出所述初始输出数据的时序；以及控制所述第三随机数产生器输出所述混合后数据的时序。
在一种实施方式中，所述映射因子生成单元包括：
第一随机数产生器，用于产生伪随机数序列；
第二随机数产生器，所述第二随机数产生器的输入端连接于所述存储阵列，以及所述第二随机数产生器用于用于从所述存储阵列读取随机输出数据，并输出所述随机输出数据；
第三随机数产生器，连接于所述第一随机数产生器的输出端和所述第二随机数产生器的输出端，所述第三随机数产生器的输出端形成所述映射因子生成单元的输出端，以及所述第三随机数产生器用于将所述伪随机数序列和所述随机输出数据随机混合，并输出混合后数据；其中，所述映射因子包括所述混合后数据；
控制器，连接于所述第一随机数产生器、所述第二随机数产生器和所述第三随机数产生器，用于：控制所述第一随机数产生器产生所述伪随机数序列的时序；控制所述第二随机数产生器输出所述初始输出数据的时序；控制所述半导体存储器的字线关闭，以使所述随机数产生器从所述存储阵列读取所述随机输出数据；以及控制所述第三随机数产生器输出所述混合后数据的时序。
本实用新型实施例采用上述技术方案，通过对列地址、行地址、块地址或输入输出数据进行加密，可以提高存储器的安全性；进一步地，采用随机映射因子进行加密，可以提高存储器的寿命和可靠性。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本实用新型进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本实用新型公开的一些实施方式，而不应将其视为是对本实用新型范围的限制。
图1示意性地示出了根据本实用新型实施例一的半导体存储器的电路示意图；
图2示意性地示出了根据本实用新型实施例一的半导体存储器的映射因子生成单元的电路示意图；
图3示意性地示出了根据本实用新型实施例二的半导体存储器的映射因子生成单元的电路示意图；
图4示意性地示出了根据本实用新型实施例三的半导体存储器的映射因子生成单元的电路示意图；
图5示意性地示出了根据本实用新型实施例三的半导体存储器的控制器的电路示意图。
具体实施方式
下面将参考若干示例性实施方式来描述本实用新型的原理和精神。应当理解，给出这些实施方式仅仅是为了使本领域技术人员能够更好地理解进而实现本实用新型，而并非以任何方式限制本实用新型的范围。相反，提供这些实施方式是为了使本公开更加透彻和完整，并且能够将本公开的范围完整地传达给本领域的技术人员。
在本文中，附图中的任何元素数量均用于示例而非限制，以及任何命名都仅用于区分，而不具有任何限制含义。
实施例一
图1示意性地示出了本实用新型实施例的半导体存储器的电路示意图。如图1所示，本实用新型实施例的半导体存储器可以包括存储阵列10、行地址处理单元21、块地址处理单元22、列地址处理单元23、输入数据处理单元24、输出数据处理单元25和映射因子生成单元100。
其中，存储阵列10可以包括多个存储块(bank)，如bank[0:7]。每个bank可以包括多个阵列分布的存储单元。进而，每个存储单元可以对应有一个行地址，一个列地址和一个bank地址，进而使半导体存储器可以对该存储单元进行输入(写入)存储数据和输出(读取)存储数据。
行地址处理单元21、块地址处理单元22和列地址处理单元23可以分别用于根据地址输入信号，获得行地址、bank地址和列地址(寻址)。进一步地，本实施例的半导体存储器还可以包括第二输入缓存33，用于接收地址输入信号，并将地址输入信号缓存后输出至行地址处理单元21、块地址处理单元22和列地址处理单元23。
第二输入缓存33、行地址处理单元21、块地址处理单元22和列地址处理单元23的具体构成可以采用于本领域普通技术人员知悉的各种技术方案，这里不再详细描述。
输入数据处理单元24可以用于发送输入数据。具体地，输入数据处理单元24可以对输入其的数据进行缓存和串并转换后发送至存储阵列。输出数据处理单元25可以用于发送输出数据。具体地，输出数据处理单元25可以从存储阵列10中获取数据，并对获取的数据进行缓存和并串转换后输出。进一步地，本实施例的半导体存储器还可以包括输入输出单元34，用于接收和发送数据输入输出信号。
输入数据处理单元24、输出数据处理单元25和输入输出单元34的具体构成可以采用于本领域普通技术人员知悉的各种技术方案，这里不再详细描述。
映射因子生成单元100用于生成和输出映射因子(Mapping Factor，MF)MF0。
映射因子生成单元100的输出端可以连接于行地址处理单元21的输出端、块地址处理单元22的输出端、列地址处理单元23的输出端、输入数据处理单元24的输出端和输出数据处理单元25的输入端中的一个或多个。
需要说明的是，输入数据处理单元24的输入数据和输出数据处理单元25的输出数据相对应。因此，当映射因子生成单元100的输出端连接于输入数据处理单元24的输出端时，映射因子生成单元100的输出端还应连接于输出数据处理单元25的输入端。反之亦然。
当映射因子生成单元100的输出端连接于行地址处理单元21的输出端时，映射因子MF0与行地址进行逻辑处理后的结果被发送至存储阵列10，以选择对应的存储单元。
当映射因子生成单元100的输出端连接于块地址处理单元22的输出端时，映射因子MF0与bank地址进行逻辑处理后的结果被发送至存储阵列10，以选择对应的存储单元。
当映射因子生成单元100的输出端连接于列地址处理单元23的输出端时，映射因子MF0与列地址进行逻辑处理后的结果被发送至存储阵列10，以选择对应的存储单元。
当映射因子生成单元100的输出端连接于输入数据处理单元24的输出端和输出数据处理单元25的输入端时，映射因子MF0与输入数据处理单元21发送的输入数据进行第一逻辑处理，以获得第一结果。第一结果作为最终的输入数据被存储至所选择的存储单元。输出数据处理单元25从存储阵列10读出存储数据(即第一结果)时，需要将第一结果与映射因子MF0进行第二逻辑处理，以获得第二结果，并将该第二结果作为输出数据。其中，第一逻辑处理与第二逻辑处理为相互逆向的处理过程。
在一种可能的实施方式中，本实施例的半导体存储器还可以包括寄存器，用于存储第一逻辑和映射因子MF0。进行读操作时，可以从寄存器中调用第一逻辑和映射因子MF0，进而对第一结果与映射因子MF0进行与第一逻辑逆向的第二逻辑处理。寄存器可以设置于映射因子生成单元中，也可以设置于半导体存储器的其他结构中，本实施例不作限定。
本实施例中，与行地址进行逻辑处理的映射因子、与bank地址进行逻辑处理的映射因子、与列地址进行逻辑处理的映射因子和对输入数据进行逻辑处理的映射因子可以相同，也可以不同。
在一种可能的实施方式中，映射因子生成单元100输出的映射因子MF0可以是多位数据的映射因子。映射因子生成单元100可以根据行地址处理单元21、块地址处理单元22、列地址处理单元23、输入数据处理单元24或输出数据处理单元25对数据的位数要求，为它们分别随机分配对应位数的映射因子。
需要说明的是，本实用新型实施例中，映射因子来自于同一个映射因子生成单元，但这并不是对映射因子生成形式的限定。例如，用于行地址的映射因子、用于bank的映射因子、用于列地址的映射因子以及用于输入数据的映射因子可以分别来自于不同的映射因子生成器，并可以分别由不同的控制单元分别控制。
在一种可能的实施方式中，映射因子MF0可以是随机产生的。例如：如图2所示，本实施例的映射因子生成电路100可以包括第一随机数产生器110和控制器120。
其中，第一随机数产生器110的输出端形成映射因子生成单元100的输出端，即由第一随机数产生器110生成映射因子MF0。第一随机数产生器110可以用于产生一组伪随机数序列，以使映射因子MF0可以是伪随机数序列。控制器120连接于第一随机数产生器110，用于控制第一随机数产生器110产生伪随机数序列(MF0)的时序，使映射因子MF0的时序与行地址(或bank地址或列地址或输入数据/输出数据)的时序保持一致。
半导体存储器的其他构成，例如图1所示的第一输入缓存31、第二输入缓存33、时钟控制单元32和指令译码控制单元26，可以采用于本领域普通技术人员知悉的各种技术方案，这里不再详细描述。
实施例二
本实施例与实施例一的区别在于映射因子MF0由映射因子生成单元200输出。如图3所示，本实施例中，映射因子生成单元200可以包括第二随机数产生器210和控制器220。
其中，第二随机数产生器210的输入端连接于存储阵列10，第二随机数产生器210的输出端形成映射因子生成单元200的输出端，即由第二随机数产生器210生成映射因子MF0。控制器220连接于第二随机数产生器210。
示例一、第二随机数产生器210可以用于在半导体存储器上电后，从存储阵列10中读取初始输出数据，并输出该初始输出数据，以使映射因子MF0可以是半导体存储器上电后的初始输出数据。由于在半导体存储器上电后，没有进行过对半导体存储器的写入操作，因此，存储阵列中存储的数据处于随机未知状态，进而读取的初始输出数据也具有未知性，以保证映射因子MF0的随机性。控制器220可以用于控制第二随机数产生器210产生初始输出数据(MF0)的时序，使映射因子MF0的时序与行地址(或bank地址或列地址或输入数据/输出数据)的时序保持一致。控制器220还可以连接于存储阵列10，以控制在半导体存储器上电后对存储阵列10的读取操作。
示例二、第二随机数产生器210可以用于从存储阵列10中读取随机输出数据，并输出该随机输出数据，以使映射因子MF0可以是半导体存储器的随机输出数据。控制器220可以用于控制第二随机数产生器210产生随机输出数据(MF0)的时序，使映射因子MF0的时序与行地址(或bank地址或列地址或输入数据/输出数据)的时序保持一致。控制器220还可以连接于存储阵列10，用于控制在对存储阵列10的读取操作时，关闭半导体存储器的字线(Word Line)，从而使半导体存储器的灵敏放大器随机放大产生一些数据，并将这些数据作为随机输出数据。
需要说明的是，以上两种实施例对于映射因子MF0的产生方式可以结合使用。例如，将示例一中产生的映射因子与示例二中产生的映射因子随机混合后得到的数据，作为映射因子MF0。
实施例三
本实施例与实施例一、实施例二的区别在于映射因子MF0由映射因子生成单元300输出。如图4所示，本实施例中，映射因子生成单元300包括第一随机数产生器110、第二随机数产生器210、第三随机数产生器330和控制器320。
其中，第一随机数产生器110输出的伪随机数序列可以作为映射因子MF1；第二随机数产生器210输出的初始输出数据或随机输出数据可以作为映射因子MF2。第三随机数产生器330的输入端连接于第一随机数产生器110和第二随机数产生器210的输出端，用于将伪随机数序列和随机输出数据(或初始输出数据)随机混合，并输出混合后数据。第三随机数产生器330的输出端形成映射因子生成单元300的输出端，以使映射因子MF0可以是所述混合后数据。
在一种可能的实施方式中，第三随机数产生器330可以是锁存器，用于将所述混合后数据锁存并输出。
控制器320连接于第一随机数产生器110、第二随机数产生器210、第三随机数产生器330和存储阵列10。控制器320除了具有控制器120和控制器220的功能外，还可以用于控制第三随机数产生器330输出所述混合后数据的时序。
在一种可能的实施方式中，如图5所示，控制器320可以包括禁用模块321。禁用模块321连接于第一随机数产生器110和第二随机数产生器210，用于禁用第一随机数产生器110或第二随机数产生器210，从而可选择伪随机数序列和初始输出数据(或随机输出数据)中的一种作为映射因子MF0。
在一种可能的实施方式中，如图5所示，控制器320可以包括设置模块322。设置模块322连接于第三随机数产生器330，用于将第三随机数产生器330的输出结果设置为明码(即映射因子的数据内容为可知状态)，以使映射因子MF0为明码。例如：在半导体存储器的测试阶段，根据需要，我们可以将MF0强制设定为“0”，以使地址(包括行地址、bank地址和列地址)在半导体存储器内部不随机分布，以便于对指定地址进行专门的测试或缺陷定位等。
综上所述，本实用新型实施例的半导体存储器，通过映射因子对列地址、行地址、块地址或输入数据/输出数据进行随机处理，可以提高半导体存储器的安全性。另外，这种随机处理可以保证每个地址的使用次数平均化，减少对某一固定地址的过多次访问，从而增加半导体存储器的使用寿命，提高可靠性。另外，还可以在不增加时序电路和增加器件面积的情况下，减小WL decoder电路的路径功能的衰退率，进而，降低设计和工艺成本。
在本公开的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。
此外，虽然已经参考若干具体实施方式描述了本公开的精神和原理，但是应该理解，本公开并不限于所公开的具体实施方式，对各方面的划分也不意味着这些方面中的特征不能组合以进行受益，这种划分仅是为了表述的方便。本公开旨在涵盖所附权利要求的精神和范围内所包括的各种修改和等同布置。
Claims (15)
1.一种半导体存储器，其特征在于，包括：
存储阵列；
行地址处理单元，用于输出行地址；
块地址处理单元，用于输出块地址；
列地址处理单元，用于输出列地址；
映射因子生成单元，用于产生映射因子，所述映射因子生成单元的输出端连接于所述行地址处理单元的输出端、所述块地址处理单元的输出端和所述列地址处理单元的输出端中的至少一个，以及所述映射因子生成单元的输出端还连接于所述存储阵列；
其中，所述存储阵列接收所述映射因子与所述行地址、所述块地址和所述列地址的至少一个进行逻辑处理之后的结果。
2.根据权利要求1所述的半导体存储器，其特征在于，所述映射因子生成单元包括：
随机数产生器，所述随机数产生器的输出端形成所述映射因子生成单元的输出端，以及所述随机数产生器用于产生伪随机数序列；其中，所述映射因子包括所述伪随机数序列；
控制器，连接于所述随机数产生器，用于控制所述随机数产生器产生所述伪随机数序列的时序。
3.根据权利要求1所述的半导体存储器，其特征在于，所述映射因子生成单元包括：
随机数产生器，所述随机数产生器的输入端连接于所述存储阵列，所述随机数产生器的输出端形成所述映射因子生成单元的输出端，以及所述随机数产生器用于在所述半导体存储器上电后，从所述存储阵列读取初始输出数据，并输出所述初始输出数据；其中，所述映射因子包括所述初始输出数据；
控制器，连接于所述随机数产生器，用于控制所述随机数产生器输出所述初始输出数据的时序。
4.根据权利要求1所述的半导体存储器，其特征在于，所述映射因子生成单元包括：
随机数产生器，所述随机数产生器的输入端连接于所述存储阵列，所述随机数产生器的输出端形成所述映射因子生成单元的输出端，以及所述随机数产生器用于从所述存储阵列读取随机输出数据，并输出所述随机输出数据；其中，所述映射因子包括所述随机输出数据；
控制器，连接于所述随机数产生器和所述存储阵列，用于控制所述随机数产生器输出所述随机输出数据的时序，以及用于控制所述半导体存储器的字线关闭，以使所述随机数产生器从所述存储阵列读取所述随机输出数据。
5.根据权利要求1所述的半导体存储器，其特征在于，所述映射因子生成单元包括：
第一随机数产生器，用于产生伪随机数序列；
第二随机数产生器，所述第二随机数产生器的输入端连接于所述存储阵列，以及所述第二随机数产生器用于在所述半导体存储器上电后，从所述存储阵列读取初始输出数据，并输出所述初始输出数据；
第三随机数产生器，连接于所述第一随机数产生器的输出端和所述第二随机数产生器的输出端，所述第三随机数产生器的输出端形成所述映射因子生成单元的输出端，以及所述第三随机数产生器用于将所述伪随机数序列和所述初始输出数据随机混合，并输出混合后数据；其中，所述映射因子包括所述混合后数据；
控制器，连接于所述第一随机数产生器、所述第二随机数产生器和所述第三随机数产生器，用于：控制所述第一随机数产生器产生所述伪随机数序列的时序；控制所述第二随机数产生器输出所述初始输出数据的时序；以及控制所述第三随机数产生器输出所述混合后数据的时序。
6.根据权利要求1所述的半导体存储器，其特征在于，所述映射因子生成单元包括：
第一随机数产生器，用于产生伪随机数序列；
第二随机数产生器，所述第二随机数产生器的输入端连接于所述存储阵列，以及所述第二随机数产生器用于用于从所述存储阵列读取随机输出数据，并输出所述随机输出数据；
第三随机数产生器，连接于所述第一随机数产生器的输出端和所述第二随机数产生器的输出端，所述第三随机数产生器的输出端形成所述映射因子生成单元的输出端，以及所述第三随机数产生器用于将所述伪随机数序列和所述随机输出数据随机混合，并输出混合后数据；其中，所述映射因子包括所述混合后数据；
控制器，连接于所述第一随机数产生器、所述第二随机数产生器和所述第三随机数产生器，用于：控制所述第一随机数产生器产生所述伪随机数序列的时序；控制所述第二随机数产生器输出所述随机输出数据的时序；控制所述半导体存储器的字线关闭，以使所述随机数产生器从所述存储阵列读取所述随机输出数据；以及控制所述第三随机数产生器输出所述混合后数据的时序。
7.根据权利要求5或6所述的半导体存储器，其特征在于，所述控制器包括禁用模块，所述禁用模块连接于所述第一随机数产生器和所述第二随机数产生器，用于禁用所述第一随机数产生器或所述第二随机数产生器。
8.根据权利要求5或6所述的半导体存储器，其特征在于，所述控制器包括设置模块，连接于所述第三随机数产生器，用于将所述第三随机数产生器的输出结果设置为明码；其中，所述映射因子包括所述明码。
9.根据权利要求1所述的半导体存储器，其特征在于，所述映射因子包括多位映射因子，所述映射因子生成单元用于将所述多位映射因子中的若干位随机发送给所述行地址处理单元的输出端、所述块地址处理单元的输出端和所述列地址处理单元的输出端中的至少一个。
10.一种半导体存储器，其特征在于，包括：
存储阵列；
输入数据处理单元，用于向所述存储阵列发送输入数据；
输出数据处理单元；用于从所述存储阵列中读取输出数据；
映射因子生成单元，用于产生映射因子，所述映射因子生成单元的输出端连接于所述输入数据处理单元的输出端和所述输出数据处理单元的输入端，以及所述映射因子生成单元的输出端还连接于所述存储阵列；
其中，所述存储阵列写入所述映射因子与所述输入数据进行逻辑处理后的第一结果；所述输出数据包括所述第一结果与所述映射因子进行逆向逻辑处理后的第二结果。
11.根据权利要求10所述的半导体存储器，其特征在于，所述映射因子生成单元包括：
随机数产生器，所述随机数产生器的输出端形成所述映射因子生成单元的输出端，以及所述随机数产生器用于产生伪随机数序列；其中，所述映射因子包括所述伪随机数序列；
控制器，连接于所述随机数产生器，用于控制所述随机数产生器产生所述伪随机数序列的时序。
12.根据权利要求10所述的半导体存储器，其特征在于，所述映射因子生成单元包括：
随机数产生器，所述随机数产生器的输入端连接于所述存储阵列，所述随机数产生器的输出端形成所述映射因子生成单元的输出端，以及所述随机数产生器用于在所述半导体存储器上电后，从所述存储阵列读取初始输出数据，并输出所述初始输出数据；其中，所述映射因子包括所述初始输出数据；
控制器，连接于所述随机数产生器，用于控制所述随机数产生器输出所述初始输出数据的时序。
13.根据权利要求10所述的半导体存储器，其特征在于，所述映射因子生成单元包括：
随机数产生器，所述随机数产生器的输入端连接于所述存储阵列，所述随机数产生器的输出端形成所述映射因子生成单元的输出端，以及所述随机数产生器用于从所述存储阵列读取随机输出数据，并输出所述随机输出数据；其中，所述映射因子包括所述随机输出数据；
控制器，连接于所述随机数产生器和所述存储阵列，用于控制所述随机数产生器输出所述随机输出数据的时序，以及用于控制所述半导体存储器的字线关闭，以使所述随机数产生器从所述存储阵列读取所述随机输出数据。
14.根据权利要求10所述的半导体存储器，其特征在于，所述映射因子生成单元包括：
第一随机数产生器，用于产生伪随机数序列；
第二随机数产生器，所述第二随机数产生器的输入端连接于所述存储阵列，以及所述第二随机数产生器用于在所述半导体存储器上电后，从所述存储阵列读取初始输出数据，并输出所述初始输出数据；
第三随机数产生器，连接于所述第一随机数产生器的输出端和所述第二随机数产生器的输出端，所述第三随机数产生器的输出端形成所述映射因子生成单元的输出端，以及所述第三随机数产生器用于将所述伪随机数序列和所述初始输出数据随机混合，并输出混合后数据；其中，所述映射因子包括所述混合后数据；
控制器，连接于所述第一随机数产生器、所述第二随机数产生器和所述第三随机数产生器，用于：控制所述第一随机数产生器产生所述伪随机数序列的时序；控制所述第二随机数产生器输出所述初始输出数据的时序；以及控制所述第三随机数产生器输出所述混合后数据的时序。
15.根据权利要求10所述的半导体存储器，其特征在于，所述映射因子生成单元包括：
第一随机数产生器，用于产生伪随机数序列；
第二随机数产生器，所述第二随机数产生器的输入端连接于所述存储阵列，以及所述第二随机数产生器用于用于从所述存储阵列读取随机输出数据，并输出所述随机输出数据；
第三随机数产生器，连接于所述第一随机数产生器的输出端和所述第二随机数产生器的输出端，所述第三随机数产生器的输出端形成所述映射因子生成单元的输出端，以及所述第三随机数产生器用于将所述伪随机数序列和所述随机输出数据随机混合，并输出混合后数据；其中，所述映射因子包括所述混合后数据；
控制器，连接于所述第一随机数产生器、所述第二随机数产生器和所述第三随机数产生器，用于：控制所述第一随机数产生器产生所述伪随机数序列的时序；控制所述第二随机数产生器输出所述随机输出数据的时序；控制所述半导体存储器的字线关闭，以使所述随机数产生器从所述存储阵列读取所述随机输出数据；以及控制所述第三随机数产生器输出所述混合后数据的时序。
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