CN111033629B - 在存储器处锁存冗余修复地址的装置和方法 - Google Patents

Abstract

公开了用于在存储器处锁存冗余修复地址的装置和方法。示例性装置包括存储器块和修复逻辑，该存储器块包括主存储器和多个冗余存储器单元。修复逻辑包括多个修复块。多个修复块中的修复块被配置为接收与用于存储器块的缺陷存储器的存储器地址相关联的一组修复地址位，并且在相应一组锁存器处锁存该组修复地址位。修复块被进一步配置为响应于接收到与锁存在修复快处的该组修复地址位相对应的存储器访问请求，将存储器访问请求重新导向到与修复块相关联的冗余存储器单元。

Description

在存储器处锁存冗余修复地址的装置和方法

技术领域

背景技术

半导体存储器要求高数据可靠性、高速的存储器访问、较低功耗和减小芯片尺寸的特征。实现高数据可靠性的一种方式是通过引入熔丝阵列，其包括多个熔丝组和与多个熔丝组相对应的多个冗余解码器，以为存储器阵列中的缺陷单元行/列提供存储器单元的替代行/列。用于阵列的缺陷存储器的地址可以被映射到冗余存储器，从而修复该地址的存储器位置。每个熔丝组可以存储缺陷单元的地址(缺陷地址)。每个冗余地址解码器接收行/列地址信号，并将接收到的行/列地址信号与存储在熔丝中的缺陷地址进行比较。如果接收到的行/列地址信号与任何熔丝中存储的缺陷地址相对应，则停用对接收到的行/列地址的访问，而作为替代可以访问冗余行/列地址。可以通过可以在半导体存储器的制造期间执行的多个测试来获得缺陷地址。

随着用于半导体存储器的存储器密度的增加，需要额外的冗余存储器来维持全功能存储器的产出。额外的冗余存储器需要具有更多数量熔丝的更大熔丝阵列，以存储可能更多的地址。熔丝阵列越大，则熔丝阵列和相关的编程逻辑、高电流和高功率总线以及熔丝寻址电路系统在半导体模片上消耗的面积就越大。因此，希望能够在保持较大存储器密度的半导体存储器的可修复性的同时减小熔丝阵列和相关电路的尺寸。

发明内容

在本公开的一个方面，一种装置包括存储器块和修复逻辑。存储器块包括主存储器和多个冗余存储器单元。修复逻辑包括多个修复块，其中多个修复块中的修复块被配置为接收与用于存储器块的缺陷存储器的存储器地址相关联的一组修复地址位，并且在相应一组锁存器处锁存该组修复地址位。修复块被进一步配置为响应于接收到与锁存在修复块处的该组修复地址位相对应的存储器访问请求，将存储器访问请求重新导向到与修复块相关联的冗余存储器单元。

在本公开的一个方面，一种装置包括存储器块和修复逻辑。存储器块包括主存储器和冗余存储器。修复逻辑包括以流水线顺序地耦合在一起的多个修复块，该修复逻辑被配置为响应于接收到设置令牌信号而激活以锁存修复地址。当激活时，修复逻辑被进一步配置为通过多个修复块中的空修复块顺序地将映射到冗余存储器的冗余存储器单元的修复地址提供给多个修复块中的最后一个空修复块并且在最后一个空修复块处锁存该修复地址。

在本公开的一个方面，一种方法包括在修复块处接收与存储器地址相关联的一组修复地址位，该存储器地址与存储器块的缺陷存储器的修复相关联。该方法还包括响应于控制信号，在修复块处锁存该组修复地址位。响应于接收到与锁存在修复块处的该组修复地址位相对应的存储器访问请求，该方法将存储器访问请求重新导向到与修复块相关联的冗余存储器。

在本公开的一个方面，一种操作包含第一锁存器组和第二锁存器组的加载电路的方法包括：接收第一串修复地址位，并且执行第一串行-并行转换操作以响应于第一串修复地址位而产生第一并行修复地址位。该方法还包括：响应于第一定时脉冲，将第一并行修复地址位加载到加载电路中；以及响应于第二定时脉冲，将第一并行修复地址位从加载电路传输到第一锁存器组。该方法进一步包括：接收第二串修复地址位，并且执行第二串行-并行转换操作以响应于第二串修复地址位而产生第二并行修复地址位。该方法进一步包括：响应于第三定时脉冲，将第二并行修复地址位加载到加载电路中；以及响应于第四定时脉冲，将第一并行修复地址位从第一锁存器组传输到第二锁存器组，并且将第二并行修复地址位从加载电路传输到第一锁存器组。

附图说明

图1是根据本公开的实施方案的存储器修复系统的框图。

图2A是根据本公开的实施方案的用于修复平面的修复逻辑的示意图。图2B是根据本公开的实施方案的控制和定时电路的示意图。

图3是根据本公开的实施方案的用于修复逻辑的修复块的示意图。

图4是根据本公开的实施方案的在修复逻辑以及控制和定时电路的操作期间的各种信号的时序图。

图5是根据本公开的实施方案的用于锁存修复地址的方法的流程图。

图6是根据本公开的实施方案的半导体器件的框图。

具体实施方式

以下阐述某些细节以提供对本发明的实施方案的充分理解。然而，对于本领域技术人员将清楚的是，可以在没有这些特定细节的情况下实践本发明的实施方案。此外，本文中描述的本发明的特定实施方案仅作为示例提供，并且不应用于将本发明的范围限制为这些特定实施方案。在其他情况下，未详细示出公知的电路、控制信号、定时协议和软件操作，以便避免不必要地使本发明复杂难懂。

图1是根据本公开的实施方案的存储器修复系统100的框图。存储器修复系统100包括修复解码逻辑和控制电路120以及修复平面140(0)-(1)。修复平面140(0)包括相应的存储器块145(0)和修复逻辑150。修复平面140(1)包括相应的存储器块145(1)和修复逻辑160。存储器块145(0)-(1)的每个块包括多个行、多个列以及布置在多个行和列的交叉处的多个存储器单元。

存储器块145(0)-(1)的每个块包括主存储器和冗余存储器，该冗余存储器被限于修复相关联的存储器块145(0)-(1)的主存储器。冗余存储器包括可用于修复同一存储器块的主存储器的冗余存储器单元。修复单元可以包括用于沿着行修复缺陷存储器的冗余行单元，并且可以进一步包括用于沿着列修复缺陷存储器的冗余列单元。通过将存储器块中的主存储器位置的存储器地址重新映射到冗余存储器单元，从而修复缺陷主存储器位置来完成修复，如将在下面更详细地描述的。在图1的公开的实施方案中，示出了两个修复平面140(0)-(1)。然而，在其他实施方案中，也可以有多于两个的修复平面。因此，在不脱离本公开的范围的情况下可以改变修复平面的数量。

修复解码逻辑和控制电路120接收定义修复信号的熔丝阵列数据，并向修复平面140(0)的修复逻辑150和/或修复平面140(1)的修复逻辑160提供控制信号和修复地址。在一些实施例中，可以从与修复解码逻辑和控制电路120不同的设备上的熔丝组阵列接收熔丝阵列数据。在其他实施方案中，熔丝组阵列以及修复解码逻辑和控制电路120可以包含在同一设备上。修复地址由修复解码逻辑和控制电路120通过修复地址线130提供，并且控制信号由修复解码逻辑和控制电路120通过信号线135提供。修复地址可以被加载到修复逻辑150的修复块152(0-3)和/或修复逻辑160的修复块162(0-3)中。修复块152(0-3)和修复块162(0-3)中的每一个可以与相应冗余存储器的相应冗余存储器单元相关联。加载到修复块152(0-3)或修复块162(0-3)的修复块中的修复地址会被映射到相应的冗余存储器单元，从而使得访问相应的冗余存储器单元而不是与修复地址关联的主存储器，从而“修复”相关联的主存储器。

图1的修复逻辑150和160分别示出为包括四个修复块152(0-3)和162(0-3)，其对应于用四个冗余存储器单元修复多达四个存储器地址。然而，应当理解，在不脱离本发明的范围的情况下，包含在相应修复平面140(0)-(1)中的修复块和对应的冗余存储器单元的数量可以大于的小于图1所示的数量。

如前所述，对应于冗余存储器的修复块被加载有待由冗余存储器修复的存储器位置的地址。将传入的存储器地址与修复块中加载的地址进行比较，如果传入的地址与加载的地址匹配，则将访问相关联的冗余存储器单元，而不是访问传入地址的原始主存储器位置。

图2A是根据本公开的实施方案的用于修复平面的修复逻辑200的示意图。修复逻辑200包括输入电路210、预加载电路220和加载电路230。修复逻辑200进一步包括修复开关电路240和修复块250(0)-250(N)。修复逻辑200包括用于用两位修复地址进行操作的电路。应当理解，用于两位修复地址的修复逻辑200的示例并非旨在将本公开的范围限制为该特定实施方案，而是旨在提供可应用于具有比该特定实施方案所描述的位数更少或更多的修复地址。因此，本公开的范围不限于图2A的修复逻辑200的特定实施方案。

输入电路210包括FF电路212、214和216。FF电路串联耦合，使得FF电路212的输出被提供给FF电路214的数据输入，并且FF电路214的输出被提供给FF电路216的数据输入。FF电路212在数据输入处被提供修复信息。作为ScanClk信号时钟，修复信息的位被串行移位进入并通过FF电路212、214和216。修复信息可以包括用于修复一或多个缺陷主存储器位置的信息。在图2A的实施方案中，一个修复的信息包括两位修复地址和一位修复标志。然而，在本公开的其他实施方案中，用于一个缺陷主存储器位置的修复信息的总位数可以不同，并且用于修复地址的位数也可以不同。

预加载电路220包括FF电路222、224和226。FF电路222、224和226中的每一个在相应的数据输入处接收FF电路212、214和216中一个的输出。FF电路222、224和226响应于LoadAdd信号而锁存施加到相应数据输入的位。LoadAdd信号变为有效状态，以使FF电路222、224和226在ScanClk信号的三个上升沿之后锁存该位，实际上是并行锁存了依次串行移位进入输入电路210的FF电路212、214和216的三个位。

加载电路230包括FF电路232、234、236。FF电路232、234和236中的每一个在相应的数据输入处接收FF电路222、224和226中一个的输出。FF电路232、234和236响应于LoadRepair信号而锁存施加到相应数据输入的位。LoadRepair信号变为有效状态，以使FF电路232、234和236锁存来自预加载电路220的FF电路222、224和226的相应位。在锁存之后，该三个位由FF电路232、234和236提供给修复块250(N)，并通过修复块(向修复块250(0))移位到可用的修复块。

修复逻辑200包括修复块250(0)-250(N)。每个修复块250与相应的冗余存储器单元相关联。当有效的修复地址被加载到修复块后，该地址被映射到相关联的冗余存储器单元。修复块250包括锁存器组251，该锁存器组包括FF电路252、254和256。锁存器组251在FF电路254和256中存储两位修复地址，并且在FF电路252中存储一位修复标志。修复块250进一步包括地址比较电路260。地址比较电路260将在地址线上接收的地址与由锁存器组251的FF电路254和256存储的修复地址进行比较。当接收到的地址与所存储的修复地址匹配时，地址比较电路260提供和有效匹配信号Match。地址比较电路260包括EOR逻辑电路264和266以及NOR逻辑电路268。NOR逻辑电路268接收OR逻辑电路264和266的输出，并且进一步接收反相器电路262的输出，该反相器电路从FF电路252接收修复标志作为EnBit信号。

修复块250进一步包括复位电路270，该复位电路包括NAND逻辑电路和反相器电路。复位电路270提供复位信号以重置FF电路252的输入从而重置FF电路。当复位信号有效时，FF电路252被复位。当CheckRepair信号处于有效状态(例如，有效的逻辑高电平)并且所接收的地址与FF电路254和256存储相应修复地址之间存在匹配时，复位信号处于有效状态。FIFO控制电路272接收LoadRepair信号并控制锁存器组251的FF电路252、254和256的计时。FIFO控制电路272为相应锁存器组251的FF电路计时，以将修复地址和修复标志通过修复块从修复块250(N)开始向修复块250(0)移位，直到修复地址和修复标志为被下一个可用的修复块锁存。以此方式，修复地址和修复标志被加载到修复块250中，其中第一修复地址和修复标志被加载到修复块250(0)中，第二修复地址和修复标志被加载到修复块250(1)中，第三修复地址和修复标志加载到修复块250(2)中，依此类推。

修复开关电路240包括通过门244和246。修复开关240响应于有效的CheckRepair信号(例如，有效的高逻辑电平)将来自FF电路224和226的修复地址位提供给相应的地址线。修复开关电路240被激活以将当前锁存在预加载电路220中的修复地址与存储在修复块250中的修复地址进行比较。

当在初始确定缺陷存储器位置之后加载被确定为有缺陷的存储器位置的修复地址时，预加载电路220中的修复地址的比较可能是相关的。例如，可以在半导体器件的制造期间最初确定有缺陷的存储器位置。如果在制造半导体器件之后确定存储位置是有缺陷的，例如，当确定了现场缺陷时，可以将新有缺陷的存储位置的地址加载到空的修复块250中以修复该新有缺陷的存储器位置。

在将新有缺陷的存储器位置从预加载电路220加载到加载电路230之前，对新有缺陷的存储器位置的修复地址的比较可以用于确定新有缺陷的存储器位置是否是已经被修复的存储器位置。在这种情况下，当与新有缺陷存储器位置的地址比较时，已经加载有相同地址的修复块250中的一个将指示匹配。匹配可能表明，用于最初修复存储器位置的冗余存储器单元已损坏，因此，如果可用，则应该跳过并由另一个冗余存储器单元修复现在有缺陷的冗余存储器单元。通过将表示匹配的修复块250中的锁存器组251的FF电路重置为零，可以跳过现在有缺陷的冗余存储器。当匹配信号和CheckRepair信号有效时，FF电路252、254、256被复位电路270重置为零。

如前所述，在本公开的一些实施方案中，与图2A的实施方案相比，用于一个缺陷主存储器位置的修复信息的总位数可以不同，并且用于修复地址的位数也可以不同。基于本文的描述，本领域普通技术人员将具有足够的理解，以将所述教导应用于具有不同位数修复信息(和/或不同位数的修复地址)的实施方案。

图2B是根据本公开的实施方案的控制和定时电路280的示意图。控制和定时电路280可以用于为修复逻辑200提供控制和定时信号。控制和定时电路280包括FF电路282，其在数据输入处接收TokenIn信号，在时钟输入处接收TokenClk信号，并将Token信号提供给逻辑电路284。逻辑电路284包括NAND电路和反相器。逻辑电路284响应于有效的UpdateAdd信号而提供TokenIn信号作为LoadAdd信号。LoadAdd信号被提供给延迟电路286，该延迟电路提供相对于LoadAdd信号具有延迟的CheckRepair信号。CheckRepair信号被提供给延迟电路288，该延迟电路提供相对于CheckRepair信号具有延迟的LoadRepair信号。如将在下面更详细描述的，LoadAdd、CheckRepair和LoadRepair信号被提供给修复逻辑200以进行操作。

将参考图2A、图2B和图4描述修复逻辑200以及控制和定时电路280的操作。图4是根据本公开的实施方案的在修复逻辑200以及控制和定时电路280的操作期间的各种信号的时序图。

在时间T0，TokenClk的上升沿为控制和定时电路280的FF电路282计时，以锁存提供给FF电路282的数据输入的TokenIn信号的高逻辑电平。FF电路282响应于TokenIn信号的锁存而提供高逻辑电平的Token信号。当修复命令使修复解码逻辑和控制电路重置修复平面令牌或使修复平面令牌传输到下一个修复平面时，TokenIn信号处于高逻辑电平，并且TokenClk信号是有效的。例如，参考图1，其包括两个修复平面140(0)和140(1)，每个修复平面具有相应的修复逻辑150和160。图1的逻辑和控制电路120可以通过信号线135将TokenClk和TokenIn信号提供给修复逻辑块150或160中的一个，以激活对应的修复逻辑150或160从而将修复地址存储在相应修复块152(0-3)或162(0-3)中。一旦完成，逻辑和控制电路120就可以清除提供给有效修复逻辑150或160的TokenIn信号，并且可以在TokenClk信号上提供脉冲以清除FF电路282的输出，并重置或停用修复逻辑150或160。逻辑和控制电路120可以针对修复逻辑150或160中的另一个重复该过程以加载修复地址。在一个实施例中，仅信号修复逻辑可以响应于TokenIn信号而在给定时间处于有效状态。

在时间T0-T2，ScanClk信号的上升沿为输入电路210的FF电路212、214和216计时，以锁存并移位进入三位修复信息(第一串修复地址位)。该修复信息可以从熔丝阵列读取并被串行提供给输入电路210。在时间T0由FF电路212锁存的修复信息的位是修复地址A1的第二位。在时间T1由FF电路212锁存的修复信息的位是修复地址A0的第一位。同样在时间T1，修复地址A1的第二位被FF电路212锁存。在时间T2由FF电路212锁存的修复信息的位是用于修复地址的修复标志。同样在时间T2，修复地址的第二位A1被FF电路214锁存，并且修复地址位的第一位A0被FF电路212锁存。因此，在时间T2之后，三位的修复信息被锁存在输入电路210中。因此，串行-并行转换操作被执行为在时间T0和T3之间产生第一并行修复地址位。

在时间T3，UpdateAdd信号变为有效，并由逻辑电路284作为有效的LoadAdd信号提供，这导致预加载电路220的FF电路222、224和226锁存来自输入电路210的三位修复信息。FF电路222锁存修复标志，FF电路224锁存修复地址A0的第一位，并且FF电路226锁存修复地址A1的第二位。因此，在时间T2之后，修复地址的修复标志和修复地址位A0和A1被加载到预加载电路220中。

在时间T3有效的LoadAdd信号在时间T4处产生有效的CheckRepair信号，该信号由延迟电路286提供。有效的CheckRepair信号激活修复开关电路240，以将锁存在预加载电路220中的修复地址位A0和A1与存储在修复块250中的修复地址进行比较。假设没有修复块250指示匹配，则匹配信号全部保持无效(例如，低逻辑电平)，从而导致复位电路270向修复块250的锁存器组251的FF电路的复位输入提供低逻辑电平信号。结果是，锁存器组251的所有FF电路都不重置为零。然而，如果修复块250之一指示匹配，则相应的匹配信号变为有效，并且使得已经指示匹配的修复块250的复位电路270将锁存器组的FF电路重置为零。结果是，有效地禁止使用与将FF电路重置为零的修复块250相关联的冗余存储器单元。

不管预加载电路220中的修复地址是否与修复块250的锁存器组所存储的修复地址相匹配，都在时间T5通过激活LoadRepair信号激活来将修复标志和修复地址位A0和A1加载到加载电路230中。该LoadRepair信号相对于由延迟电路288提供的CheckRepair信号具有延迟。有效的LoadRepair信号还使修复块250(N)-(0)的FIFO控制电路272为相应的锁存器组251的FF电路计时。锁存器组251的计时使修复标志和修复地址位A0和A1通过修复块250向250(0)前进，直到修复标志和修复地址位A0和A1被加载到下一个可用的修复块250的锁存器组251中为止。在将修复标志和修复地址位A0和A1加载到的修复块之后，FIFO控制电路272将不再为锁存器组251的FF电路252、254和256计时，以保留锁存的修复标志和修复地址位A0和A1。

在时间T5左右，再次激活TokenClk信号，这表示修复平面令牌已传输到下一个修复平面。激活的TokenClk信号使FF电路282锁存TokenIn信号的低逻辑电平。结果是，由FF电路282提供的令牌信号变为低逻辑电平。令牌信号的低逻辑电平使逻辑电路284提供恒定的低逻辑电平LoadAdd信号，从而停止任何进一步地将新的修复标志和修复地址加载到预加载电路220中。在修复平面令牌被传输到另一个修复平面之后，任何未使用的修复块250保持未使用。如图4所示，当该存储器块再次获得修复平面令牌时，根据不同的修复信息(第二串修复地址位)执行上述相同的操作。

如前所述，在时间T3，响应于LoadAdd信号变为有效，修复标志和修复地址位A0和A1从FF电路212、214和216加载到预加载电路220中。在时间T3，LoadAdd信号的激活与ScanClk信号的下降沿大致同时发生。在一个实施例中，其中在时间T5通过激活TokenClk，修复平面令牌没有传输到另一个修复平面，因为ScanClk信号在时间T3之后继续计时，下一个修复标志和修复地址的位被锁存并移位进入输入电路210的FF电路212、214和216。然后，响应于下一个有效的LoadAdd信号，将下一个修复标志和修复地址加载到预加载电路220的FF电路222、224和226中。然后，通过加载电路230将修复标志和修复地址加载到修复块250(0)-(N)中的下一个可用修复块中。更一般地，新修复标志和修复地址的位的锁存和移位到输入电路210中，然后通过预加载电路220和加载电路230被加载到修复块250(0)-(N)中，直到修复平面令牌例如响应于修复命令而被传输到另一个修复平面为止。

图3是根据本公开的实施方案的在修复逻辑300中实现的两个修复块350(0)-(1)的示意图。修复块350(0)-(1)可以在图2A的修复块250(0)-(N)的两个顺序修复块中实现。

修复块350(0)-(1)中的每一个可以包括相应的控制电路310(0)-(1)、相应的使能位锁存器电路320(0)-(1)、相应的地址锁存器电路330(0)-(1)，以及相应的地址锁存器电路332(0)-(1)。相应的控制电路310(0)-(1)可以各自包括锁存器控制器电路312(0)-(1)和314(0)-(1)以及锁存器电路316(0)-(1)。锁存器控制器电路312(0)-(1)和314(0)-(1)可以用作单独的XNOR逻辑门。相应的控制电路310(0)-(1)使用请求信号REQ和确认信号ACK彼此进行通信。锁存器电路316(0)-(1)由使能EN和EN补码ENf信号控制。最初，锁存器电路316(0)-(1)可以允许经由相应的REQ信号的新数据传递到下一个控制电路，直到数据到达最后未使用的修复块350(0)-(1)。锁存器电路316(0)-(1)可以被配置为接收相应的复位信号Rf。Rf信号可以是有效的低信号。

EN和ENf信号可以被传递到相应的使能位锁存器电路320(0)-(1)、相应的地址锁存器电路330(0)-(1)和相应的地址锁存器电路332(0)-(1)作为锁存器LAT和LAT补码LATf信号。

相应的使能位锁存器电路320(0)-(1)可以类似于锁存器电路316(0)-(1)进行操作，由LAT和LATf信号控制。使能位锁存器电路320(0)-(1)也可以经由各自的使能位复位信号ERf被重置。ERf信号可以由诸如图2A的复位电路270之类的复位电路提供。相应的地址锁存器电路330(0)-(1)和相应的地址锁存器电路332(0)-(1)也可以类似于锁存器电路316(0)-(1)进行操作，由LAT和LATf信号控制，但是没有接收相应的复位信号的能力。在一些实施例中，可以分别在图2A的FF电路252、254和256的电路中实现相应的使能位锁存器电路320(0)-(1)、相应的地址锁存器电路330(0)-(1)以及相应的地址锁存器电路332(0)-(1)。

在操作中，顺序修复块350(0)-(1)可以像流水线一样操作，将EnRepair信号和地址位AddBit0和AddBit1传递到最后一个未使用的块。最初，当流水线为空时，锁存器电路316(0)-(1)、使能位锁存器电路320(0)-(1)、地址锁存器电路330(0)-(1)和地址锁存器电路332(0)-(1)被启用以将数据传递到相应的后续锁存器电路。此外，可以将DONE、REQ和ACK信号都设置为低。当第一组EnRepair、AddBit0和AddBit1数据项流过流水线的连续修复块350(0)-(1)时，控制电路310(0)-(1)的REQ、ACK和DONE信号中每一个的值可能会变高。随后，当第二组EnRepair、AddBit0和AddBit1数据项流过流水线的连续修复块350(0)-(1)时，控制电路310(0)-(1)的REQ、ACK和DONE信号中每一个的值可能会变低。REQ、ACK和DONE信号的这些转换中的每一个(无论高还是低)都表示不同的事件：新的EnRepair、AddBit0和AddBit1数据项的到达。

响应于在当前修复块处接收到一组EnRepair、AddBit0和AddBit1数据项以及REQ信号，可以并行地执行三个动作。首先，该组EnRepair、AddBit0和AddBit1数据项可以与DONE信号的值一起传递到下一个修复块(例如，在下一个修复块作为REQ信号接收)。第二，到前一个修复块的DONE信号的值(例如，在前一个修复块处作为ACK信号接收)。在前一个修复块处接收到ACK信号可以使前一个修复块能够处理下一组EnRepair、AddBit0和AddBit1数据项。第三，可以禁用当前修复块，以保护接收到的该组EnRepair、AddBit0和AddBit1数据项不被新的一组EnRepair、AddBit0和AddBit1数据项覆盖。

在当前修复块处，响应于从后续修复块接收到ACK信号，可以再次启用相应的锁存器电路316(0)-(1)、相应的使能位锁存器电路320(0)-(1)、相应的地址锁存器电路330(0)-(1)，以及相应的地址锁存器电路332(0)-(1)，以将该组EnRepair、AddBit0和AddBit1数据项传递到下一个修复块。虽然信号转换信令可用于用信号发送该组EnRepair、AddBit0和AddBit1数据项的流(例如，每个数据组对每个REQ、ACK和DONE信号进行一次转换)，但锁存器电路(例如，锁存器电路316(0)-(1)、使能位锁存器电路320(0)-(1)、地址锁存器电路330(0)-(1)和地址锁存器电路332(0)-(1))可能需要为每个数据项进行两次转换：一次用于捕获数据项(例如，通过禁用锁存器电路)，并且一次用于释放(例如，通过启用锁存器电路)。锁存器电路320(0)-(1)、330(0)-(1)、332(0)-(1)的相应Q信号可以是相应的锁存数据项。当数据组通过电流修复块锁存器电路时(例如，DONE信号改变值)，可以发生第一转换。当同一数据组通过随后的修复块锁存器电路时(例如，ACK信号改变值)，可以发生第二转换。为了控制这种操作，锁存器控制器电路312(0)-(1)和314(0)-(1)可以用作相等性比较器。即，当两个连续的修复块具有相同的一组数据项时，两个修复块中的较早者实际上是“空”的，并且其锁存器电路能够被启用以通过一组数据项。当两个连续的修复块具有一组不同的数据项时，前一级实际上是“满”的，并且其锁存器电路被禁用以防止通过一组数据项。

因此，在接收到时，修复块350(1)分别经由锁存器电路320(1)、330(1)和332(1)将第一组EnRepair、AddBit0和AddBit1数据项传递到修复块350(0)，并且修复块350(0)在接收到后向修复块350(0)发送ACK信号。响应于接收到ACK信号，修复块350(1)的锁存器电路320(1)、330(1)和332(1)可以被启用以接收并通过第二组EnRepair、AddBit0和AddBit1数据项。因为修复块350(0)是修复块序列中的最后一个修复块，所以它将不会在其ACK信号上接收到转换，这可以防止其使第二组EnRepair、AddBit0和AddBit1数据项通过到其锁存器电路320(0)、330(0)和332(0)的输出。因此，修复块350(0)的锁存器电路320(0)、330(0)和332(0)可以保持与第一组EnRepair、AddBit0和AddBit1数据项相关联的值。因为修复块350(1)将不从修复块350(0)接收到与第二组EnRepair、AddBit0和AddBit1数据项的接收相对应的第二ACK信号转换，所以修复块350(1)的锁存器电路320(1)、330(1)和332(1)可以防止通过后续的任何一组EnRepair、AddBit0和AddBit1数据项。对于修复块350(0)-(1)中的给定修复块，诸如图2A的地址比较电路260的地址比较电路可以使用在锁存器电路320(0)、330(0)和332(0)处提供的Q信号执行修复地址比较。

图3的修复块300示出了修复块350(0)-(1)中的两个。但是应当理解，可以将多于两个的修复块添加到序列中。进一步地，修复块350(0)-(1)中的每一个示出了两个地址位锁存器电路330(0)-(1)和332(0)-(1)。但是应当理解，每个修复块350(0)-(1)中的每个可以包括多于两个的地址锁存器电路。

图5是根据本文描述的实施例的锁存修复地址的方法500的流程图。示例方法500可以使用例如图1的修复逻辑152(0)-(3)、图2的修复逻辑200或图3的修复逻辑300中的任一个来实施。框510-530中描述的操作也可以作为计算机可执行指令存储在计算机可读介质中。

方法500可以包括在510处在修复逻辑的修复块处接收与存储器地址相关联的一组修复地址位，该存储器地址与修复相关联。该组修复地址位可以由熔丝阵列提供。修复逻辑可以包括图1的修复逻辑152(0)-(3)、图2A的修复逻辑200或图3的修复逻辑300中的任一个。修复块可以包括修复块250(0)-(N)或修复块350(0)-(1)中的任一个。方法500可以进一步包括将所述一组修复地址位通过修复逻辑的前一个修复块传播到修复块。修复块可以例如如在图2A和3中所示按照流水线耦合。

方法500可以进一步包括在520处响应于控制信号而在修复块处锁存该组修复地址位。信号可以被锁存在地址锁存器处，诸如FF 254或256，或地址锁存器330(0)-(1)或332(0)-(1)。方法500可以进一步包括：响应于锁存该组修复地址位，防止该组地址位被覆盖。方法500可以进一步包括：响应于接收到与该组修复地址位相同的第二组修复地址位，使在修复块处锁存的该组修复地址位无效。可以通过使能位锁存器(例如，诸如图2A的FF 252或图3的使能位锁存器320(0)-(1)中的一个)、修复开关电路(例如，诸如图2A的开关电路240)、地址比较电路(例如，诸如图2A的地址比较电路260)和复位电路(例如，诸如图2A的复位电路270)来实现无效。

方法500可以进一步包括：响应于接收到与锁存在修复块处的该组修复地址位相对应的存储器访问请求，将存储器访问请求重新导向到与修复块相关联的修复地址。修复块可以包括在诸如图1的存储器块145的存储器块中。

图6是根据本公开的实施方案的半导体器件的框图。半导体器件610可以包括根据本公开的实施方案的存储器修复系统。例如，在本公开的实施方案中，半导体器件610包括图1的存储器修复系统100。

半导体器件610例如可以是集成到单个半导体芯片中的存储器设备。半导体器件610可以安装在作为存储器模块基板、母板等的外部基板602上。半导体器件610可以包括各种电路，包括存储器电路，如将在下面更详细地描述的。如图6所示，半导体器件610包括存储器单元阵列611。存储器单元阵列611包括多个存储体，每个存储体包括多条字线WL、多条位线BL以及布置在多条字线WL和多条位线BL的交叉处的多个存储器单元MC。对字线WL的选择由行解码器612执行，并且对位线BL的选择由列解码器612执行。读出放大器618耦合到对应的位线BL，并且连接到本地I/O线对LIOT/B。本地IO线对LIOT/B通过用作开关的传输门TG619连接到主IO线对MIOT/B。根据本公开的实施方案，存储器单元阵列611包括修复平面。可以使用修复平面来修复存储器单元阵列611的缺陷存储器。

转向对包括在半导体器件610中的多个外部端子的说明，该多个外部端子包括地址端子621、命令端子622、时钟端子623、数据端子624、电源端子625和626以及校准端子ZQ627。输入信号块641可以包括地址端子621、命令端子622和时钟端子623。数据接口块642包括数据端子624。数据端子624可以耦合到用于存储器的读取操作的输出缓冲器。另选地，数据端子624可以耦合到用于对存储器的读/写访问的输入缓冲器，这将在后面描述。图6显示了动态随机存取存储器(DRAM)的示例；然而，任何具有用于信号输入/输出的外部端子的设备都可以被包括作为本公开的实施方案的外部端子。

地址端子621被提供有地址信号ADD和存储体地址信号BADD。提供给地址端子621的地址信号ADD和存储体地址信号BADD经由地址输入电路631传输到地址解码器632。地址解码器632接收地址信号ADD，并且将解码的行地址信号XADD提供给行解码器612，以及将解码的列地址信号YADD提供给列解码器613。地址解码器632还接收存储体地址信号BADD，并将存储体地址信号BADD提供给行解码器612和列解码器613。

命令端子622提供有命令信号COM。命令信号COM可以包括一或多个单独的信号。输入到命令端子621的命令信号COM经由命令输入电路633输入到命令解码器634。命令解码器634对命令信号COM进行解码以生成各种内部命令信号。例如，内部命令可以包括用于选择字线的行命令信号和用于选择位线的列命令信号(诸如读取命令或写入命令)以及提供给ZQ校准电路638的校准信号ZQ_COM。

因此，当发出读取命令并且随该读取命令及时提供行地址和列地址时，从由这些行地址和列地址指定的存储器单元阵列611中的存储器单元MC读取读取数据。读取数据DQ经由读/写放大器615和输入/输出电路617从数据端子624外部输出。类似地，当发出写入命令并且随该写入命令及时提供行地址和列地址以及随后将写入数据DQ提供给数据端子624时，写入数据DQ通过输入/输出电路617和读/写放大器615提供给存储器单元阵列611并写入到由行地址和列地址指定的存储器单元MC中。根据一个实施方案，输入/输出电路617可以包括输入缓冲器。

时钟端子623分别被提供有外部时钟信号CK和/CK。这些外部时钟信号CK和/CK彼此互补，并且被提供给时钟输入电路635。时钟输入电路635接收外部时钟信号CK和/CK，并且生成内部时钟信号ICLK。内部时钟信号ICLK被提供给内部时钟发生器636，并且由此基于从命令输入电路633接收的内部时钟信号ICLK和时钟使能信号CKE生成相位控制内部时钟信号LCLK。尽管并不限于此，DLL电路可以用作内部时钟发生器636。相位控制内部时钟信号LCLK被提供给输入/输出电路617，并且用作用于确定读取数据DQ的输出时序的时序信号。内部时钟信号ICLK也被提供给定时发生器637，因此可以生成各种内部时钟信号。

半导体器件610进一步包括熔丝阵列643，其包括多个熔丝元件)，该熔丝阵列可以用如前所述的修复信息进行编程。根据本公开的实施方案，命令解码器634可以包括修复解码逻辑和控制电路，以从熔丝阵列643读取修复信息并且将修复地址加载到修复块中以修复存储器单元阵列611的缺陷存储器位置。

电源端子625提供有电源电压VDD和VSS。这些电源电压VDD和VSS被提供给内部电源电路639。内部电源电路639基于电源电压VDD和VSS生成各种内部电压VPP、VOD、VARY、VPERI等以及参考电压ZQVREF。内部电压VPP主要在行解码器612中使用，内部电压VOD和VARY主要在包括在存储器单元阵列611中的读出放大器18中使用，并且内部电压VPERI在许多其他电路块中使用。参考电压ZQVREF在ZQ校准电路638中使用。

电源端子626提供有电源电压VDDQ和VSSQ。这些电源电压VDDQ和VSSQ被提供给输入/输出电路617。电源电压VDDQ和VSSQ可以是分别与提供给电源端子625的电源电压VDD和VSS相同的电压。然而，对于输入/输出电路617可以使用专用电源电压VDDQ和VSSQ，从而使得由输入/输出电路617产生的电源噪声不会传播到其他电路块。

校准端子ZQ连接到校准电路638。当被校准信号ZQ_COM激活时，校准电路638参考外部电阻器RZQ的阻抗和参考电压ZQVREF执行校准操作。外部电阻器RZQ连接到半导体器件10的校准端子ZQ 27。外部电阻器RZQ是ZQ校准电路638的参考阻抗。在本实施方案中，外部电阻器RZQ耦合到接地。通过校准操作获得的阻抗代码ZQCODE被提供给输入输出电路617，并由此指定了包括在输入/输出电路617中的输出缓冲器(未示出)的阻抗。

根据前述内容，应当理解，尽管本文中出于例示说明的目的描述了本发明的特定实施方案，但是可以在不脱离本发明的精神和范围的情况下进行各种修改。因此，本发明不受除了所附权利要求书之外的其他限制。

Claims (30)

1.一种用于在存储器处锁存冗余修复地址的装置，其包含：

存储器块，其包括主存储器和多个冗余存储器单元；以及

修复逻辑，其包括按照流水线顺序地布置的多个修复块，其中所述多个修复块中的修复块被配置为接收与用于所述存储器块的缺陷存储器的存储器地址相关联的一组修复地址位，并且在相应一组锁存器处锁存所述一组修复地址位，其中所述多个修复块中的所述修复块被进一步配置为响应于接收到与锁存在所述多个修复块中的所述修复块处的所述一组修复地址位相对应的存储器访问请求，将所述存储器访问请求重新导向到与所述多个修复块中的所述修复块相关联的冗余存储器单元；

其中第一修复块和第二修复块是所述流水线中连续的修复块，且所述第一修复块和所述第二修复块经配置以：

至少部分地响应于从所述第二修复块接收的使能信号而允许或者不允许所述一组修复地址位从所述第一修复块流到所述第二修复块。

2.根据权利要求1所述的装置，其中所述多个修复块中的所述修复块包含锁存器控制电路，所述锁存器控制电路被配置为控制所述一组修复地址位通过所述相应一组锁存器的传播。

3.根据权利要求1所述的装置，其中所述多个修复块中的所述修复块包含使能锁存器电路，所述使能锁存器电路被配置为提供关于存储在所述相应一组锁存器处的所述一组修复地址位是否有效的指示。

4.根据权利要求1所述的装置，其中所述修复逻辑进一步包含输入电路，所述输入电路被配置为串行地接收所述一组修复地址位中的每个位，并且将所述一组修复地址位中的每个位响应于对时钟信号移位至相应输入电路锁存。

5.根据权利要求1所述的装置，其中所述多个修复块中的所述修复块进一步包括地址比较电路，其被配置为指示锁存的所述一组修复地址位是否与对应于所述存储器访问请求的一组地址位相匹配。

6.根据权利要求5所述的装置，其中所述多个修复块中的所述修复块进一步包含使能位锁存器，其被配置为指示锁存的所述一组修复地址位是否有效。

7.根据权利要求1所述的装置，其进一步包含被配置为提供所述一组修复地址位的熔丝阵列。

8.根据权利要求1所述的装置，其中：

当所述第一修复块中锁存的地址位和所述第二修复块中锁存的地址位相同时，在所述一组修复地址位流到所述第一修复块之前，所述使能信号允许所述一组修复地址位从所述第一修复块流到所述第二修复块；以及

当所述第一修复块中锁存的地址位和所述第二修复块中锁存的地址位不同时，在所述一组修复地址位流到所述第一修复块之前，所述使能信号不允许所述一组修复地址位从所述第一修复块流到所述第二修复块。

9.一种用于在存储器处锁存冗余修复地址的装置，其包含：

存储器块，其包括主存储器和多个冗余存储器单元；以及

修复逻辑，其包括多个修复块，其中多个修复块中的修复块经配置以接收与用于所述存储器块的缺陷存储器的存储器地址相关联的一组修复地址位，并且在相应一组锁存器处锁存所述一组修复地址位，其中所述多个修复块中的所述修复块被进一步配置为响应于接收到与锁存在所述多个修复块中的所述修复块处的所述一组修复地址位相对应的存储器访问请求，将所述存储器访问请求重新导向到与所述多个修复块中的所述修复块相关联的冗余存储器单元；

其中所述修复逻辑进一步包含：

输入电路，所述输入电路被配置为串行地接收所述一组修复地址位中的每个位，并且将所述一组修复地址位中的每个位响应于时钟信号而移位至相应输入电路锁存；

预加载电路，其被配置为响应于加载地址信号，对所述一组修复地址位进行分级，以确定所述一组修复地址位是否先前已被锁存在所述多个修复块中的一者处；以及

检查修复电路，其被配置为响应于检查修复信号而将所述一组修复地址位耦合到外部地址输入线。

10.根据权利要求9所述的装置，其中所述修复逻辑进一步包含加载电路，其被配置为响应于加载修复信号而向所述多个修复块中的第一修复块提供经分级的所述一组修复地址位。

11.根据权利要求9所述的装置，其中所述多个修复块中的所述修复块包含使能锁存器电路，所述使能锁存器电路被配置为提供关于存储在所述相应一组锁存器处的所述一组修复地址位是否有效的指示。

12.根据权利要求9所述的装置，其中所述多个修复块中的所述修复块进一步包括地址比较电路，其被配置为指示经锁存的所述一组修复地址位是否与对应于所述存储器访问请求的一组地址位相匹配。

13.根据权利要求12所述的装置，其中所述多个修复块中的所述修复块进一步包含使能位锁存器，其被配置为指示经锁存的所述一组修复地址位是否有效。

14.根据权利要求9所述的装置，其进一步包含被配置为提供所述一组修复地址位的熔丝阵列。

15.一种用于在存储器处锁存冗余修复地址的装置，其包含：

存储器块，其包括主存储器和冗余存储器；以及

修复逻辑，其包括以流水线顺序地耦合在一起的多个修复块，所述修复逻辑被配置为响应于接收到设置令牌信号而激活以锁存修复地址，其中当激活时，所述修复逻辑被进一步配置为顺序地提供映射到所述冗余存储器的冗余存储器单元的修复地址；

其中第一修复块和第二修复块是所述流水线中连续的修复块，且所述第一修复块和所述第二修复块经配置以：

至少部分地响应于从所述第二修复块接收的使能信号而允许或者不允许所述修复地址从所述第一修复块流到所述第二修复块。

16.根据权利要求15所述的装置，其中所述多个修复块中的最后一个空修复块包含多个地址锁存器电路，每一个被配置为锁存所述修复地址的相应位。

17.根据权利要求15所述的装置，其进一步包含修复解码逻辑和控制电路，其被配置为将所述设置令牌信号提供给所述修复逻辑。

18.根据权利要求17所述的装置，其中所述修复解码逻辑和控制电路被进一步配置为将所述设置令牌信号清除到所述修复逻辑，其中所述修复逻辑被进一步配置为响应于所清除的令牌信号而停用。

19.根据权利要求18所述的装置，其进一步包含第二修复逻辑，其中所述修复解码逻辑和控制电路被进一步配置为向所述第二修复逻辑提供第二设置令牌信号，其中所述第二修复逻辑被配置为响应于接收到所述第二设置令牌信号而激活以锁存第二修复地址。

20.根据权利要求15所述的装置，其中：

当所述第一修复块中锁存的地址和所述第二修复块中锁存的地址相同时，在所述修复地址流到所述第一修复块之前，所述使能信号允许所述修复地址从所述第一修复块流到所述第二修复块；以及

当所述第一修复块中锁存的地址和所述第二修复块中锁存的地址不同时，在所述修复地址流到所述第一修复块之前，所述使能信号不允许所述修复地址从所述第一修复块流到所述第二修复块。

21.一种用于操作存储器的方法，所述方法包含：

在多个修复块中的修复块处接收与存储器地址相关联的一组修复地址位，所述存储器地址与存储器块的缺陷存储器的修复相关联；

响应于控制信号而在所述多个修复块中的所述修复块处锁存所述一组修复地址位；

响应于接收到与锁存在所述多个修复块中的所述修复块处的所述一组修复地址位相对应的存储器访问请求，将所述存储器访问请求重新导向到与所述多个修复块中的所述修复块相关联的冗余存储器；以及

在所述多个修复块中的所述修复块处，至少部分地响应于从下一个连续修复块接收的使能信号而允许或者不允许所述一组修复地址位流到下一个修复块。

22.根据权利要求21所述的方法，其进一步包含将所述一组修复地址位通过前一个修复块传播到所述多个修复块中的所述修复块。

23.根据权利要求21所述的方法，其进一步包含响应于锁存所述一组修复地址位，防止所述一组修复地址位被覆盖。

24.根据权利要求21所述的方法，其进一步包含响应于接收到与所述一组修复地址位相同的第二组修复地址位，使在所述多个修复块中的所述修复块处锁存的所述一组修复地址位无效。

25.根据权利要求21所述的方法，其进一步包含从熔丝阵列接收所述一组修复地址位。

26.一种操作加载电路、第一锁存器组和第二锁存器组的方法，其包含：

接收第一串修复地址位；

执行第一串行-并行转换操作以响应于所述第一串修复地址位而产生第一并行修复地址位；

响应于第一定时脉冲，将所述第一并行修复地址位加载到所述加载电路中；

响应于第二定时脉冲，将所述第一并行修复地址位从所述加载电路传输到所述第一锁存器组；

接收第二串修复地址位；

执行第二串行-并行转换操作以响应于所述第二串修复地址位而产生第二并行修复地址位；

响应于第三定时脉冲，将所述第二并行修复地址位加载到所述加载电路中；以及

响应于第四定时脉冲，将所述第一并行修复地址位从所述第一锁存器组传输到所述第二锁存器组，并且将所述第二并行修复地址位从所述加载电路传输到所述第一锁存器组。

27.根据权利要求26所述的方法，其进一步包含：

在将所述第二并行修复地址位加载到所述加载电路之前，将所述第二并行修复地址位与存储在所述第一锁存器组中的所述第一并行修复地址位进行比较；

其中，当比较的结果是检测到所述第二并行修复地址位与所述第一并行修复地址位不匹配时，将所述第一并行修复地址位从所述第一锁存器组传输到所述第二锁存器组。

28.根据权利要求27所述的方法，其进一步包括当比较的结果是检测到所述第二并行修复地址位与所述第一并行修复地址位匹配时，在接收到所述第四定时脉冲之前，删除存储在所述第一锁存器组中的所述第一并行修复地址位。

29.根据权利要求26所述的方法，其进一步包括接收时钟信号，其中所述第一、第二、第三和第四定时脉冲中的每个基于所述时钟信号产生。

30.根据权利要求29所述的方法，其中响应于所述时钟信号的包含多个时钟信号周期的第一部分而执行所述第一串行-并行操作，响应于所述时钟信号的包含多个时钟信号周期的第二部分而执行所述第二串行-并行操作，并且所述第一部分不与所述第二部分重叠。