CN102290104A - 非易失性存储器件 - Google Patents

Abstract

本发明公开一种非易失性存储器件，包括：存储单元阵列，所述存储单元阵列包括主存储单元和冗余存储单元；内容可寻址存储单元，所述内容可寻址存储单元被配置为储存与主单元之中的缺陷存储单元相对应的缺陷列地址；以及修复控制器，所述修复控制器被配置为当产生缺陷列地址时将缺陷列地址与输入地址进行比较以产生匹配控制信号并产生冗余检查使能信号，并且被配置为响应于匹配控制信号和冗余检查使能信号来产生修复控制信号。

Description

非易失性存储器件

相关申请的交叉引用

本申请要求2010年4月13日向韩国知识产权局提交的韩国专利申请No.10-2010-0033718的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种非易失性存储器件。

背景技术

作为半导体存储器的一类，非易失性存储器利用了对数据进行擦除和编程的操作功能。特别是，电可擦除可编程非易失性存储器，例如EEPROM、快闪存储器等，分别利用福勒一诺德海姆(Fowler-Nordheim，F-N)隧道效应和热电子注入而实现了擦除操作和编程操作。

非易失性存储器件通常被设计为在与列线耦接的存储单元中存在缺陷时进行修复处理。为了对存储单元中的缺陷进行修复，要寻找分配给缺陷存储单元的列地址(下文称作缺陷列地址)，并将其储存到内容可寻址存储器(content addressable memory，CAM)单元中。

这些CAM单元通常是由存储单元的一部分或附加的储存区段构成的。在非易失性存储器件的初始化操作时，从CAM单元加载并锁存缺陷列地址的信息，然后将其与针对随后的编程操作或读取操作而输入的地址进行比较。如果确定存在缺陷列地址的输入，则选择冗余列来替换与缺陷列地址相对应的列。

针对此功能，非易失性存储器件被设计为包括用于保持缺陷列地址的锁存电路和将输入地址与锁存电路所保持的缺陷列地址进行比较来提供修复控制信号的比较电路。

发明内容

因此，本发明的示例性实施例涉及一种通过降低用以锁存和比较针对冗余操作所分配的缺陷列地址的电路元件的数量而在面积上有所改善的非易失性存储器件。

在一个示例性的实施例中，一种非易失性存储器件可以包括：存储单元阵列，所述存储单元阵列包括主存储单元和冗余存储单元；内容可寻址存储单元，所述内容可寻址存储单元被配置为储存与主单元之中的缺陷存储单元相对应的缺陷列地址；以及修复控制器，所述修复控制器被配置为当发生失效列地址时将缺陷列地址与输入地址进行比较，以产生匹配控制信号并产生冗余检查使能信号，并且被配置为响应于匹配控制信号和冗余检查使能信号来产生修复控制信号。

修复控制器可以包括：多个地址锁存器，所述多个地址锁存器被配置为储存缺陷列地址；多个比较器，所述多个比较器被配置为将缺陷列地址与输入地址进行比较以产生匹配控制信号和冗余检查使能信号；以及修复信号发生器，所述修复信号发生器被配置为响应于匹配控制信号和冗余检查使能信号来产生修复控制信号。每个地址锁存器可以包括多个锁存单元，所述多个锁存单元被配置为以比特来储存缺陷列地址；并且每个比较器可以包括多个比较器单元，所述多个比较器单元被配置为通过将输入地址与分别从锁存单元提供的缺陷列地址进行比较来输出匹配控制信号。

如果锁存单元的缺陷列地址具有与输入地址相同的逻辑电平，则每个比较器单元可以输出具有第一逻辑电平的匹配控制信号。

每个比较器单元可以包括第一开关和第二开关，所述第一开关和第二开关被配置为根据锁存单元的缺陷列地址而选择性地输出输入地址以及输入地址的反相信号作为匹配控制信号。

如果匹配控制信号和冗余检查使能信号为第一逻辑电平，则修复信号发生器可以输出指示输入地址为缺陷列地址的修复控制信号。

修复信号发生器可以包括：一个或更多个逻辑组合门，所述一个或更多个逻辑组合门被配置为对匹配控制信号和冗余检查使能信号执行与非操作；以及逻辑组合电路，所述逻辑组合电路被配置为将逻辑组合门的输出信号进行逻辑组合以产生修复控制信号。

逻辑组合电路可以包括：或非门，所述或非门被配置为对逻辑组合门的输出信号执行或非操作；以及反相器，所述反相器被配置为根据或非门的输出信号输出修复控制信号。

主单元或冗余单元可以响应于修复控制信号而被选择。

在另一个示例性的实施例中，一种非易失性存储器件可以包括：存储单元阵列，所述存储单元阵列包括主单元和冗余单元；熔丝电路模块，所述熔丝电路模块被配置为储存分配给主单元的缺陷单元的缺陷列地址；多个比较器，所述多个比较器被配置为将缺陷列地址与通过操作命令而输入的输入地址进行比较，并被配置为输出与比较结果相对应的匹配控制信号，并输出指示发生了失效列地址的冗余检查使能信号；以及修复信号发生器，所述修复信号发生器被配置为响应于匹配控制信号和冗余检查使能信号来输出修复控制信号。

如果缺陷列地址具有与输入地址相同的逻辑电平，则比较器可以输出具有第一逻辑电平的匹配控制信号。

比较器单元可以包括第一开关和第二开关，所述第一开关和第二开关被配置为根据锁存单元的缺陷列地址而选择性地输出输入地址以及输入地址的反相信号作为匹配控制信号。

如果匹配控制信号和冗余检查使能信号为第一逻辑电平，则修复信号发生器可以输出指示输入地址为缺陷列地址的修复控制信号。

修复信号发生器可以包括：一个或更多个逻辑组合门，所述一个或更多个逻辑组合门被配置为对匹配控制信号和冗余检查使能信号执行与非操作；以及逻辑组合电路，所述逻辑组合电路被配置为将逻辑组合门的输出信号进行逻辑组合以产生修复控制信号。

逻辑组合电路可以包括：或非门，所述或非门被配置为对逻辑组合门的输出信号执行或非操作；以及反相器，所述反相器被配置为根据或非门的输出信号输出修复控制信号。

根据本发明，通过减少形成在用于暂时保持缺陷列地址的锁存电路中的电路元件的数量，以及形成在通过将缺陷列地址与输入地址进行比较而提供修复控制信号的比较电路中的电路元件的数量，可以改善非易失性存储器件的面积和性能。

通过参考说明书的其他部分及附图，可以进一步理解本发明的本质和有益之处。

附图说明

在所附的附图中，以实例的方式对本发明进行说明，而并非对本发明进行限定；在附图中，相似的附图标记指代相似的部件，其中：

图1表示一种非易失性存储器件；

图2A表示图1所示的修复控制器的一个示例性实施例；

图2B表示图2A所示的冗余信息锁存模块的锁存单元；

图2C表示图2B所示的地址比较器的冗余电路；

图3A和图3B是表示根据图2A的实施例的地址比较操作的时序图；

图4A表示根据本发明的另一个示例性实施例的修复控制器；

图4B表示图4A所示的第一锁存比较器模块的锁存比较器；

图4C表示图4A所示的修复信号发生器；

图4D表示图4A所示的第一锁存比较器模块所属的锁存比较器的另一个示例性实施例；

图4E表示图4A所示的第一锁存比较器模块所属的锁存比较器的又一个示例性实施例；以及

图5A和5B是表示根据图4A至图4D所示的示例性实施例的修复控制信号的输出图样的时序图。

具体实施方式

下文将参照附图充分说明各个示例性的实施例。但是，本文所公开的具体的结构细节和功能细节仅仅是出于说明本发明的示例性实施例的目的而表示的典型例子。

文中所使用的术语仅出于对特定的实施例进行说明的目的，并非意在对示例性的实施例进行限制。如文中所使用的，单数形式的“a”、“an”和“the”也意在包括多数形式，除非上下文中清楚地另有所指。要进一步理解的是，文中使用的术语“具有”、“包含”、“包括”和/或“含有”指明了所陈述的特征、整数、步骤、操作、元件和/或部件的存在，但并不排除一个或更多个其他的特征、整数、步骤、操作、元件和/或部件的存在。

另外，要理解的是，尽管在文中可能使用第一、第二等术语来说明各个元件，但是这些元件并非受到这些术语的限制。这些术语仅用于将一个元件与另一个元件进行区分。例如，在不脱离本发明的范围的情况下，第一元件也可以叫做第二元件，同样地，第二元件也可以叫做第一元件。如文中所使用的，术语“和/或”包括一个或更多个相关列出项目的任意组合及全部的组合。另外，可以理解的是，当一个元件被称为与另一元件“连接”或“耦接”时，其可以是与另一元件直接连接或耦接，或者也可以存在中间元件。相反，当一个元件被称为与另一元件“直接连接”或“直接耦接”时，则不存在中间元件。用于说明元件之间的关系的其他用语应以相同的方式来解释(例如，“在…之间”与“直接在…之间”、“相邻”与“直接相邻”等)。

为了更具体地说明示例性的实施例，下文将仔细地参照附图来说明各个方面。

图1表示一种非易失性存储器件。

参见图1，非易失性存储器件100被配置为包括存储单元阵列110、页缓冲器模块120、Y译码器130、X译码器140、电源150、控制器160和修复控制器170。

存储单元阵列110包括主单元阵列111和冗余单元阵列112。主单元阵列111和冗余单元阵列112包括经由位线和字线电连接的多个存储单元。在对数据进行编程时，非易失性存储器件100可以通过选择位线和字线来指定特定的存储单元。

如果主单元阵列111中存在缺陷存储单元，则通过将与缺陷存储单元耦接的位线的列地址指定为缺陷列地址并用冗余单元阵列112的存储单元来替换缺陷存储单元来执行修复操作。

主单元阵列111和冗余单元阵列112中的一些存储单元被定义为内容可寻址存储器(CAM)，用以储存缺陷列地址或非易失性存储器件的操作所用的选择信息。

页缓冲器模块120包括多个页缓冲器，每个页缓冲器与一个或更多个位线耦接。每个页缓冲器的作用是对要储存到选中的存储单元中的数据进行锁存，以及从选中的存储单元读取数据并将其储存在页缓冲器中。

Y译码器130将数据输入/输出通道提供给与输入地址相对应的页缓冲器。在修复操作期间，Y译码器130根据控制信号而将耦接至主单元阵列111的页缓冲器与耦接至冗余单元阵列112的页缓冲器中的一个相连接。

X译码器140根据输入地址而选择性地将存储单元阵列110的字线与用于提供操作电压的全局字线连接。

电源150产生用于编程、读取和擦除操作的操作电压，然后将所述操作电压提供给全局字线。控制器160输出用于编程、读取和擦除操作的控制信号。

修复控制器170的作用是对储存在CAM单元中的缺陷列地址进行锁存，并通过将缺陷列地址与接收到的用于对数据进行编程或读取数据的输入地址进行比较来输出修复控制信号。

图2A表示图1所示的修复控制器的一个示例性实施例。

参见图2，修复控制器170被配置为包括第一冗余信息锁存模块210至第三冗余信息锁存模块230、以及地址比较器240。可以针对有缺陷的每个列地址来设置第一冗余信息锁存模块210至第三冗余信息锁存模块230以及地址比较器240。

第一冗余信息锁存模块210至第三冗余信息锁存模块230中的每个包括响应于第一控制信号BYTE<0>和第二控制信号BYTE<1>并根据第一至第八数据比特DATLOAD<7:0>来保持缺陷列地址的锁存电路单元。第一至第八数据比特DATLOAD<7:0>的反相数据比特被设置为第九至第十六数据比特DATLOAD_N<7:0>。

第一冗余信息锁存模块210和第二冗余信息锁存模块220输出第一至第十一缺陷列地址比特FAX<12:2>。第三冗余信息锁存模块230输出冗余检查使能信号REDCHKEN。第一至第十一缺陷列地址比特FAX<12:2>的反相数据比特被设置成第十二至第二十二缺陷列地址比特FAX_N<12:2>。

第一至第十一缺陷列地址比特FAX<12:2>与产生缺陷的位线的列地址相对应。换言之，每个缺陷位线都被分配为具有第一至第十一缺陷列地址比特FAX<12:2>的自身的值。

地址比较器240通过在冗余检查使能信号REDCHKEN的控制下将第一至第十一输入地址比特AX<12:2>和第十二至第二十二输入地址比特AX_N<12:2>与第一至第二十二缺陷列地址比特FAX<12:2>和FAX_N<12:2>进行比较来输出修复控制信号REP_N。

第一冗余信息锁存模块210和第二冗余信息锁存模块220中的每个包括用来以一个比特来储存缺陷列地址比特的多个锁存电路的单元。另外，第三冗余信息锁存模块230输出用于确定以检查修复信息的冗余检查使能信号REDCHKEN。

地址比较器240具有冗余电路，所述冗余电路通过将第一至第二十二缺陷列地址比特FAX<12:2>和FAX_N<12:2>与第一至第二十二地址比特AX<12:2>和AX_N<12:2>进行比较来输出修复控制信号REP_N。

图2B表示图2A所示的冗余信息锁存模块的锁存单元。图2B代表性地示出属于第一冗余信息锁存模块210和第二冗余信息锁存模块220的锁存单元中的一个。

参见图2B，锁存单元211由第一NMOS晶体管N1至第四NMOS晶体管N4以及第一锁存器L1构成。

第一NMOS晶体管N1电连接在节点K1与接地节点之间。锁存复位信号RST_CAM施加于第一NMOS晶体管N1的栅极。

第一锁存器L1是插在节点K1与节点K2之间的锁存元件。

第二NMOS晶体管N2电连接在节点K1与节点K3之间。第三NMOS晶体管N3电连接在节点K2与K3之间。第K(1≤K≤8)数据比特DATLOAD<K>输入于第二NMOS晶体管N2的栅极。第[K+8]数据比特DATLOAD_N<K>输入于第三NMOS晶体管N3的栅极。

第四晶体管N4电连接在节点N3与接地节点之间。第一控制信号BYTE<0>或第二控制信号BYTE<1>施加于第四晶体管N4的栅极。

锁存单元211的操作如下。

当开始驱动非易失性存储器件时，控制器160输出处于逻辑高电平的锁存复位信号RST_CAM，以使锁存单元211复位。

响应于具有高逻辑电平的锁存复位信号RST_CAM，第一NMOS晶体管N1导通，以将节点K1与接地节点连接。随着节点K1与接地节点连接，第一锁存器L1复位。

于是控制器160从CAM单元将地址信号加载到缺陷列上，并将第一至第十六数据比特DATLOAD<7:0>和DATLOAD_N<7:0>以及第一控制信号BYTE<0>和第二控制信号BYTE<1>提供给修复控制器170。

如果锁存单元211属于第一冗余信息锁存模块210，则当具有逻辑高电平的第一控制信号BYTE<0>施加到第四NMOS晶体管N4的栅极时，节点K3与接地节点电连接。

由此，当第K数据比特DATLOAD<K>和第[K+8]数据比特DATLOAD_N<K>输入至第一锁存器L1时，第一锁存器L1保持第K数据比特DATLOAD<K>和第[K+8]数据比特DATLOAD_N<K>。第一锁存器L1所保持的所述数据为第N(1≤N≤11)缺陷列地址比特FAX<N>和第[N+11]缺陷列地址比特FAX_N<N>。

以下说明用于将锁存单元211所储存的第一至第二十二缺陷列地址比特FAX<12:2>和FAX_N<12:2>与第一至第二十二输入地址比特AX<12:2>和AX_N<12:2>进行比较的冗余电路。

图2C表示图2B所示的地址比较器的冗余电路。

参见图2C，冗余电路241包括第一PMOS晶体管P1、第一反相器IN1至第三反相器IN3、第一与非门NA1、多个地址比较器241a的单元以及第九NMOS晶体管N9。每个地址比较器241a的单元由第五NMOS晶体管N5至第八NMOS晶体管N8构成。

第一PMOS晶体管P1电连接在电源电压端子与节点K4之间。第一PMOS晶体管P1的栅极耦接至第一反相器IN1的输出端子。

第一反相器IN1输出第一与非门NA1的输出的反相信号。第一与非门NA1接收冗余使能信号RDEN_N和节点K5的信号。

第二反相器IN2电连接在节点K4与节点K5之间。第三反相器IN3将节点K5的电压电平反相，并输出反相的信号。第三反相器IN3的输出信号为修复控制信号REP_N。

第五NMOS晶体管N5和第六NMOS晶体管N6串联地电连接在节点K4与节点K6之间。第五NMOS晶体管N5的栅极接收第一输入地址比特AX<2>，而第六NMOS晶体管N6的栅极接收第一缺陷列地址比特FAX<2>。

第七NMOS晶体管N7和第八NMOS晶体管N8串联地电连接在节点K4与节点K6之间。第七NMOS晶体管N7的栅极接收第十二输入地址比特AX_N<2>，而第八NMOS晶体管N8的栅极接收第十二缺陷列地址比特FAX_N<2>。

借助于地址比较器241a的单元，第一至第二十二缺陷列地址比FAX<12:2>和FAX_N<12:2>分别与第一至第二十二输入地址比特AX<12:2>和AX_N<12:2>进行比较。

第九NMOS晶体管N9电连接在节点K7与接地节点之间。冗余检查使能信号REDCHKEN施加于第九NMOS晶体管N9的栅极。

根据图2A至图2C所示的一个示例性实施例的修复控制器170可以被设计为依照输入地址比特的输入顺序而以不同的定时输出修复控制信号REP_N。

图3A和图3B表示根据图2A的示例性实施例的地址比较操作的顺序信号定时。

图3A的时序图说明这样的情况：在第二至第十一输入地址比特AX<12:3>(不是第一输入地址比特AX<2>)和与它们相应的缺陷列地址比特相匹配的条件下，第一输入地址比特AX<2>和与其相应的缺陷列地址比特相符。图3B的时序图表示这样的情况：在第一至第十输入地址比特AX<11:2>和与它们响应的缺陷列地址比特相匹配的条件下，第十一输入地址比特AX<12>和与其相应的缺陷列地址比特相符。

将图3A和图3B的两种情况相互比较可以看出，如果作为在先地址比特的第一输入地址比特AX<2>与在其他地址比特之后的第一缺陷列地址比特FAX<2>相符，则节点K4的电压电平在与第一输入地址比特AX<2>的接收几乎相同的时刻改变，并且修复控制信号REP_N在与地址接收相同的时刻改变。

否则，如果如图3B所示第十一输入地址比特AX<11>与在其他缺陷列地址比特之后的第十一缺陷列地址比特FAX<11>相符，则节点K4的电压电平不稳定，由此导致修复控制信号REP_N的输出时刻延迟。

图4A表示根据本发明的另一个示例性实施例的修复控制器。

参见图4A，修复控制器170包括第一锁存比较器模块410和第二锁存比较器模块420、冗余控制器430和修复信号发生器440。可以根据缺陷列地址来设置修复控制器170的这些元件，即第一锁存比较器模块410和第二锁存比较器模块420、冗余控制器430和修复信号发生器440。

第一锁存比较器模块410的作用是根据第一至第八数据比特DATLOAD<7:0>、第九至第十六数据比特DATLOAD_N<7:0>和第一控制信号BYTE<0>来锁存第一至第八缺陷列地址比特FAX<9:2>和第十二至第十九缺陷列地址比特FAX_N<9:2>。

并且，第一锁存比较器模块410基于将第一至第八输入地址比特AX<9:2>和第十二至第十九输入地址比特AX_N<9:2>与第一至第八缺陷列地址比特FAX<9:2>和第十二至第十九缺陷列地址比特FAX_N<9:2>进行比较的结果来输出第一至第八地址匹配信号REDHIT<9:2>。

第二锁存比较器模块420根据第一数据比特至第三数据比特DATLOAD<2:0>、第九至第十一数据比特DATLOAD_N<2:0>和第二控制信号BYTE<1>来保持/锁存第九至第十一缺陷列地址比特FAX<12:10>和第二十至第二十二缺陷列地址比特FAX_N<12:10>，并根据第九至第十一缺陷列地址比特FAX<12:10>和第二十至第二十二缺陷列地址比特FAX_N<12:10>来输出第九至第十一地址匹配信号REDHIT<12:10>。

冗余控制器430根据第一至第三数据比特DATLOAD<2:0>、第九至第十一数据比特DATLOAD_N<2:0>和第二控制信号BYTE<1>来产生冗余检查使能信号REDCHKEN。

修复信号发生器440响应于第一至第十一地址匹配信号REDHIT<12:2>和冗余检查使能信号REDCHKEN来输出修复控制信号REP_N。

第一锁存比较模块410和第二锁存比较模块420可以包括用于保持/锁存缺陷列地址比特的锁存比较器。每个锁存比较器可以如下来配置。

图4B表示图4A所示的第一锁存比较器模块410的锁存比较器。图4B表示第一锁存比较模块410所包括的多个锁存比较器之中的典型的锁存比较器。

参见图4B，锁存比较器411包括锁存电路411a和比较器411b。

比较器411b由第一NMOS晶体管NM1至第四NMOS晶体管、第一反相器I1和第二反相器I2构成。锁存电路411a由第五NMOS晶体管NM5和第六NMOS晶体管NM6、第一PMOS晶体管PM1和第二PMOS晶体管PM2构成。

第一NMOS晶体管NM1电连接在节点D1与接地节点之间。锁存复位信号RST_CAM施加于第一NMOS晶体管NM1的栅极。

第一反相器I1和第二反相器I2相耦接，以在节点D1与节点D2之间形成第一锁存器L1。

第二NMOS晶体管NM2电连接在节点D1与节点D3之间。第三NMOS晶体管NM3电连接在节点D2与D3之间。第K(1≤K≤8)数据比特DATLOAD<K>输入至第二NMOS晶体管NM2的栅极，而第[K+8]数据比特DATLOAD_N<K>输入至第三NMOS晶体管NM3的栅极。

第四NMOS晶体管NM4电连接在节点D3与接地节点之间。第一控制信号BYTE<0>施加于第四NMOS晶体管NM4的栅极。

第五NMOS晶体管NM5和第一PMOS晶体管PM1插在第N输入地址比特AX<N>的端子与节点N4之间。第六NMOS晶体管NM6与第二PMOS晶体管PM2插在第[N+11]输入地址比特AX_N<N>的端子与节点N4之间。

第五NMOS晶体管NM5和第一PMOS晶体管PM1对以及第六NMOS晶体管NM6和第二PMOS晶体管PM2对分别构成开关电路。

第一PMOS晶体管PM1的栅极和第六NMOS晶体管NM6的栅极均耦接至节点D2。第二PMOS晶体管PM2的栅极和第五NMOS晶体管NM5的栅极均耦接至节点D1。

节点D1上的信号与第N缺陷列地址比特FAX<N>相对应。第[N+11]缺陷列地址比特FAX_N<N>与节点D2上的信号相对应。

第N地址匹配信号REDHIT<N>从节点D4输出。

以下说明锁存比较器411的操作。

首先，节点D1由锁存复位信号RST_CAM复位。然后，第一控制信号BYTE<0>、第K数据比特DATLOAD<K>和第[K+8]数据比特DATLOAD_N<K>输入至锁存比较器411。在此期间，如果第K数据比特DATLOAD<K>处于逻辑高电平，则第[K+8]数据比特DATLOAD_N<K>被设置为逻辑低电平。并且，当第一控制信号BYTE<0>以逻辑高电平施加至锁存比较器411时，第二NMOS晶体管NM2和第四NMOS晶体管NM4导通。

然后，低电平数据比特被锁存于节点D1，高电平数据比特被锁存于节点D2。也就是，第N缺陷列地址比特FAX<N>为“0”，第[N+1]缺陷列地址比特FAX_N<N>为“1”。

相应地，第二PMOS晶体管PM2和第六NMOS晶体管NM6导通而第一PMOS晶体管PM1和第五NMOS晶体管NM5关断。结果是，第[N+11]输入地址比特AX_N<N>的输入端子与节点D4相连接。

下文说明两种输入情况：一种是当第N输入地址比特AX<N>输入为“1”时，另一种是当第N输入地址比特AX<N>输入为“0”时。

首先，如果第N输入地址比特AX<N>为“1”，则第[N+11]输入地址比特AX_N<N>变为“0”。由此，第N地址匹配信号REDHIT<N>被设置为“0”。并且，如果第N输入地址比特AX<N>为“0”，则第[N+11]输入地址比特AX_N<N>被设置为“1”。由此，第N地址匹配信号REDHIT<N>被设置为“1”。也就是，当第N输入地址比特AX<N>与第N缺陷列地址比特FAX<N>相同时，第N地址匹配信号REDHIT<N>被设置为“1”。

另外，根据从锁存比较器模块410和420提供的第一至第十一地址匹配信号REDHIT<12:2>而输出修复控制信号REP_N的修复信号发生器440的构成如下。

图4C表示图4A所示的修复信号发生器。

参见图4C，修复信号发生器440包括第一与非门NAND1至第三与非门NAND3、或非门NOR和第三反相器I3。

第一与非门NAND1接收第一至第四匹配信号REDHIT<2:5>，第二与非门NAND2接收第五至第八地址匹配信号REDHIT<6:9>。第三与非门NAND3响应于冗余检查使能信号REDCHKEN而接收第九至第十一地址匹配信号REDHIT<10:12>。

第一与非门NAND1至第三与非门NAND3仅在它们的输入信号全部处于逻辑高电平时才输出逻辑低电平信号。由此，如果第一至第十一地址匹配信号REDHIT<12:2>全部以逻辑高电平施加至第一与非门NAND1至第三与非门NAND3并且冗余检查使能信号REDCHKEN被设置为逻辑高电平，则第一与非门NAND1至第三与非门NAND3输出逻辑低电平信号。

第一与非门NAND1至第三与非门NAND3的输出信号全部输入至或非门NOR。或非门NOR仅在其输入信号中的全部信号都处于逻辑低电平时才输出逻辑高电平信号。或非门NOR的输出信号输入至第三反相器I3。第三反相器I3的输出信号成为修复控制信号REP_N。

第一锁存比较器模块410和第二锁存比较器模块420以及冗余控制器430仅在缺陷列地址比特与输入地址比特完全相同时输出处于逻辑高电平的第一至第十一地址匹配信号REDHIT<12:2>和冗余检查使能信号REDCHKEN。此时，修复信号发生器440输出具有逻辑低电平的修复控制信号REP_N。响应于具有逻辑低电平的修复控制信号REP_N，确定当前的输入地址与缺陷列地址相对应。

另外，锁存比较器411的构成可以如下。

图4D示出输入图4A所示的第一锁存比较器模块410所属的锁存比较器411的另一个示例性实施例。

参见图4D，除比较器411c外，根据本实施例的锁存比较器与图4B相同。因此，以下仅说明比较器411c。

比较器411c由第七NMOS晶体管NM7和第八NMOS晶体管构成。

第七晶体管NM7电连接在第N输入地址比特AX<N>的输入端子与节点D5之间。第八NMOS晶体管NM8电连接在第[N+11]输入地址比特AX_N<N>的输入端子与节点D5之间。

第七NMOS晶体管NM7的栅极耦接至节点D1，第八NMOS晶体管NM8的栅极耦接至节点D2。

图4D的比较器411c在操作上与图4B的比较器411b相同，但在结构上有所不同，因为图4D的比较器411c采用了用于开关的NMOS晶体管来取代PMOS与NMOS晶体管的组合。

在其它的实施例中，与利用CAM单元的方案不同的是，非易失性存储器件100可以利用熔丝来储存缺陷列地址信息。在这样的实施例中，可以通过以储存缺陷列地址的熔丝电路替代锁存电路411a来构成锁存比较器411.

图4E表示输入图4A所示的第一锁存比较器模块410所属的锁存比较器的另一个示例性实施例。

参见图4E，第N缺陷列地址比特和第[N+1]缺陷列地址比特FAX_N<N>从利用熔丝切断操作来储存有缺陷列地址的熔丝电路411d输出，然后响应于节点D4，比较器411b输出第N输入地址比特AX<N>和第[N+1]输入地址比特AX_N<N>。

图5A和图5B是表示根据图4A至图4D所示的示例性实施例的修复控制信号的输出图样的时序图。

更具体地，图5A的时序图说明这样的情况：在第二至第十一输入地址比特AX<12:3>(不是第一输入地址比特AX<2>)和与它们相应的缺陷列地址比特匹配的条件下，第一输入地址比特AX<2>和与其相应的缺陷列地址比特相符。图5B的时序图表示这样的情况：在第一至第十输入地址比特AX<11:2>和与它们相应的缺陷列地址比特匹配的条件下，第十一输入地址比特AX<12>和与其相应的缺陷列地址比特相符。

如图5A和图5B所示可以看出，包括锁存比较器和修复信号发生器的修复控制器170能够利用地址的输入序列来提供修复控制信号REP_N而不考虑地址匹配顺序。

因此，在非易失性存储器件中可以提高地址匹配的效率。另外，根据本发明的示例性实施例的非易失性存储器件就尺寸而言是有优势的，这是因为由于用于产生修复控制信号REP_N的数量的减小可以降低电路面积。

前述是对示例性实施例的说明，并非解释为是对本发明的限制。虽然已经说明了一些示例性的实施例，但本领域的技术人员容易理解的是在不实质性地脱离本发明的教导和有益之处的情况下，可以进行多种修改。相应地，所有这样的修改都意在包括在权利要求所限定的范围内。

Claims (15)

1.一种非易失性存储器件，包括：

存储单元阵列，所述存储单元阵列包括主存储单元和冗余存储单元；

内容可寻址存储单元，所述内容可寻址存储单元被配置为储存与所述主单元之中的缺陷存储单元相对应的缺陷列地址；以及

修复控制器，所述修复控制器被配置为当发生所述缺陷列地址时将所述缺陷列地址与输入地址进行比较以产生匹配控制信号并产生冗余检查使能信号，并且被配置为响应于所述匹配控制信号和所述冗余检查使能信号来产生修复控制信号。

2.如权利要求1所述的非易失性存储器件，其中所述修复控制器包括：

多个地址锁存器，所述多个地址锁存器被配置为储存所述缺陷列地址；

多个比较器，所述多个比较器被配置为将所述缺陷列地址与所述输入地址进行比较以产生所述匹配控制信号和所述冗余检查使能信号；以及

修复信号发生器，所述修复信号发生器被配置为响应于所述匹配控制信号和所述冗余检查使能信号来产生修复控制信号。

3.如权利要求2所述的非易失性存储器件，其中每个地址锁存器包括多个锁存单元，所述多个锁存单元被配置为以比特来储存所述缺陷列地址，并且每个比较器包括多个比较器单元，所述多个比较器单元被配置为通过将所述输入地址与分别从所述锁存单元提供的所述缺陷列地址进行比较来输出所述匹配控制信号。

4.如权利要求3所述的非易失性存储器件，其中如果所述锁存单元的所述缺陷列地址具有与所述输入地址相同的逻辑电平，则每个比较器单元输出具有第一逻辑电平的匹配控制信号。

5.如权利要求3所述的非易失性存储器件，其中每个比较器单元包括第一开关和第二开关，所述第一开关和第二开关被配置为根据所述锁存单元的缺陷列地址而选择性地输出所述输入地址以及所述输入地址的反相信号作为所述匹配控制信号。

6.如权利要求4所述的非易失性存储器件，其中如果所述匹配控制信号和所述冗余检查使能信号为所述第一逻辑电平，则所述修复信号发生器输出指示所述输入地址为缺陷列地址的所述修复控制信号。

7.如权利要求6所述的非易失性存储器件，其中所述修复信号发生器包括：

一个或更多个逻辑组合门，所述一个或更多个逻辑组合门被配置为对所述匹配控制信号和所述冗余检查使能信号执行与非操作；以及

逻辑组合电路，所述逻辑组合电路被配置为将所述逻辑组合门的输出信号进行逻辑组合以产生所述修复控制信号。

8.如权利要求7所述的非易失性存储器件，其中所述逻辑组合电路包括：

或非门，所述或非门被配置为对所述逻辑组合门的输出信号执行或非操作；以及

反相器，所述反相器被配置为根据所述或非门的输出信号输出所述修复控制信号。

9.如权利要求1所述的非易失性存储器件，其中所述主单元或冗余单元响应于所述修复控制信号而被选择。

10.一种非易失性存储器件，包括：

存储单元阵列，所述存储单元阵列包括主单元和冗余单元；

熔丝电路模块，所述熔丝电路模块被配置为储存分配给所述主单元的缺陷单元的缺陷列地址；

多个比较器，所述多个比较器被配置为将所述缺陷列地址与通过操作命令而输入的输入地址进行比较，并被配置为输出与比较结果相对应的匹配控制信号，并输出指示产生缺陷列地址的冗余检查使能信号；以及

修复信号发生器，所述修复信号发生器被配置为响应于所述匹配控制信号和所述冗余检查使能信号来输出修复控制信号。

11.如权利要求10所述的非易失性存储器件，其中如果所述缺陷列地址具有与所述输入地址相同的逻辑电平，则所述比较器输出具有第一逻辑电平的所述匹配控制信号。

12.如权利要求10所述的非易失性存储器件，其中所述比较器包括第一开关和第二开关，所述第一开关和第二开关被配置为根据所述缺陷列地址来选择性地输出所述输入地址以及所述输入地址的反相信号作为所述匹配控制信号。

13.如权利要求11所述的非易失性存储器件，其中如果所述匹配控制信号和所述冗余检查使能信号为所述第一逻辑电平，则所述修复信号发生器输出指示所述输入地址为缺陷列地址的所述修复控制信号。

14.如权利要求13所述的非易失性存储器件，其中所述修复信号发生器包括：

一个或更多个逻辑组合门，所述一个或更多个逻辑组合门被配置为对所述匹配控制信号和所述冗余检查使能信号执行与非操作；以及

逻辑组合电路，所述逻辑组合电路被配置为将所述逻辑组合门的输出信号进行逻辑组合以产生所述修复控制信号。

15.如权利要求14所述的非易失性存储器件，其中所述逻辑组合电路包括：

或非门，所述或非门被配置为对所述逻辑组合门的输出信号执行或非操作；以及

反相器，所述反相器被配置为根据所述或非门的输出信号输出所述修复控制信号。

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