CN103730151B - 半导体存储器件 - Google Patents

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Abstract

本发明公开了一种半导体存储器件。所述半导体存储器件包括：存储器单元阵列，所述存储器单元阵列被配置成包括子存储块和冗余存储块；数据线组，所述数据线组被配置成传送要编程到子存储器中的数据和从子存储块中读取的数据；冗余数据线组，所述冗余数据线组被配置成传送要编程到冗余存储块中的数据和从冗余存储块中读取的数据；以及开关电路，所述开关电路被配置成将数据线组与冗余数据线组选择性地耦接。

Description

半导体存储器件
相关申请的交叉引用
本申请要求2012年10月12日向韩国知识产权局提交的申请号为10-2012-0113482的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明涉及一种半导体存储器件。
背景技术
半导体存储器指由诸如硅Si、锗Ge、砷化镓GaAs、磷酸铟InP等的半导体材料形成的存储器件。半导体存储器件被分成易失型和非易失型存储器件。
易失性存储器件需要电源来保留储存的数据。易失性存储器件包括：静态随机存取存储器（SRAM）、动态随机存取存储器（DRAM）、同步动态随机存取存储器（SDRAM）等。然而，非易失性存储器件即使在不存在电源的情况下也保留储存在器件中的数据。非易失性存储器件包括：只读存储器（ROM）、可编程存储器（PROM）、电可编程只读存储器（EPROM）、电可擦除可编程只读存储器（EEPROM）、快闪存储器、相变随机存取存储器（PRAM）、磁性随机存取存储器（MRAM）、阻变随机存取存储器（RRAM）、铁电随机存取存储器（FRAM）等。快闪存储器件被分成NOR型和NAND型存储器件。
半导体存储器件中的存储器单元阵列的某些部分可能因各种原因而变得故障。存储器单元阵列包括用于代替坏区的冗余存储区。例如，存储器单元阵列中的坏区可以在半导体存储器件的制造工艺之后的测试工艺中检测出。然而，冗余存储区使半导体存储器件的区域增大。因此，需要区域减小但仍能提供冗余存储区的半导体存储器件。
发明内容
本发明的各种实施例提供了一种区域减小的半导体存储器件。
根据本发明的一个实施例的半导体存储器件包括：存储器单元阵列，所述存储器单元阵列包括子存储块和冗余存储块；数据线组，所述数据线组被配置成传送要编程到子存储块中的数据和从子存储块中读取的数据；冗余数据线组，所述冗余数据线组被配置成传送要编程到冗余存储块中的数据和从冗余存储块中读取的数据；以及开关电路，所述开关电路被配置成将数据线组与冗余数据线组选择性地耦接。
在本发明的另一个实施例中，半导体存储器件还包括页缓冲器，所述页缓冲器被耦接在子存储块与数据线组之间；以及冗余页缓冲器，所述冗余页缓冲器被耦接在冗余存储块与冗余数据线组之间。
要编程到冗余存储块中的数据可以经由数据线组之一传送到冗余数据线组，并且冗余页缓冲器可以将经由冗余数据线组传送的数据编程到冗余存储块。
冗余页缓冲器可以从冗余存储块中进行读取，并且从冗余存储块中读取的数据可以经由冗余数据线组传送到数据线组之一。
根据本发明的另一个实施例的半导体存储器件包括：第一子存储块和第二子存储块；第一冗余存储块和第二冗余存储块；第一数据线组和第二数据线组，所述第一数据线组和第二数据线组分别与第一子存储块和第二子存储块相对应；第一冗余数据线组和第二冗余数据线组，所述第一冗余数据线组和第二冗余数据线组分别与第一冗余存储块和第二冗余存储块相对应；第一开关电路，所述第一开关电路被配置成将第一数据线组与第一冗余数据线组选择性地耦接；第二开关电路，所述第二开关电路被配置成将第一冗余数据线组与第二冗余数据线组选择性地耦接；以及第三开关电路，所述第三开关电路被配置还成将第二冗余数据线组与第二数据线组选择性地耦接。
在本发明的另一个实施例中，半导体存储器件还可以包括冗余选择器，所述冗余选择器包括第一冗余选择单元和第二冗余选择单元。这里，第一冗余选择单元被配置成在第一冗余存储块与第二冗余存储块之中选择用于代替第一子存储块中的坏区的冗余存储块，并且第二冗余选择单元被配置成在第一冗余存储块与第二冗余存储块之中选择用于代替在第二子存储块中的坏区的冗余存储块。
根据本发明的另一个实施例的半导体存储器件包括：存储器单元阵列，所述存储器单元阵列包括子存储块和冗余存储块；数据线组，所述数据线组与子存储块相对应；冗余数据线组，所述冗余数据线组与冗余存储块相对应；以及开关电路，所述开关电路被配置成选择性地耦接数据线组和冗余数据线组。这里，将要编程到冗余存储块的数据经由数据线组之一传送到冗余数据线组，并且将从冗余存储块中读取的数据经由冗余数据线组传送到数据线组之一。
在本发明的各种实施例中，提供了区域减小的半导体存储器件。
附图说明
通过参照以下结合附图的详细描述，本发明的以上和其他的特点和优点将变得显而易见，其中：
图1是说明根据本发明的一个实施例的半导体存储器件的框图；
图2是说明图1中的存储块BLK1、…、BLKz中的一个的框图；
图3是说明根据本发明的一个实施例的控制图1中的数据线DL的方法的示图；
图4是说明根据本发明的一个实施例的页缓冲器电路、数据线组DLG1、RDLG1、RDLG2以及DLG2、以及开关电路SW1、SW2以及SW3的框图；
图5是说明图4中的页缓冲器PB1、RPB1、RPB2以及PB2中的一个PB1的框图；
图6是说明图5中的页缓冲器单元P1、…、Pn中的一个P1的示图；
图7是说明根据本发明的一个实施例的图3中的冗余选择器的框图；
图8是说明根据本发明的一个实施例的图7中的第一冗余选择单元的框图；
图9是说明根据本发明的一个实施例的图7中的第二冗余选择单元的框图；
图10是说明用于描述根据失效信号FS1和FS2以及冗余信号RS1和RS2来控制开关电路SW1、SW2以及SW3的一种方法的表的示图；
图11是说明包括图1中的半导体存储器件的存储系统的框图；
图12是说明图11中的存储系统的应用的框图；以及
图13是说明包括图12中的存储系统的计算系统的框图。
具体实施方式
在下文中，将参照附图更详细地解释本发明的各种实施例。尽管已经参照本发明的一些说明性的实施例描述了实施例，但是应当理解的是，本领域技术人员可以设计出的大量其他的变型和实施例将落入本公开原理的精神和范围内。
将理解的是，当一个元件被提及与另一个元件“连接”、“耦接”时，其可以是与其他的元件直接连接或直接耦接，或者可以存在中间元件。相比之下，当一个元件被提及与另一个元件“直接连接”、“直接耦接”时，则不存在中间元件。用于描述元件之间关系的其它的词语应当以相同的方式来解释（即，“在…之间”与“直接在…之间”，“与…相邻”与“直接与…相邻”等）。
在图1中，本发明的一个实施例的半导体存储器件100可以包括：存储器单元阵列110、地址译码器120、页缓冲器电路130、输入/输出缓冲器电路140和控制逻辑150。
存储器单元阵列110包括存储块BLK1、…、BLKz。存储块BLK1、…、BLKz可以经由字线WL与地址译码器120耦接，并且可以经由位线BL与页缓冲器电路130耦接。存储块BLK1、…、BLKz中的每个包括存储器单元。成行的存储器单元可以与字线WL中的同一个字线公共耦接。成列的存储器单元可以与位线BL中的同一个位线公共耦接。半导体存储器件100的擦除操作可以基于存储块执行。半导体存储器件100的编程操作和读取操作可以基于页执行。
每个存储器单元可以是单电平单元SLC或多电平单元MLC。例如，在存储器单元是单电平单元的情况下，与一个字线耦接的存储器单元形成一页。在存储器单元是多电平单元的情况下，与一个字线耦接的存储器单元形成两个或更多个页。
在图2中，一个存储块（诸如BLK1）可以包括：第一子存储块SMB1、第二子存储块SMB2、第一冗余存储块RMB1以及第二冗余存储块RMB2。
在本发明的一个实施例中，第一冗余存储块RMB1可以代替第二子存储块SMB2中的坏区以及第一子存储块SMB1中的坏区。此外，第二冗余存储块RMB2可以代替第一子存储块SMB1中的坏区以及第二子存储块SMB2中的坏区。坏区可以包括失效的信号线和失效的存储器单元，但是不限制于此。
参见图1，地址译码器120可以经由字线WL与存储器单元阵列110耦接。地址译码器120可以响应于控制逻辑150的各种信号来操作。地址译码器120可以从例如控制逻辑150中接收块地址BA和行地址RA。
地址译码器120可以将块地址BA译码，并且可以根据译码的块地址来选择存储块BLK1、…、BLKz中的一个存储块。
地址译码器120可以将行地址RA译码，并且可以根据译码的行地址来选择与选中的存储块耦接的字线。
地址译码器120可以包括：块译码器、行译码器以及地址缓冲器等。
页缓冲器电路130可以经由位线BL与存储器单元阵列110耦接，并且可以经由数据线DL与输入/输出缓冲器电路140耦接。页缓冲器电路130可以响应于控制逻辑150的各种信号来操作，诸如接收并且随后译码来自控制逻辑150的冗余列地址RCA。
在编程操作中，页缓冲器电路130可以从输入/输出缓冲器电路140中接收要编程的数据DATA，并且可以将数据DATA传送到与位线BL的译码列地址相对应的位线。传送的数据可以被编程到与选中的字线耦接的存储器单元中。
在读取操作中，页缓冲器电路130可以经由与位线BL的译码列地址相对应的位线来读取数据，并且可以将读取的数据输出到输入/输出缓冲器电路140。
在擦除操作中，页缓冲器电路130可以将位线BL浮置。
在本发明的一个实施例中，页缓冲器电路130可以包括：页缓冲器（图3中的PB1、RPB1、RPB2以及PB2）和列选择电路。
输入/输出缓冲器电路140可以经由数据线DL与页缓冲器电路130耦接，并且可以响应于控制逻辑150的控制来操作。
输入/输出缓冲器电路140可以与外部器件进行数据DATA通信。在编程操作中，输入/输出缓冲器电路140可以从外部器件中接收要编程的数据DATA，并且可以将数据DATA传送到页缓冲器电路130。在读取操作中，输入/输出缓冲器电路140可以从页缓冲器电路130中接收读取数据DATA，并且可以将读取数据DATA输出到外部器件。
控制逻辑150可以接收控制信号CTRL和地址ADDR。控制逻辑150可以响应于控制信号CTRL来控制半导体存储器件100的操作。
控制逻辑150可以判定地址ADDR的列地址CA是否与出现故障的失效列地址基本相同，并且可以将用于代替列地址CA的冗余列地址RCA提供给页缓冲器电路130。例如，失效列地址可以是存储器单元阵列110中的坏区的列地址。如果列地址CA与失效列地址实质上不相同，则控制逻辑150可以将列地址CA发送到页缓冲器电路130。如果列地址CA与失效列地址基本相同，则如图1中所示，控制逻辑150可以将冗余列地址RCA发送到页缓冲器电路130。
控制逻辑150可以判定地址ADDR的块地址BA是否与失效块地址基本相同，并且判定地址ADDR的行地址RA是否与失效行地址基本相同。例如，失效块地址和失效行地址可以表示存储器单元阵列110中的坏区的块地址和行地址。在下文中，为了便于描述，假设将块地址BA和行地址RA提供给地址译码器120。
在本发明的一个实施例中，控制逻辑150可以包括冗余选择器151。冗余选择器151可以接收地址ADDR的列地址CA，并且可以根据接收到的列地址CA来控制数据线DL之间的开关电路（图3中的SW1、SW2以及SW3）。这一点将参照附图8至11来详细地描述。
在本发明的一个实施例中，半导体存储器件100可以是快闪存储器件。
在图3中，出于方便，一个存储块（诸如BLK1）可以与页缓冲器电路130耦接。
参见图1和图3，页缓冲器电路130可以包括：第一页缓冲器PB1、第二页缓冲器PB2、第一冗余页缓冲器RPB1以及第二冗余页缓冲器RPB2。
第一页缓冲器PB1可以经由第一位线组BLG1与第一子存储块SMB1耦接，而第二页缓冲器PB2可以经由第二位线组BLG2与第二子存储块SMB2耦接。第一冗余页缓冲器RPB1可以经由第一冗余位线组RBLG1与第一冗余存储块RMB1耦接，而第二冗余页缓冲器RPB2可以经由第二冗余位线组RBLG2与第二冗余存储块RMB2耦接。图3中的第一位线组BLG1和第二位线组BLG2以及第一冗余位线组RBLG1和第二冗余位线组RBLG2可以与图1中的位线BL相对应。
每个页缓冲器暂时储存要编程到相应的存储块中的数据和从相应的存储块中读取的数据。第一页缓冲器PB1可以储存要编程到第一子存储块SMB1中的数据和从第一子存储块SMB1中读取的数据。第二页缓冲器PB2可以储存要编程到第二子存储块SMB2中的数据和从第二子存储块SMB2中读取的数据。第一冗余页缓冲器RPB1可以储存要编程到第一冗余存储块RMB1中的数据和从第一冗余存储块RMB1中读取的数据。第二冗余页缓冲器RPB2可以储存要编程到第二冗余存储块RMB2中的数据和从第二冗余存储块RMB2中读取的数据。
图3中的第一数据线组DLG1、第二数据线组DLG2、第一冗余数据线组RDLG1以及第二冗余数据线组RDLG2可以包括在图1中的数据线DL中。第一页缓冲器PB1、第二页缓冲器PB2、第一冗余页缓冲器RPB1以及第二冗余页缓冲器RPB2可以分别与第一数据线组DLG1、第二数据线组DLG2、第一冗余数据线组RDLG1以及第二冗余数据线组RDLG2耦接。每个页缓冲器与相应的数据线交换数据。
第一数据线组DLG1和第二数据线组DLG2可以经由例如全局数据线与输入/输出缓冲器电路140耦接。第一冗余数据线组RDLG1和第二冗余数据线组RDLG2可以经由第一数据线组DLG1和第二数据线组DLG2与输入/输出缓冲器电路140耦接。
在本发明的一个实施例中，开关电路SW1、SW2以及SW3被设置成与第一数据线组DLG1、第二数据线组DLG2、第一冗余数据线组RDLG1以及第二冗余数据线组RDLG2彼此耦接。
第一开关电路SW1可以耦接在第一数据线组DLG1与第一冗余数据线组RDLG1之间。第二开关电路SW2可以耦接在第一冗余数据线组RDLG1与第二冗余数据线组RDLG2之间。第三开关电路SW3可以耦接在第二冗余数据线组RDLG2与第二数据线组DLG2之间。
在本发明的一个实施例中，第一冗余存储块RMB1可以用于代替第二子存储块SMB2中的坏区以及第一子存储块SMB1中的坏区。
在本发明的一个实施例中，第一冗余存储块RMB1中的指定区域可以代替第二子存储块SMB2中的坏区。例如，可以从输入/输出缓冲器电路140经由第二数据线组DLG2发送要编程到第二子存储块SMB2中的数据。如果第二开关电路SW2和第三开关电路SW3被激活并且第一开关电路SW1未被激活，则可以将与第二子存储块SMB2中的坏区相对应的数据经由第二数据线组DLG2、第二冗余数据线组RDLG2以及第一冗余数据线组RDLG1提供给第一冗余页缓冲器RPB1。可以利用诸如多路复用器的逻辑块（未示出）来选择数据路径。例如，逻辑块可以选择经由第一冗余页缓冲器RPB1和第一冗余数据线组RDLG1形成的数据路径，而不是经由第二冗余页缓冲器RPB2和第二冗余数据线组RDLG2形成的数据路径，使得不将数据储存在第二冗余页缓冲器RPB2中，而是将数据储存在第一冗余页缓冲器RPB1中。可以将其他数据经由第二数据线组DLG2传送到第二页缓冲器PB2。可以将从第一冗余存储块RMB1中读取的数据经由第一冗余数据线组RDLG1、第二冗余数据线组RDLG2以及第二数据线组DLG2输出到输入/输出缓冲器电路140。因此，第二子存储块SMB2中的坏区可以用第一冗余存储块RMB1中的指定区域来代替。
当第一冗余存储块RMB1代替第一子存储块SMB1中的坏区时，第一开关电路SW1可以被激活，而第二开关电路SW2和第三开关电路SW3可以不被激活。
在本发明的一个实施例中，第二冗余存储块RMB2可以用于代替第一子存储块SMB1中的坏区以及第二子存储块SMB2中的坏区。
在本发明的一个实施例中，第二冗余存储块RMB2中的指定区域可以代替第一子存储块SMB1中的坏区。例如，可以从输入/输出缓冲器电路140经由第一数据线组DLG1发送要编程到第一子存储块SMB1中的数据。如果第一子开关电路SW1和第二子开关电路SW2被激活，而第三开关电路SW3未被激活，则可以将与第一子存储块SMB1中的坏区相对应的数据经由第一数据线组DLG1、第一冗余数据线组RDLG1以及第二冗余数据线组RDLG2提供给第二冗余页缓冲器RPB2。可以利用诸如多路复用器的逻辑块（未示出）来选择数据路径。例如，逻辑块可以选择经由第二冗余页缓冲器RPB2和第二冗余数据线组RDLG2形成的数据路径，而不是经由第一冗余页缓冲器RPB1和第一冗余数据线组RDLG1形成的数据路径，使得不将数据储存在第一冗余页缓冲器RPB1中，而是储存在第二冗余页缓冲器RPB2中。可以将从第二冗余存储块RMB2中读取的数据经由第二冗余数据线组RDLG2、第一冗余数据线组RDLG1以及第一数据线组DLG1输出到输入/输出缓冲器电路140。
当第二冗余存储块RMB2代替第二子存储块SMB2中的坏区时，第三开关电路SW3可以被激活，并且第一开关电路SW1和第二开关电路SW2可以未被激活。
冗余选择器151响应于列地址CA来导通或关断第一开关电路至第三开关电路SW1、SW2以及SW3。这一点将参照附图8至附图11来详细地描述。
如果第一冗余存储块RMB1仅代替第一子存储块SMB1中的坏区，而第二冗余存储块RMB2仅代替第二子存储块SMB2中的坏区，则第一冗余存储块RMB1和第二冗余存储块RMB2应当包括足够的存储器单元来分别代替第一子存储块SMB1和第二子存储块SMB2中的坏区。
在本发明的实施例中，第一冗余存储块RMB1和第二冗余存储块RMB2可以选择性地代替第一子存储块SMB1和第二子存储块SMB2中的坏区。因此，可以减小第一冗余存储块RMB1和第二冗余存储块RMB2中所需的存储器单元的数目。因此，本发明可以提供区域减小的半导体存储块。
在图3和图4中，第一数据线组DLG1可以包括第一数据线至第八数据线DL1_1、…、DL1_8。第一冗余数据线组RDLG1可以包括第一冗余数据线至第八冗余数据线RDL1_1、…、RDL1_8。第一开关电路SW1可以包括第一开关至第八开关211、…、218，并且耦接在第一数据线组DLG1的数据线DL1_1、…、DL1_8与第一冗余数据线组RDLG1的冗余数据线RDL1_1、…、RDL1_8之间。
第二冗余数据线组RDLG2可以包括第一冗余数据线至第八冗余数据线RDL2_1、…、RDL2_8。第二开关电路SW2可以包括第一开关至第八开关221、…、228，并且耦接在第一冗余数据线组RDLG1的冗余数据线RDL1_1、…、RDL1_8与第二冗余数据线组RDLG2的冗余数据线RDL2_1、…、RDL2_8之间。
第二数据线组DLG2可以包括第一数据线至第八数据线DL2_1、…、DL2_8。第三开关电路SW3可以包括第一开关至第八开关231、…、238，并且耦接在第二冗余数据线组RDLG2的冗余数据线RDL2_1、…、RDL2_8与第二数据线组DLG2的数据线DL2_1、…、DL2_8之间。
第一开关电路至第三开关电路SW1、SW2以及SW3可以分别响应于从第一冗余选择单元151中输出的第一开关信号至第三开关信号SS1、SS2以及SS3来操作。例如，相应的开关电路中的开关可以在开关信号被激活的情况下导通。在开关信号未被激活的情况下，相应的开关电路中的开关可以关断。在本发明的实施例中，每个开关211、…、218，221、…、228以及231、…、238可以包括至少一个晶体管（未示出）。例如，每个开关211、…、218，221、…、228以及231、…、238可以包括并联耦接的NMOS晶体管和PMOS晶体管。
在图5中，第一页缓冲器PB1可以包括页缓冲器单元P1、…、Pn。在本发明的一个实施例中，可以将页缓冲器单元P1、…、Pn分成组，每个组包括八个页缓冲器单元。在同一组中的页缓冲器单元可以沿着位线的方向设置。在图5中仅示出第一页缓冲PB1，但是第二页缓冲器PB2、第一冗余页缓冲器RPB1以及第二冗余页缓冲器RPB2可以具有与第一页缓冲器PB1相似的配置。
第一页缓冲器单元至第八页缓冲器单元可以分别与第一位线至第八位线耦接。第九页缓冲器单元至第n页缓冲器单元可以分别与第九位线至第n位线BL9、…、BLn耦接。
第一页缓冲器单元至第n页缓冲器单元可以与第一数据线至第八数据线DL1_1、…、DL1_8耦接。在本发明的一个实施例中，第一页缓冲器单元（例如，P1）可以与第一数据线DL1_1耦接，第二页缓冲器单元（例如，P2）可以与第二数据线DL1_2耦接，第三页缓冲器单元（例如，P3）可以与第三数据线DL1_3耦接，以及第四页缓冲器单元（例如，P4）可以与第四数据线DL1_4耦接。第五页缓冲器单元（例如，P5）可以与第五数据线DL1_5耦接，第六页缓冲器单元（例如，P6）可以与第六数据线DL1_6耦接，第七页缓冲器单元（例如，P7）可以与第七数据线DL1_7耦接，以及第八页缓冲器单元（例如，P8）可以与第八数据线DL1_8耦接。
结果，第一页缓冲器PB1可以耦接在第一数据线组DLG1与位线组BLG1之间。
在图6中，页缓冲器单元P1可以包括：感应晶体管ST、预充电单元310、锁存器单元320以及控制晶体管CT。在编程操作或读取操作中，感应晶体管ST可以响应于选择信号SEL而导通或关断，并且可以将位线BL1与感应节点SO耦接。可以从控制逻辑（例如，图1中的150）发送选择信号SEL。预充电单元310可以通过利用例如电源电压来预充电感应节点SO。锁存器单元320可以储存可以经由数据线DL1_1发送的要编程的数据，或者可以储存可以经由位线BL1和感应节点SO发送的读取数据。
如图1中所描述的，页缓冲器电路（例如，图1中的130）可以将从控制逻辑150中输出的冗余列地址RCA译码。参见图1和图6，根据译码的地址RCA来提供列选择信号SC。可以不将页缓冲器单元的与坏区耦接的列选择信号SC使能。可以将页缓冲器单元的与用于代替坏区的指定区域（例如，RMB1或RMB2中的指定区域）耦接的列选择信号SC使能。控制晶体管CT可以响应于使能的列选择信号SC而将锁存器单元320与数据线DL1_1电连接。因此，可以将经由相应数据线发送的数据通过控制各个页缓冲器单元的列选择信号SC来传送到每个页缓冲器单元。
在图7中，冗余选择器151可以包括：第一冗余选择单元410、第二冗余选择单元420以及逻辑操作单元430。
第一冗余选择单元410可以与第一子存储块SMB1相对应。第一冗余选择单元410可以接收列地址CA，并且可以基于列地址CA来从第一冗余存储块RMB1与第二冗余存储块RMB2之间选择用于代替第一子存储块SMB1中的坏区的冗余存储块。
第一冗余选择单元410可以储存表示第一子存储块SMB1中的坏区的失效地址。当所储存的失效地址中存在与列地址CA相同的失效地址时，第一冗余选择单元410可以产生第一失效信号FS1。第一冗余选择单元410可以根据与列地址CA相同的失效地址而产生用于选择冗余存储块的第一冗余信号RS1。
第二冗余选择单元420可以与第二子存储块SMB2相对应。第二冗余选择单元420可以从第一冗余存储块RMB1与第二冗余存储块RMB2之间选择用于代替第二子存储块SMB2中的坏区的冗余存储块。
第二冗余选择单元420可以储存表示第二子存储块SMB2中的坏区的失效地址，并且当所储存的失效地址中存在与列地址CA相同的失效地址时可以产生第二失效信号FS2。第二冗余选择单元420可以根据与列地址CA相同的失效地址而产生用于选择冗余存储块的第二冗余信号RS2。
逻辑操作单元430可以从第一冗余选择单元410中接收第一失效信号FS1和第一冗余信号RS1，并且可以从第二冗余选择单元420中接收第二失效信号FS2和第二冗余信号RS2。逻辑操作单元430可以通过对接收到的失效信号FS1和FS2与冗余信号RS1和RS2执行逻辑操作来输出第一开关信号至第三开关信号SS1、SS2以及SS3。第一开关电路至第三开关电路SW1、SW2以及SW3可以分别通过第一开关信号至第三开关信号SS1、SS2以及SS3来控制。
在图8中，第一冗余选择单元410可以包括：第一失效地址储存块至第j失效地址储存块511、…、51j、地址比较器520以及冗余信号发生器530。
第一失效地址储存块至第j失效地址储存块511、…、51j可以分别储存表示第一子存储块SMB1中的坏区的第一失效地址至第j失效地址FA1_1、…、FA1_j。失效地址可以是表示第一子存储块SMB1中的坏区的列地址。坏区可以包括失效的信号线和失效的存储器单元，但是不限制于此。
在本发明的一个实施例中，每个失效地址储存块可以包括锁存器。当半导体存储器件的电能导通时，可以将储存在存储器单元阵列110的指定区域中的失效地址加载到相应的失效地址储存块。
地址比较器520可以包括第一地址比较块至第j地址比较块521、…、52j。第一地址比较块至第j地址比较块521、…、52j可以接收该地址的列地址CA（例如，图1中的ADDR）。第一地址比较块至第j地址比较块521、…、52j可以分别接收第一失效地址至第j失效地址FA1_1、…、FA1_j。第一地址比较块至第j地址比较块521、…、52j各自可以判定列地址CA是否与第一失效地址至第j失效地址FA1_1、…、FA1_j中的相应失效地址基本相同。第一地址比较块至第j地址比较块521、…、52j可以根据判定结果分别输出第一匹配信号至第j匹配信号MS1_1、…、MS1_j。各地址比较块在列地址CA与相应的失效地址基本相同时可以输出激活的匹配信号。
冗余信号发生器530可以包括失效信号发生块531和逻辑操作块532。当第一匹配信号至第j匹配信号MS1_1、…、MS1_j中存在激活的匹配信号的情况下，失效信号发生块531可以激活第一失效信号FS1。即，当第一失效地址至第j失效地址FA1_1、…、FA1_j中存在与列地址CA基本相同的失效地址时，第一失效信号FS1被激活。
逻辑操作块532可以通过将第一匹配信号至第j匹配信号MS1_1、…、MS1_j译码来产生第一冗余信号RS1。即，第一冗余信号RS1可以根据第一匹配信号至第j匹配信号MS1_1、…、MS1_j中激活的匹配信号来判定。例如，第一冗余信号RS1在列地址CA与第一子存储块SMB1中的一个指定的坏区相对应时可以具有逻辑“1”、并且在列地址CA与第一子存储块SMB1中的另一个坏区相对应时具有逻辑“0”。
在图9中，第二冗余选择单元420可以具有与图8中的第一冗余选择单元410相似的配置。第二冗余选择单元420可以包括：第一失效地址储存块至第i失效地址储存块611、…、61i、地址比较器620、以及冗余信号发生器630。
第一失效地址储存块至第i失效地址储存块611、…、61i可以分别储存表示第二子存储块SMB2中的坏区的第一失效地址至第i失效地址FA2_1、…、FA2_i。失效地址可以是表示第二子存储块SMB2中的坏区的列地址。坏区可以包括失效的信号线和失效的存储器单元，但是不限制于。
地址比较器620可以包括第一地址比较块至第i地址比较块621、…、62i。第一地址比较块至第i地址比较块621、…、62i各自可以判定列地址CA是否与第一失效地址至第i失效地址FA2_1、…、FA2_i中的相应失效地址基本相同，并且可以根据第一地址比较块至第i地址比较块621、…、62i的判定来输出第一匹配信号至第i匹配信号MS2_1、…、MS2_j中的相应匹配信号。
冗余信号发生器630可以包括失效信号发生块631和逻辑操作块632。当第一匹配信号至第j匹配信号MS2_1、…、MS2_j中存在激活的匹配信号的情况下，失效信号发生块631可以输出激活的第二失效信号FS2。逻辑操作块632可以通过将第一匹配信号至第j匹配信号MS2_1、…、MS2_j译码来产生第一冗余信号RS1。
在图10中，在第一种情况下（即，情况1），可以不将第一失效信号FS1和第二失效信号FS2激活（例如，第一失效信号FS1和第二失效信号FS2各自具有逻辑电平“0”）。在第一失效信号FS1未被激活的情况下，可以不需要用于代替第一子存储块SMB1的冗余存储块。在第二失效信号FS2未被激活的情况下，可以不需要用于代替第二子存储块SMB2的冗余存储块。无论第一冗余信号RS1和第二冗余信号RS2的逻辑如何，逻辑操作单元430可以不激活第一开关电路至第三开关电路SW1、SW2以及SW3。
在第二种情况下（即，情况2），可以将第一失效信号FS1和第二失效信号FS2激活（例如，第一失效信号FS1和第二失效信号FS2各自具有逻辑电平“1”）。可以需要用于代替第一子存储块SMB1和第二子存储块SMB2的每个的冗余存储块。第一冗余信号RS1具有逻辑“1”，而第二冗余信号RS2具有逻辑“0”。
在本发明的一个实施例中，第一冗余存储块RMB1可以当冗余信号具有逻辑“1”时代替相应子存储块中的坏区，而第二冗余存储块RMB2可以当冗余信号具有逻辑“0”时代替相应的子存储块中的坏区。
第一子存储块SMB1中的坏区可以当第一冗余信号RS具有逻辑电平“1”时用第一冗余存储块RMB1来代替，并且第二子存储块RMB2中的坏区可以当第二冗余信号RS2具有逻辑电平“0”时用第二冗余存储块RMB2来代替。当第一冗余信号RS具有逻辑电平“1”并且第二冗余信号RS2具有逻辑电平“0”时，第一开关电路SW1和三开关电路SW3可以被激活，而第二开关电路SW2可以未被激活。因此，第一数据线组DLG1和第一冗余数据线组RDLG1可以被电连接，并且第二数据线组DLG2和第二冗余数据线组RDLG2可以被电连接。由此，第一子存储块SMB1中的坏区可以用第一冗余存储块RMB1来代替，而第二子存储块SMB2中的坏区可以用第二冗余存储块RMB2来代替。
在第三种情况和第四种情况下（即，情况3和情况4），第一失效信号FS1和第二失效信号FS2可以分别具有逻辑电平“1”和逻辑电平“0”。当第二失效信号FS2具有逻辑电平“0”时第三开关电路SW3可以不被激活，而与第二冗余信号RS2无关。
在第三种情况下（即，情况3），第一冗余信号RS1具有逻辑电平“1”。第一子存储块SMB1中的坏区可以用第一冗余存储块RMB1来代替。冗余选择器151可以将第一开关电路SW1激活、而不将第二开关电路SW2激活。
在第四种情况下（即，情况4），第一冗余信号RS1具有逻辑电平“0”。结果，第一子存储块SMB1中的坏区可以用第二冗余存储块RMB2来代替。逻辑操作单元430可以通过控制第一开关信号至第三开关信号SS1、SS2以及SS3来将第一开关电路SW1和第二开关电路SW2激活、而不将第三开关电路SW3激活。第一数据线组DLG1、第一冗余数据线组RDLG1以及第二冗余数据线组RDLG2可以彼此电连接。因此，第一子存储块SMB1中的坏区可以用第二冗余存储块RMB2来代替。
在第五种情况和第六种情况下（即，情况5和情况6），第一失效信号FS1具有逻辑电平“0”。可以不需要用于代替第一子存储块SMB1的冗余存储块。当第一失效信号FS1具有逻辑电平“0”时第一开关电路SW1可以不被激活。第二失效信号FS2具有逻辑电平“1”。可以需要用于代替第二子存储块SMB2的冗余存储块。第二开关电路SW2和第三开关电路SW3可以根据第二冗余信号RS2的逻辑值来控制。
在第五种情况下，第二冗余信号RS2具有逻辑电平“1”。结果，逻辑操作单元430可以将第二开关电路SW2和第三开关电路SW3激活。第二子存储块SMB2中的坏区可以用第一冗余存储块RMB1来代替。
在第六种情况下，第二冗余信号RS2具有逻辑电平“0”。结果，逻辑操作单元430可以不将第二开关电路SW2激活，但可以将第三开关电路SW3激活。第二子存储块SMB2中的坏区可以用第二冗余存储块RMB2来代替。
在本发明的一个实施例中，第一冗余存储块RMB1和第二冗余存储块RMB2可以被第一子存储块SMB1和第二子存储块SMB2共享。因此，本发明可以提供区域减小的半导体存储器件。
在图11中，存储系统1000可以包括半导体存储器件100和控制器1200。
半导体存储器件100可以包括如图1至图10中所示的元件和操作。在下文中，将省略关于相同元件和操作的任何进一步的描述。
控制器1200可以与主机和半导体存储器件100耦接。控制器1200可以响应于来自主机的请求而访问半导体存储器件100。例如，控制器1200可以控制半导体存储器件100的读取操作、编程操作、擦除操作以及背景操作。控制器1200可以提供半导体存储器件100与主机之间的接口。控制器1200可以驱动用于控制半导体存储器件100的固件。
控制器1200可以包括诸如随机存取存储器（RAM）、处理单元、主机接口以及存储器接口的元件。RAM可以用作操作存储器、半导体存储器件100与主机之间的高速缓冲存储器、以及半导体存储器件100与主机之间的缓冲存储器中的一种或更多种。处理单元可以控制控制器1200的操作。
主机接口可以包括用于主机与控制器1200之间数据交换的协议。在本发明的一个实施例中，控制器1200可以经由诸如通用串行总线（USB）协议、多媒体卡（MMC）协议、外围组件互连（PCI）协议、PCI-express（PCI-E）协议、高级技术附件（ATA）协议、串行ATA协议、并行ATA协议、小型计算机小型接口（SCSI）协议、增强型小型硬盘接口（ESDI）协议、电子集成驱动器（IDE）协议、以及私有协议等的各种接口协议中的至少一种与主机通信。
存储器接口可以与半导体存储器件100连接。例如，存储器接口可以包括NAND接口或NOR接口。
存储系统1000还可以包括错误校正块。错误校正块可以利用错误校正码ECC来检测并校正在从半导体存储器件100中读取的数据中的错误。在本发明的一个实施例中，错误校正块可以被提供为控制器1200的元件。
尽管执行半导体存储器件100的编程操作之后存在失效的存储器单元，但是如果编程的失效存储器单元的数目小于预定的数目则可以完成编程操作。换言之，储存在半导体存储器件100中的数据可以包括错误。错误校正块可以检测并校正读取操作中的错误。
控制器1200和半导体存储器件100可以被集成在同一个半导体器件中。在本发明的一个实施例中，控制器1200和半导体存储器件100可以被集成在同一个半导体器件中以形成存储卡。例如，控制器1200和半导体存储器件100可以被集成在同一个半导体器件中以形成诸如个人计算机存储器卡国际协会（PCMCIA）、紧凑闪存卡（CF）、智能媒体卡（SM或SMC）、记忆棒、多媒体卡（MMC）、RS-MMS、MMCmicro、SD卡（SD）、迷你SD、微SD、SDHC、通用快闪存储器件UFS等的存储卡。
控制器1200和半导体存储器件100可以被集成在同一个半导体器件中以形成固态驱动（SSD）。半导体驱动SSD可以包括用于将数据储存在半导体存储器中的储存器件。在存储系统1000用作半导体驱动SSD的情况下，可以改善与存储系统1000耦接的主机的操作速度。
在本发明的一个实施例中，存储系统1000可以被提供为电子设备的各种元件中的一种，所述电子设备诸如为计算机、超移动PC（UMPC）、工作站、上网本、个人数字助理（PDA）、便携式计算机、网络书写板（web tablet）、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器（PMP）、数码照相机、三维电视机、数字录音机、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、用于在无线环境中能发送/接收信息的装置、家庭网络中包括的各种电子设备中的一种、计算机网络中包括的各种电子设备中的一种、远程网络中包括的各种电子设备中的一种、RFID设备或计算系统中包括的元件中的一种等。
在本发明的一个实施例中，可以将半导体存储器件100或存储系统1000以各种方式封装。例如，半导体存储器件100或存储系统1000可以经由以下方法来封装：层叠封装（package on package，PoP）、球栅阵列（ball grid array，BGA）、芯片级封装（chip scalepackage，CSP）、塑料引线芯片载体（plastic leaded chip carrier，PLCC）、塑料双列直插式封装（plastic dual in-line package，PDIP）、华夫包式管芯（die in waffle pack）、晶片形式管芯（die in wafer form）、板上芯片（chip on board，COB）、陶瓷双列直插式封装（ceramic dual in-line package，CERDIP）、塑料度量四方扁平封装（plastic metricquad flat pack，MQFP）、薄型四方扁平封装（thin quad flatpack，TQFP）、小外型集成电路封装（small outline integrated circuit，SOIC）、收缩型小外型封装（shrink smalloutline package，SSOP）、薄型小外型封装（thin small outline package，TSOP）、薄型四方扁平封装（thin quad flatpack，TQFP）、系统封装（system in package，SIP）、多芯片封装（multi-chip package，MCP）、晶圆级制造封装（wafer-level fabricated package，WFP）或晶圆级处理层叠封装（wafer-level processed stack package，WSP）等。
在图12中，存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括半导体存储器芯片。每个半导体存储器芯片各自可以分成多个组。每个组可以经由公共通道与控制器2200通信。在图12中，组可以分别经由第一通道至第k通道CH1、…、CHk与控制器2200通信。各半导体存储器芯片可以类似于图1中所描述的半导体存储器件100进行操作。
在图12中，半导体存储器芯片可以与一个通道耦接。然而，一个半导体存储器芯片可以与一个通道耦接。
在图13中，计算系统3000可以包括中央处理单元3100、RAM3200、用户接口3300、电源3400、系统总线3500以及存储系统2000。
存储系统2000可以经由系统总线3500与中央处理单元3100、RAM3200、用户接口3300以及电源3400电连接。可以将经由用户接口3300提供的数据或者通过中央处理单元3100处理的数据可以储存在存储系统2000中。
在图13中，半导体存储器件2100可以经由控制器2200与系统总线3500耦接。然而，半导体存储器件2100可以与系统总线3500直接连接。这里，控制器2200的功能可以通过中央处理单元3100和RAM3200来执行。
在图13中，提供了图12中描述的存储系统2000。然而，存储系统2000可以用图11中的存储系统1000来代替。在本发明的一个实施例中，计算系统3000可以包括图11和图12中各描述的存储系统1000和存储系统2000。
在本发明的一个实施例中，冗余存储块可以被子存储块共享。因此，半导体存储器件的区域可以减小。
尽管已经参照本发明的一些说明性的实施例描述了实施例，但是应当理解的是，本领域技术人员可以设计出的大量其他的变型和实施例将落入本公开原理的精神和范围内。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体存储器件，包括：存储器单元阵列，所述存储器单元阵列包括子存储块和冗余存储块；数据线组，所述数据线组被配置成传送要编程到所述子存储块中的数据和从所述子存储块中读取的数据；冗余数据线组，所述冗余数据线组被配置成传送要编程到所述冗余存储块中的数据和从所述冗余存储块中读取的数据；以及开关电路，所述开关电路被配置成将所述数据线组与所述冗余数据线组选择性地耦接。
技术方案2.如技术方案1所述的半导体存储器件，还包括：页缓冲器，所述页缓冲器将所述子存储块与所述数据线组耦接；以及冗余页缓冲器，所述冗余页缓冲器将所述冗余存储块与所述冗余数据线组耦接。
技术方案3.如技术方案2所述的半导体存储器件，其中，将要编程到所述冗余存储块中的数据经由所述数据线组之一传送到所述冗余数据线组，并且所述冗余页缓冲器将经由所述冗余数据线组传送的数据编程到所述冗余存储块中。
技术方案4.如技术方案2所述的半导体存储器件，其中，所述冗余页缓冲器从所述冗余存储块读取数据，并且将从所述冗余存储块中读取的数据经由所述冗余数据线组从所述冗余页缓冲器传送到所述数据线组之一。
技术方案5.如技术方案1所述的半导体存储器件，还包括：输入/输出缓冲器电路，所述输入/输出缓冲器电路被配置成与所述数据线组通信数据。
技术方案6.如技术方案1所述的半导体存储器件，还包括：冗余选择器，所述冗余选择器被配置成基于从外部器件接收的列地址来判定所述开关电路的导通/关断状态。
技术方案7.如技术方案6所述的半导体存储器件，其中，当所述列地址与失效地址基本相同时，所述冗余选择器导通所述开关电路的第一组，并且关断所述开关电路的第二组。
技术方案8.一种半导体存储器件，包括：第一子存储块和第二子存储块；第一冗余存储块和第二冗余存储块；第一数据线组和第二数据线组，所述第一数据线组和第二数据线组分别与所述第一子存储块和所述第二子存储块耦接；第一冗余数据线组和第二冗余数据线组，所述第一冗余数据线组和第二冗余数据线组分别与所述第一冗余存储块和所述第二冗余存储块耦接；第一开关电路，所述第一开关电路被配置成选择性地耦接所述第一数据线组和所述第一冗余数据线组；第二开关电路，所述第二开关电路被配置成选择性地耦接所述第一冗余数据线组和所述第二冗余数据线组；以及第三开关电路，所述第三开关电路被配置成选择性地耦接所述第二冗余数据线组和所述第二数据线组。
技术方案9.如技术方案8所述的半导体存储器件，还包括：冗余选择器，所述冗余选择器包括第一冗余选择单元和第二冗余选择单元，其中，所述第一冗余选择单元被配置成在所述第一冗余存储块和所述第二冗余存储块之中选择用于代替所述第一子存储块中的坏区的冗余存储块，以及所述第二冗余选择单元被配置成在所述第一冗余存储块和所述第二冗余存储块之中选择用于代替所述第二子存储块中的坏区的冗余存储块。
技术方案10.如技术方案9所述的半导体存储器件，其中，所述第一冗余选择单元和所述第二冗余选择单元各自包括：多个失效地址储存块，所述多个失效地址储存块被配置成储存失效地址；以及多个地址比较块，所述多个地址比较块被配置成分别接收所述失效地址，其中，所述地址比较块各自根据从外部器件中提供的列地址是否与相应的失效地址基本相同来输出匹配信号。
技术方案11.如技术方案10所述的半导体存储器件，其中，所述第一冗余选择单元和所述第二冗余选择单元各自还包括冗余信号发生器，所述冗余信号发生器接收从所述地址比较块中提供的所述匹配信号，其中，所述冗余信号发生器包括：失效信号发生块，所述失效信号块被配置成当所述匹配信号中的一个或更多个被使能时输出使能的失效信号；以及逻辑操作块，所述逻辑操作块被配置成将所述匹配信号译码以产生冗余信号。
技术方案12.如技术方案11所述的半导体存储器件，其中，所述冗余选择器包括逻辑操作单元，所述逻辑操作单元被配置成通过对所述失效信号和从所述第一冗余选择单元和所述第二冗余选择单元中提供的所述冗余信号执行逻辑操作来产生第一开关信号至第三开关信号，以控制所述第一开关电路至第三开关电路。
技术方案13.如技术方案8所述的半导体存储器件，还包括：第一页缓冲器，所述第一页缓冲器将所述第一子存储块与所述第一数据线组耦接；第二页缓冲器，所述第二页缓冲器将所述第二子存储块与所述第二数据线组耦接；第一冗余页缓冲器，所述第一冗余页缓冲器将所述第一冗余存储块与所述第一冗余数据线组耦接；以及第二冗余页缓冲器，所述第二冗余页缓冲器将所述第二冗余存储块与所述第二冗余数据线组耦接。
技术方案14.如技术方案13所述的半导体存储器件，其中，当所述第二开关电路和所述第三开关电路导通时，将要编程到所述第一冗余存储块中的数据经由所述第二数据线组发送到所述第一冗余页缓冲器。
技术方案15.如技术方案13所述的半导体存储器件，其中，当所述第二开关电路和所述第三开关电路导通时，将从所述第一冗余存储块读取到所述第一冗余页缓冲器的数据经由所述第二数据线组输出。
技术方案16.如技术方案13所述的半导体存储器件，其中，当所述第一开关电路和所述第二开关电路导通时，将要编程到所述第二冗余存储块的数据经由所述第一数据线组发送到所述第二冗余页缓冲器。
技术方案17.如技术方案13所述的半导体存储器件，其中，当所述第一开关电路和所述第二开关电路导通时，将从所述第二冗余存储块读取到所述第二冗余页缓冲器的数据经由所述第一数据线组输出。
技术方案18.一种包括半导体存储器件和控制器的存储系统，所述半导体存储器件包括：存储器单元阵列，所述存储器单元阵列包括子存储块和冗余存储块；数据线组，所述数据线组被配置成传送要编程到所述子存储块中的数据和从所述子存储块中读取的数据；冗余数据线组，所述冗余数据线组被配置成传送要编程到所述冗余存储块中的数据和从所述冗余存储块中读取的数据；以及开关电路，所述开关电路被配置成将所述数据线组与所述冗余数据线组选择性地耦接。
技术方案19.如技术方案18所述的存储系统，其中，所述半导体存储器件包括多个半导体存储器芯片，每个半导体存储器芯片被分成多个组，其中，每个组经由多个通道与所述控制器通信。
技术方案20.如技术方案19所述的存储系统，其中，所述半导体存储器件经由系统总线与中央处理单元、随机存取存储器单元、用户接口以及电源电连接。

Claims (12)

1.一种半导体存储器件，包括：
第一子存储块和第二子存储块；
第一冗余存储块和第二冗余存储块；
第一数据线组和第二数据线组，所述第一数据线组和第二数据线组分别与所述第一子存储块和所述第二子存储块耦接；
第一冗余数据线组和第二冗余数据线组，所述第一冗余数据线组和第二冗余数据线组分别与所述第一冗余存储块和所述第二冗余存储块耦接；
第一开关电路，所述第一开关电路耦接在所述第一数据线组和所述第一冗余数据线组之间；
第二开关电路，所述第二开关电路耦接在所述第一冗余数据线组和所述第二冗余数据线组之间；
第三开关电路，所述第三开关电路耦接在所述第二冗余数据线组和所述第二数据线组之间；
第一页缓冲器，所述第一页缓冲器将所述第一子存储块与所述第一数据线组耦接；
第二页缓冲器，所述第二页缓冲器将所述第二子存储块与所述第二数据线组耦接；
第一冗余页缓冲器，所述第一冗余页缓冲器将所述第一冗余存储块与所述第一冗余数据线组耦接；以及
第二冗余页缓冲器，所述第二冗余页缓冲器将所述第二冗余存储块与所述第二冗余数据线组耦接，
其中，当所述第二开关电路和所述第三开关电路导通时，将要编程到所述第一冗余存储块中的数据经由所述第二数据线组发送到所述第一冗余页缓冲器。
2.如权利要求1所述的半导体存储器件，还包括：
冗余选择器，所述冗余选择器包括第一冗余选择单元和第二冗余选择单元，
其中，所述第一冗余选择单元被配置成在所述第一冗余存储块和所述第二冗余存储块之中选择用于代替所述第一子存储块中的坏区的一个冗余存储块，以及
所述第二冗余选择单元被配置成在所述第一冗余存储块和所述第二冗余存储块之中选择用于代替所述第二子存储块中的坏区的一个冗余存储块。
3.如权利要求2所述的半导体存储器件，其中，所述第一冗余选择单元和所述第二冗余选择单元各自包括：
多个失效地址储存块，所述多个失效地址储存块被配置成储存失效地址；以及
多个地址比较块，所述多个地址比较块被配置成分别接收所述失效地址，
其中，所述地址比较块各自根据从外部器件中提供的列地址是否与相应的失效地址基本相同来输出匹配信号。
4.如权利要求3所述的半导体存储器件，其中，所述第一冗余选择单元和所述第二冗余选择单元各自还包括冗余信号发生器，所述冗余信号发生器接收从所述地址比较块中提供的所述匹配信号，其中，所述冗余信号发生器包括：失效信号发生块，所述失效信号发生块被配置成当所述匹配信号中的一个或更多个被使能时输出使能的失效信号；以及逻辑操作块，所述逻辑操作块被配置成将所述匹配信号译码以产生冗余信号。
5.如权利要求4所述的半导体存储器件，其中，所述冗余选择器包括逻辑操作单元，所述逻辑操作单元被配置成通过对从所述第一冗余选择单元和所述第二冗余选择单元中提供的所述失效信号和所述冗余信号执行逻辑操作来产生第一开关信号至第三开关信号，以控制所述第一开关电路至第三开关电路。
6.一种半导体存储器件，包括：
第一子存储块和第二子存储块；
第一冗余存储块和第二冗余存储块；
第一数据线组和第二数据线组，所述第一数据线组和第二数据线组分别与所述第一子存储块和所述第二子存储块耦接；
第一冗余数据线组和第二冗余数据线组，所述第一冗余数据线组和第二冗余数据线组分别与所述第一冗余存储块和所述第二冗余存储块耦接；
第一开关电路，所述第一开关电路耦接在所述第一数据线组和所述第一冗余数据线组之间；
第二开关电路，所述第二开关电路耦接在所述第一冗余数据线组和所述第二冗余数据线组之间；
第三开关电路，所述第三开关电路耦接在所述第二冗余数据线组和所述第二数据线组之间；
第一页缓冲器，所述第一页缓冲器将所述第一子存储块与所述第一数据线组耦接；
第二页缓冲器，所述第二页缓冲器将所述第二子存储块与所述第二数据线组耦接；
第一冗余页缓冲器，所述第一冗余页缓冲器将所述第一冗余存储块与所述第一冗余数据线组耦接；以及
第二冗余页缓冲器，所述第二冗余页缓冲器将所述第二冗余存储块与所述第二冗余数据线组耦接，
其中，当所述第二开关电路和所述第三开关电路导通时，将从所述第一冗余存储块读取到所述第一冗余页缓冲器的数据经由所述第二数据线组输出。
7.如权利要求6所述的半导体存储器件，其中，当所述第一开关电路和所述第二开关电路导通时，将要编程到所述第二冗余存储块的数据经由所述第一数据线组发送到所述第二冗余页缓冲器。
8.如权利要求6所述的半导体存储器件，其中，当所述第一开关电路和所述第二开关电路导通时，将从所述第二冗余存储块读取到所述第二冗余页缓冲器的数据经由所述第一数据线组输出。
9.一种半导体存储器件，包括：
第一子存储块和第二子存储块；
第一冗余存储块和第二冗余存储块；
第一数据线组和第二数据线组，所述第一数据线组和第二数据线组分别与所述第一子存储块和所述第二子存储块耦接；
第一冗余数据线组和第二冗余数据线组，所述第一冗余数据线组和第二冗余数据线组分别与所述第一冗余存储块和所述第二冗余存储块耦接；
第一开关电路，所述第一开关电路耦接在所述第一数据线组和所述第一冗余数据线组之间；
第二开关电路，所述第二开关电路耦接在所述第一冗余数据线组和所述第二冗余数据线组之间；
第三开关电路，所述第三开关电路耦接在所述第二冗余数据线组和所述第二数据线组之间；以及
输入/输出缓冲器电路，所述输入/输出缓冲器电路被配置成与所述第一数据线组和所述第二数据线组通信数据，
其中，当所述第二开关电路和所述第三开关电路导通，而所述第一开关电路关断时，将要编程到所述第一冗余存储块中的数据经由所述第二数据线组和所述第二冗余数据线组从所述输入/输出缓冲器电路发送到所述第一冗余数据线组。
10.如权利要求9所述的半导体存储器件，其中，当所述第一开关电路和所述第二开关电路导通，而所述第三开关电路关断时，将要编程到所述第二冗余存储块中的数据经由所述第一数据线组和所述第一冗余数据线组从所述输入/输出缓冲器电路发送到所述第二冗余数据线组。
11.一种半导体存储器件，包括：
第一子存储块和第二子存储块；
第一冗余存储块和第二冗余存储块；
第一数据线组和第二数据线组，所述第一数据线组和第二数据线组分别与所述第一子存储块和所述第二子存储块耦接；
第一冗余数据线组和第二冗余数据线组，所述第一冗余数据线组和第二冗余数据线组分别与所述第一冗余存储块和所述第二冗余存储块耦接；
第一开关电路，所述第一开关电路耦接在所述第一数据线组和所述第一冗余数据线组之间；
第二开关电路，所述第二开关电路耦接在所述第一冗余数据线组和所述第二冗余数据线组之间；
第三开关电路，所述第三开关电路耦接在所述第二冗余数据线组和所述第二数据线组之间；以及
输入/输出缓冲器电路，所述输入/输出缓冲器电路被配置成与所述第一数据线组和所述第二数据线组通信数据，
其中，当所述第二开关电路和所述第三开关电路导通，而所述第一开关电路关断时，将从所述第一冗余存储块读取的数据经由所述第一冗余数据线组、所述第二冗余数据线组和所述第二数据线组发送到所述输入/输出缓冲器电路。
12.如权利要求11所述的半导体存储器件，其中，当所述第一开关电路和所述第二开关电路导通，而所述第三开关电路关断时，将从所述第二冗余存储块读取的数据经由所述第二冗余数据线组、所述第一冗余数据线组和所述第一数据线组发送到所述输入/输出缓冲器电路。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150008281A (ko) * 2013-07-12 2015-01-22 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템
CN103956182B (zh) * 2014-04-17 2017-02-15 清华大学 随机访问存储器单元结构、随机访问存储器及其操作方法
CN104637530B (zh) * 2014-04-17 2017-10-24 清华大学 一种冗余结构随机访问存储器
KR20160075070A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20160094154A (ko) 2015-01-30 2016-08-09 에스케이하이닉스 주식회사 데이터 전송 회로
JP6391172B2 (ja) * 2015-09-10 2018-09-19 東芝メモリ株式会社 メモリシステム
KR102576849B1 (ko) * 2018-07-13 2023-09-14 에스케이하이닉스 주식회사 메모리 장치
CN112365916A (zh) * 2020-11-09 2021-02-12 深圳市芯天下技术有限公司 一种NAND Flash存储架构及存储方法
JP7392181B2 (ja) 2021-03-24 2023-12-05 長江存儲科技有限責任公司 冗長バンクを使用した故障メインバンクの修理を伴うメモリデバイス
KR20230011405A (ko) 2021-03-24 2023-01-20 양쯔 메모리 테크놀로지스 씨오., 엘티디. 리던던트 뱅크를 이용하여 결함 메인 뱅크를 리페어하는 메모리 디바이스
WO2022198827A1 (en) * 2021-03-24 2022-09-29 Yangtze Memory Technologies Co., Ltd. Memory device with failed main bank repair using redundant bank

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101202107A (zh) * 2006-09-13 2008-06-18 意法半导体股份有限公司 具有非易失性地存储冗余数据的保留区域的与非闪存器件
CN102290104A (zh) * 2010-04-13 2011-12-21 海力士半导体有限公司 非易失性存储器件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5886943A (en) * 1996-09-18 1999-03-23 Hitachi, Ltd. Semiconductor memory having a hierarchical data line structure
KR20030017885A (ko) 2001-08-23 2003-03-04 플래시스 주식회사 반도체 메모리의 리페어 장치 및 방법
KR100827659B1 (ko) * 2006-09-20 2008-05-07 삼성전자주식회사 반도체 메모리 장치
US7466611B1 (en) * 2007-06-22 2008-12-16 Elite Semiconductor Memory Technology Inc. Selection method of bit line redundancy repair and apparatus performing the same
KR101616093B1 (ko) * 2010-02-19 2016-04-27 삼성전자주식회사 리페어 동작을 수행하는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
KR101644169B1 (ko) * 2010-04-29 2016-08-01 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 비휘발성 메모리 시스템
KR101100958B1 (ko) * 2010-09-06 2011-12-29 주식회사 하이닉스반도체 불휘발성 메모리 장치
KR101196907B1 (ko) * 2010-10-27 2012-11-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
JP5647026B2 (ja) * 2011-02-02 2014-12-24 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
US20130117615A1 (en) * 2011-11-07 2013-05-09 Su-a Kim Semiconductor memory device and system having redundancy cells

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101202107A (zh) * 2006-09-13 2008-06-18 意法半导体股份有限公司 具有非易失性地存储冗余数据的保留区域的与非闪存器件
CN102290104A (zh) * 2010-04-13 2011-12-21 海力士半导体有限公司 非易失性存储器件

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