CN104036825B - 存储器控制器和包括存储器控制器的存储器系统 - Google Patents

存储器控制器和包括存储器控制器的存储器系统 Download PDF

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Abstract

本发明提供了存储器控制器和包括存储器控制器的存储器系统以及一种操作方法，该方法是用于一种控制非易失性存储器的存储器设备的。该操作方法包括：响应于外部写入请求，管理指示出非易失性存储器的多条字线中的每一条的高端页编程状态的编程深度位图；以及响应于外部读取请求，基于编程深度位图的与要访问的字线相对应的信息来向非易失性存储器输出多个不同的读取命令之一。

Description

存储器控制器和包括存储器控制器的存储器系统
相关申请的交叉引用
本申请要求于2013年3月7日向韩国特许厅提交的韩国专利申请第10-2013-0024628号的优先权权益，通过引用将其全部内容结合于此。
技术领域
这里描述的发明构思涉及控制和/或包括存储多位数据的非易失性存储器设备的存储器控制器和存储器系统。
背景技术
半导体存储器通常被认为是诸如范围从卫星到消费性电子产品的基于计算机和微处理器的应用之类的数字逻辑系统设计的最至关重要的微电子组件。因此，为了更高的密度和更快的速度、通过缩放实现的包括工艺增强和技术发展在内的半导体存储器的制造的进步帮助其它数字逻辑家族建立了性能标准。
半导体存储器设备可被表征为易失性随机存取存储器（random access memory，RAM），或者非易失性存储器设备。在RAM中，逻辑信息或者是比如像静态随机存取存储器（static random access memory，SRAM）中那样通过设置双稳态触发器的逻辑状态来存储的，或者是像动态随机存取存储器（dynamic random access memory，DRAM）中那样通过对电容器的充电来存储的。在任一情况下，数据被存储，并且只要施加了电力，数据就可被读出，并且当电力被关断时数据丢失；因此，它们被称为易失性存储器。
非易失性存储器——比如掩模只读存储器（Mask Read-Only Memory，MROM）、可编程只读存储器（Programmable Read-Only Memory，PROM）、可擦除可编程只读存储器（Erasable Programmable Read-Only Memory，EPROM）和电可擦除可编程只读存储器（Electrically Erasable Programmable Read-Only Memory，EEPROM）——即使在电力被关断时也能够保持所存储的数据。取决于使用的制造技术，非易失性存储器数据存储模式可以是永久的或可重编程的。非易失性存储器在计算机、航空电子、电信和消费性电子产品工业中的各种各样的应用中用于程序和微代码存储。单片易失性以及非易失性存储器存储模式的结合在诸如非易失性SRAM（non-volatile SRAM，nvSRAM）之类的设备中也是可得的，以用于要求快速、可编程的非易失性存储器的系统中。此外，许多特殊的存储器体系结构已有了发展，这些存储器体系结构包含某种额外的逻辑电路来针对专用任务优化其性能。
然而，在非易失性存储器中，MROM、PROM和EPROM是不能由系统本身来自由擦除和写入的，从而一般用户要更新存储的内容是不容易的。另一方面，EEPROM能够被电擦除和写入。EEPROM（即，闪速EEPROM）的应用已经扩展到了辅助存储器和需要连续更新的系统编程。
发明内容
发明构思的实施例的一个方面被示出为提供一种控制非易失性存储器的存储器设备的操作方法。该操作方法包括：响应于外部写入请求，管理指示出非易失性存储器的多条字线中的每一条的高端（upper）页编程状态的编程深度位图；以及响应于外部读取请求，基于所述编程深度位图的与要访问的字线相对应的信息来向所述非易失性存储器输出多个不同的读取命令之一。
所述多个不同的读取命令可包括指引对只具有低端（lower）页编程状态的字线的读取操作的第一读取命令和指引对具有高端页编程状态的字线的读取操作的第二读取命令。
与根据所述第一读取命令执行的非易失性存储器的低端页读取操作相对应的读取时间可跟与根据所述第二读取命令执行的非易失性存储器的低端页读取操作相对应的读取时间相同。
根据所述第一读取命令和第二读取命令中的每一个执行的非易失性存储器的读取操作可不包括判定要访问的字线的高端页编程状态的操作。
在每条字线的存储单元处可存储至少2页数据。
发明构思的实施例的另一方面被示出为提供一种存储器系统，其包括：至少一个非易失性存储器；以及存储器控制器，被配置为控制所述至少一个非易失性存储器。所述存储器控制器响应于外部读取请求而基于编程深度位图的信息的与要访问的字线相对应的位信息来向所述至少一个非易失性存储器提供多个不同的读取命令之一，其中，所述编程深度位图指示出关于所述至少一个非易失性存储器的多条字线中的每一条的高端页编程状态。
所述存储器控制器可响应于外部写入请求而依据所述外部写入请求来管理所述编程深度位图。
多个读取命令可包括指引对只具有低端页编程状态的字线的读取操作的第一读取命令和指引对具有高端页编程状态的字线的读取操作的第二读取命令。
当接收到所述第一读取命令时，所述至少一个非易失性存储器可对要访问的字线的低端页数据执行读取操作。
当接收到第二读取命令时，所述至少一个非易失性存储器可基于与所述第二读取命令一起输入的页地址对要访问的字线的低端页数据和高端页数据之一执行读取操作。
与根据所述第一读取命令执行的非易失性存储器的低端页数据相对应的读取时间可跟与根据所述第二读取命令执行的非易失性存储器的低端页数据相对应的读取时间相同。
所述至少一个非易失性存储器不包括用于存储字线的编程状态的标志单元。可替换地，所述至少一个非易失性存储器可包括用于存储字线的编程状态的标志单元，其中，所述标志单元被访问以在所述至少一个非易失性存储器被提供以所述多个不同的读取命令之一之前形成所述编程深度位图。
所述至少一个非易失性存储器可包括存储单元，每个存储单元存储低端页数据和高端页数据。
根据所述第一读取命令和第二读取命令中的每一个执行的非易失性存储器的读取操作可不包括判定要访问的字线的高端页编程状态的操作。
发明构思的实施例的又一方面被示出为提供一种存储器控制器，其包括：主机接口，被配置为与主机设备接口；存储器接口，被配置为与包括多条字线的非易失性存储器接口；处理器，被配置为依据从所述主机接口接收到的请求将命令发送给所述存储器接口；以及存储器，被配置为存储所述非易失性存储器的多条字线中的每一条的高端页编程状态。所述处理器响应于经由所述主机接口接收到的读取请求而访问所述存储器来确定所述多条字线之中的要访问的字线的高端页编程状态，并且依据所确定的要访问的字线的高端页编程状态来将多个不同的读取命令之一发送到所述存储器接口。
所述多条字线中的每一条的高端页编程状态可在所述存储器中被存储为位图，并且所述处理器可被配置为响应于经由所述主机接口接收到的写入请求而更新所述位图。
发明构思的实施例的又一方面被示出为提供一种非易失性存储器设备的读取方法，其包括：判定输入的读取命令是否是对于具有高端页编程状态的字线的读取命令。当输入的读取命令被判定为不是对于具有高端页编程状态的字线的读取命令时，对所述字线执行第一低端页读取操作。当输入的读取命令被判定为是对于具有高端页编程状态的字线的读取命令时，判定与输入的读取命令一起输入的页地址是否是低端页地址。当与输入的读取命令一起输入的页地址被判定为是低端页地址时，对所述字线执行第二低端页读取操作。当与输入的读取命令一起输入的页地址被判定为不是低端页地址时，对所述字线执行高端页读取操作。
执行第一低端页读取操作所花费的读取时间可跟执行第二低端页读取操作所花费的读取时间相同。
第一低端页读取操作、第二低端页读取操作和高端页读取操作中的每一个可不包括判定所述字线的高端页编程状态的操作。
所述非易失性存储器设备可包括用于存储字线的编程状态的标志单元，并且可不响应于输入的读取命令而访问所述标志单元。
所述高端页读取操作的高端页可包括中间页和最高页，并且对字线执行高端页读取操作可包括：判定输入的页地址是否是中间页地址。当输入的页地址被判定为是中间页地址时，可对所述字线执行中间页读取操作。当输入的页地址被判定为不是中间页地址时，可对所述字线执行最高页读取操作。
中间页读取操作和最高页读取操作中的每一个可不包括判定所述字线的高端页编程状态的操作。
所述高端页读取操作的高端页可包括第一中间页、第二中间页和最高页，并且对字线执行高端页读取操作可包括：判定输入的页地址是否是第一中间页地址。当输入的页地址被判定为是第一中间页地址时，可对所述字线执行第一中间页读取操作。当输入的页地址被判定为不是第一中间页地址时，关于输入的页地址是否是第二中间页地址进行判定。当输入的页地址被判定为是第二中间页地址时，可对所述字线执行第二中间页读取操作。当输入的页地址被判定为不是第二中间页地址时，可对所述字线执行最高页读取操作。
第一中间页读取操作、第二中间页读取操作和最高页读取操作中的每一个可不包括判定所述字线的高端页编程状态的操作。
发明构思的实施例的另一方面被示出为提供一种非易失性存储器设备，其包括：存储单元阵列，包括布置成行和列的存储单元；读取/写入电路，被配置为从所述存储单元阵列读取数据和在所述存储单元阵列处存储数据；以及控制逻辑，被配置为响应于从外部设备提供的读取命令而控制读取/写入电路。所述控制逻辑判定读取命令是指引对具有低端页编程状态的字线的读取操作的第一读取命令还是指引对具有高端页编程状态的字线的读取操作的第二读取命令。当所述读取命令被确定为是第二读取命令时，所述控制逻辑控制所述读取/写入电路基于与所述第二读取命令一起输入的页地址读取字线的低端页或高端页。
与所述第一读取命令和第二读取命令相对应的每个读取操作可不包括判定字线的高端页编程状态的操作。
所述存储单元阵列还可包括用于存储字线的编程状态的标志单元，并且可不响应于所述读取命令而访问所述标志单元。
根据所述第一读取命令执行的低端页读取操作的读取时间与根据所述第二读取命令执行的低端页读取操作的读取时间相同。
附图说明
从接下来参考附图的详细描述，上述和其它方面和特征将变得清楚，除非另有规定，否则附图中相似的参考标记在各幅图各处指代相似的部件，其中：
图1A和图1B是示意性示出在2位存储操作期间非易失性存储器单元的阈值电压分布的示例的图；
图2是示意性示出根据发明构思的实施例的存储器系统的框图；
图3是示意性示出图2中所示的存储器控制器的示例的框图；
图4是示意性示出被加载到图2中所示的缓冲存储器上的编程深度位图的示例的图；
图5是示意性示出图2中所示的非易失性存储器设备的示例的框图；
图6是示意性示出根据发明构思的另一实施例的图2的非易失性存储器设备的框图；
图7是用于在描述根据发明构思的实施例的存储器控制器的写入操作方法时参考的流程图；
图8是用于在描述根据发明构思的实施例的存储器控制器的读取操作方法时参考的流程图；
图9是用于在描述根据发明构思的实施例的非易失性存储器设备的读取方法时参考的流程图；
图10是描述根据发明构思的存储器系统的读取性能的改善的用于参考的图；
图11是示意性示出每单元存储3位数据的非易失性存储器设备的阈值电压分布的示例的图；
图12是用于在描述根据发明构思的另一实施例的非易失性存储器设备的读取方法时参考的流程图；
图13是示意性示出每单元存储4位数据的非易失性存储器设备的阈值电压分布的示例的图；
图14是用于在描述根据发明构思的又一实施例的非易失性存储器设备的读取方法时参考的流程图；
图15是示意性示出根据发明构思的又一实施例的非易失性存储器设备的框图；
图16是示意性示出图15中所示的存储块的3D结构的示例的透视图；
图17是图16中所示的存储块的等效电路图；
图18是示意性示出根据发明构思的实施例的计算系统的框图；
图19是示意性示出根据发明构思的实施例的固态驱动器的框图；
图20是示意性示出使用图19中所示的固态驱动器的存储装置的示例的框图；
图21是示意性示出使用图19中所示的固态驱动器的存储服务器的示例的框图；
图22是示意性示出根据发明构思的实施例的嵌入式存储装置的框图；
图23是示意性示出根据发明构思的实施例的通信设备的框图；
图24是示意性示出根据发明构思的实施例的固态驱动器设备所被应用到的系统的图；
图25是示意性示出根据发明构思的实施例的存储卡的框图；
图26是示意性示出根据发明构思的实施例的数字静态相机的框图；并且
图27是示意性示出图25中所述的存储卡所被应用到的各种系统的图。
具体实施方式
将参考附图详细描述实施例。然而，发明构思可以以各种不同形式来具体实现，而不应当被解释为仅限于所例示的实施例。更确切地说，这些实施例是作为示例来提供的，以使得本公开将会透彻且完整，并且将把发明构思的构思充分地传达给本领域技术人员。因此，对于发明构思的一些实施例，不描述已知的过程、元件和技术。除非另有注明，否则相似的参考标记在各幅附图和所写描述各处表示相似的元件，从而将不重复描述。在附图中，为了清晰起见，层和区域的大小和相对大小可被夸大。
要理解，虽然在这里可使用术语“第一”、“第二”、“第三”等等来描述各种元件、组件、区域、层和/或片段，但这些元件、组件、区域、层和/或片段不应受这些术语所限。这些术语只是用于将一个元件、组件、区域、层或片段与另一区域、层或片段相区分。从而，以下论述的第一元件、组件、区域、层或片段可被称为第二元件、组件、区域、层或片段，而不脱离发明构思的教导。
空间关系术语，例如“在…下面”、“在…下方”、“下部的”、“在…之下”、“在…之上”、“上部的”等等，在这里为了容易描述起见可用来描述如图中所示的一个元件或特征与另外的（一个或多个）元件或（一个或多个）特征的关系。将会理解，除了图中所描绘的方位以外，空间相关术语还意在涵盖设备在使用或操作中的不同方位。例如，如果图中的设备被翻转，那么被描述为在其它元件或特征“下方”、“下面”或“之下”的元件的方位于是将在其它元件或特征“之上”。从而，示范性术语“在…下方”和“在…之下”可涵盖在上方和在下方这两个方位。设备可处在其它方位（旋转90度或在其它方位）并且这里使用的空间相关描述可被相应地解释。此外，也将理解，当一层被称为在两层“之间”时，其可以是这两层之间的唯一层，或者也可能存在一个或多个居间层。
这里使用的术语只是为了描述特定实施例，而不意在限制发明构思。这里使用的单数形式的“一”和“一个”意在也包括复数形式，除非上下文另有明确指示。还要理解，术语“包括”和/或“包含”当在本说明书中使用时指明了所陈述的特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元件、组件和/或其群组的存在或添加。这里使用的术语“和/或”包括列出的相关联项目中的一个或多个的任何和全部组合。另外，术语“示范性”意在指示例或图示。
将会理解，当一元件或层被称为“在另一元件或层上”、“连接到另一元件或层”、“耦合到另一元件或层”或者“与另一元件或层相邻”时，其可直接在该另一元件或层上、直接连接到该另一元件或层、直接耦合到该另一元件或层或者与该另一元件或层直接相邻，或者可存在居间的元件或层。相反，当一元件被称为“直接在另一元件或层上”、“直接连接到另一元件或层”、“直接耦合到另一元件或层”或“与另一元件或层紧邻”时，则没有居间的元件或层存在。
除非另有定义，否则这里使用的所有术语（包括技术和科学术语）具有与本发明构思所属的技术领域的普通技术人员通常理解的含义相同的含义。还将理解，术语，例如常用的辞典中定义的那些术语，应当被解释为具有与其在相关领域和/或本说明书的上下文中的含义一致的含义，而不会被以理想化的或过度正式的意义来解释，除非这里明确地这样定义。
图1A和图1B是示意性示出在2位数据被存储的操作期间非易失性存储器单元的阈值电压分布的图。在图1A中，示出了当利用低端数据（例如，最低有效位（leastsignificant bit，LSB）数据）来对存储单元编程时形成的阈值电压分布。在图1B中，示出了当利用高端数据（例如，最高有效位（most significant bit，MSB）数据）来对经LSB编程的存储单元编程时形成的阈值电压分布。
参考图1A，当被利用LSB数据来编程时，存储单元可具有擦除状态10或编程状态12。可以读取电压R0为基础来确定LSB数据。例如，存储单元的LSB数据（1或0）可由流经被施加了读取电压R0的存储单元的电流的量来区分。
参考图1B，当具有擦除状态10或编程状态12的经LSB编程的存储单元被MSB编程时，其可具有擦除状态20以及状态22、24和26之一。状态20至26可对应于2位数据。例如，20、22、24和26可以分别被设计为两位数据“11”、“01”、“00”和“10”。有了这样的位排序，可以读取电压R2为基础来确定LSB数据，并且可以读取电压R1和R3为基础来确定MSB数据。然而，要充分理解，每个状态的位指定不限于图1B中所示的示例。
在图1B的示例中，存储单元的LSB数据可由以位线电压为基础而读取的值来决定，而该位线电压是根据流经被施加了读取电压R2的存储单元的电流的量来决定的。MSB数据可由第一值和第二值的组合来决定，其中，第一值是以根据流经被施加了读取电压R1的存储单元的电流的量决定的位线电压为基础来读取的，第二值是以根据流经被施加了读取电压R3的存储单元的电流的量决定的位线电压为基础来读取的。
读取序列可根据按照外部读取请求选择的字线是处于LSB编程状态还是MSB编程状态而有所不同。换言之，读取电压可根据所选字线是处于LSB编程状态还是MSB编程状态而被改变。例如，所选字线是处于LSB编程状态还是MSB编程状态可通过参考标志单元的状态来判定。例如，当在存储单元处，MSB数据被编程时，标志单元可被编程为具有编程状态24和26之一。
在LSB页数据的读取操作中，当利用读取电压R2从根据读取请求选择的字线的存储单元读取LSB页数据时，可将标志单元的状态一起读取。当从标志单元读取的数据指示出所选字线处于LSB编程状态时，可利用读取电压R0从所选字线的存储单元再次读取与读取请求相对应的LSB页数据。利用读取电压R0读取的数据可以是与读取请求相对应的LSB页数据。当从标志单元读取的数据指示出所选字线处于MSB编程状态时，利用读取电压R2读取的数据可以是与读取请求相对应的LSB页数据。
在MSB页数据的读取操作中，当利用读取电压R2读取根据读取请求选择的字线的存储单元时，可将标志单元的状态一起读取。当从标志单元读取的数据指示出所选字线处于MSB编程状态时，可利用读取电压R3再次读取所选字线的存储单元。利用读取电压R1和R3读取的数据的组合可以是与读取请求相对应的MSB页数据。当从标志单元读取的数据指示出所选字线处于LSB编程状态时，利用读取电压R1读取的数据可以是与读取请求相对应的MSB页数据。
如上所述的对标志单元的使用需要与读取标志单元的状态相关联的读取时间。即，例如，为确定LSB数据，可需要两个读取操作，即，确定所选字线处于LSB编程状态的在读取电压R2处的第一读取操作和读取LSB数据的在R0处的第二读取操作。因为读取序列是利用标志单元决定的，所以执行读取操作所花费的时间由于标志单元必须被读取会增加。相反，在如这里将描述的发明构思的实施例中，可在不使用标志单元的情况下确定每条字线的状态（即，LSB编程状态或MSB编程状态）。确定每条字线的状态可利用每条字线的编程深度信息在固件级别实现。在此情况下，可从读取时间中排除确定标志单元的状态所花费的时间。另外，可根据由每条字线的编程深度信息决定的读取序列来读取LSB页数据。也就是说，在发明构思的情况下，为了根据所选字线是处于LSB编程状态还是MSB编程状态来确定页数据，可不需两个读取操作。稍后将对此进行更充分的描述。
图2是示意性示出根据发明构思的实施例的存储器系统的框图。
参考图2，根据发明构思的实施例的存储器系统可包括存储器控制器1200和作为多位/多位阶存储器设备的非易失性存储器设备1400。存储器控制器1200可被配置为根据外部请求（例如写入请求、读取请求等等）控制非易失性存储器设备1400。存储器控制器1200可被配置为在没有外部请求的情况下根据内部请求（例如，与突然断电相关联的操作、耗损均衡操作（wear leveling operation）、读取回收操作（read reclaim operation）等等）控制非易失性存储器设备1400。存储器控制器1200的与内部请求相对应的操作可在主机请求被处理之后在主机的超时时段内执行。可替换地，存储器控制器1200的与内部请求相对应的操作可在存储器控制器1200的空闲时间内执行。
非易失性存储器设备1400可响应于存储器控制器1200的控制而操作，并且可被用作一类存储数据信息的存储介质。存储介质可由一个或多个存储器芯片形成。非易失性存储器设备1400可经由一个或多个通道与存储器控制器1200通信。非易失性存储器设备1400例如可包括NAND闪速存储器设备。在非易失性存储器设备1400是每单元存储2位数据的存储器设备的情况下，2页数据（以下称为LSB页数据和MSB页数据）可被存储在与每条字线相连接的存储单元处。
存储器控制器1200可被配置为基于主机1600的写入请求来管理编程深度图。编程深度图可包括指示出非易失性存储器设备1400的每条字线是处于LSB编程状态还是MSB编程状态的信息。可在主机1600发出读取请求时查阅编程深度图。例如，编程深度图可用于判定与主机1600的读取请求相对应的字线是处于LSB编程状态还是MSB编程状态。存储器控制器1200可向非易失性存储器设备1400输出不同的读取命令之中与判定结果相对应的读取命令。这里，不同的读取命令可包括：指示字线处于LSB编程状态时的读取操作的第一读取命令，和指示字线处于MSB编程状态时的读取操作的第二读取命令。参考图1A和图1B的示例，当接收到第一读取命令时，非易失性存储器设备1400可执行利用读取电压R0的读取操作。当接收到第二读取命令时，非易失性存储器设备1400可执行利用读取电压R2的读取操作或利用读取电压R1和R3的读取操作。利用读取电压R2的读取操作以及利用读取电压R1和R3的读取操作可以从存储器控制器1200提供的行地址中包括的页地址为基础来决定。
从以上描述可理解，非易失性存储器设备1400可以根据输入的读取命令决定的读取序列为基础来执行读取操作。这可意味着确定标志单元的信息所花费的时间和/或执行额外的读取操作（例如，图1B中描述的R0读取操作）所花费的时间不是必需的。从而，可以改善存储器系统的读取性能。
在示范性实施例中，非易失性存储器设备1400可不包括用于存储指示出每条字线是处于LSB编程状态还是MSB编程状态的信息的标志单元。然而，发明构思不限于此。例如，非易失性存储器设备1400可包括用于存储指示出每条字线是处于LSB编程状态还是MSB编程状态的信息的标志单元。在此情况下，标志单元处存储的信息可不用于决定参考图1A和1B所述的读取序列。例如，标志单元处存储的信息必要时可用于恢复编程深度图。可替换地，标志单元处存储的信息可用于在加电时初始填充编程深度图。
在示范性实施例中，存储器控制器1200和非易失性存储器设备1400可构成直接安装在便携式电子设备的板上的多媒体卡（multi-media card，MMC）或嵌入式MMC（embeddedMMC，eMMC）。然而，发明构思不限于此。
图3是示意性示出图2中所示的存储器控制器的示例的框图。图4是示意性示出被加载到图2中所示的缓冲存储器上的编程深度位图的示例的图。
参考图3，存储器控制器1200可包括作为第一接口的主机接口1210、作为第二接口的存储器接口1220、CPU1230、缓冲存储器1240以及差错检测和校正电路（error detectingand correcting circuit，ECC）1250。
主机接口1210可被配置为与外部设备（例如，主机）接口，并且存储器接口1220可被配置为与图2中所示的非易失性存储器设备1400接口。CPU1230可被配置为控制控制器1200的整体操作。CPU1230例如可被配置为操作固件，比如闪速转换层（Flash TranslationLayer，FTL）。FTL可执行多种功能。例如，FTL可包括执行地址映射操作、读取回收操作、差错校正操作等等的多种层。缓冲存储器1240可用于临时存储要经由主机接口1210从外部设备传送的数据或者要经由存储器接口1220从非易失性存储器设备1400传送的数据。缓冲存储器1240可由DRAM、SRAM或者DRAM和SRAM的组合形成。然而，发明构思不限于此。ECC1250可被配置为对要存储在非易失性存储器设备1400中的数据进行编码并且对从非易失性存储器设备1400读出的数据进行解码。
缓冲存储器1240可用于存储控制非易失性存储器设备1400所必要的信息。例如，地址映射表1241和编程深度位图1242可被存储在缓冲存储器1240处。地址映射表1241可用于存储从主机1600提供的逻辑地址与非易失性存储器设备1400的物理地址之间的映射关系。编程深度位图1242可用于存储指示非易失性存储器设备1400的每条字线上的MSB编程状态的编程深度信息。
参考图4，例如，编程深度位图1242可包括分别与非易失性存储器设备1400的字线WL1至WLn相对应的位信息。位信息可分别具有初始值“1”。为“1”的位信息可指示出字线处于LSB编程状态或擦除状态，也就是说不处于MSB编程状态。可根据主机1600的写入请求来改变（或更新）编程深度位图1242的位信息。换言之，可根据在主机1600发出写入请求时存储器控制器1200的物理地址来改变（或更新）编程深度位图1242的位信息。当对特定字线的写入操作被请求两次时（或者，对特定字线的MSB编程操作被请求时），特定字线的位信息可被从“1”改变到“0”。位信息的改变可通过更新存储在缓冲存储器1240处的编程深度位图1242来完成。是否需要对特定字线的MSB编程操作可以要访问的页的地址（例如，每条字线的物理页地址）为基础来判定。然而，用于判定是否需要对特定字线的MSB编程操作的基准不限于本公开的示例。
在主机1600发出读取请求时，存储器控制器1200可判定与存储被读取请求的数据的页相对应的字线是否处于MSB编程状态。这可以编程深度位图1242为基础来执行。当编程深度位图1242的位信息指示出要访问的字线不处于MSB编程状态时，存储器控制器1200可向非易失性存储器设备1400提供伴随利用读取电压R0的读取操作的第一读取命令。当接收到第一读取命令时，非易失性存储器设备1400可执行利用读取电压R0的读取操作。这里，与第一读取命令相对应的读取序列可不包括确定标志单元的状态的操作。
当编程深度位图1242的位信息指示出要访问的字线处于MSB编程状态时，存储器控制器1200可向非易失性存储器设备1400提供伴随利用读取电压R2的读取操作或利用读取电压R1和R3的读取操作的第二读取命令。当接收到第二读取命令时，非易失性存储器设备1400可执行利用读取电压R2的读取操作或利用读取电压R1和R3的读取操作。这里，与第二读取命令相对应的读取序列可不包括确定标志单元的状态的操作。在要访问的字线的页地址对应于LSB页时，可执行利用读取电压R2的读取操作。在要访问的字线的页地址对应于MSB页时，可执行利用读取电压R1和R3的读取操作。
发明构思的存储器控制器1200可基于关于要访问的字线的编程深度信息来生成不同的读取命令，并且非易失性存储器设备1400可执行与输入的读取命令相对应的读取序列。在此情况下，发明构思的存储器系统可不需要用于存储字线的编程状态的标志单元。这可意味着确定标志单元的信息所花费的时间和/或执行额外的读取操作所花费的时间不是必需的。从而，可以改善存储器系统的读取性能。
虽然在图中没有示出，但存储器控制器1200还可包括随机化器/解随机化器，该随机化器/解随机化器被配置为对要存储在非易失性存储器设备1400中的数据进行随机化并且对从非易失性存储器设备1400读取的数据进行解随机化。随机化器/解随机化器的示例在第2010/0088574号美国专利公布中公开，通过引用将其全部内容结合于此。
在示范性实施例中，主机接口1210可由计算机总线标准、存储总线标准和iFCPPeripheral总线标准之一或者两种或更多种标准的组合形成。计算机总线标准可包括S-100总线、Mbus、Smbus、Q-Bus、ISA、Zorro II、Zorro III、CAMAC、FASTBUS、LPC、EISA、VME、VXI、NuBus、TURBOchannel、MCA、Sbus、VLB、PCI、PXI、HP GSC总线、CoreConnect、InfiniBand、UPA、PCI-X、AGP、PCIe、英特尔QuickPath互连（Intel QuickPathInterconnect）、超传输（Hyper Transport）等等。存储总线标准可包括ST-506、ESDI、SMD、并行ATA、DMA、SSA、HIPPI、USB MSC、FireWire(1394)、串行ATA、eSATA、SCSI、并行SCSI、串行附接SCSI、光纤通道（Fibre Channel）、iSCSI、SAS、RapidIO、FCIP等等。iFCPPeripheral总线标准可包括苹果桌面总线（Apple Desktop Bus）、HIL、MIDI、Multibus、RS-232、DMX512-A、EIA/RS-422、IEEE-1284、UNI/O、1-Wire、I2C、SPI、EIA/RS-485、USB、相机链路（CameraLink）、外部PCIe、光峰（Light Peak）、多站总线（Multidrop Bus）等等。
图5是示意性示出图2中所示的非易失性存储器设备的示例的框图。
非易失性存储器设备1400例如可以是NAND闪速存储器设备。然而，要充分理解，非易失性存储器设备1400不限于NAND闪速存储器设备。例如，发明构思可被应用到NOR闪速存储器设备、电阻式随机存取存储器（Resistive Random Access Memory，RRAM）设备、相变存储器（Phase-Change Memory，PRAM）设备、磁阻式随机存取存储器（MagnetroresistiveRandom Access Memory，MRAM）设备、铁电随机存取存储器（Ferroelectric Random AccessMemory，FRAM）设备、自旋转移矩随机存取存储器（Spin Transfer Torque Random AccessMemory，STT-RAM）等等。另外，非易失性存储器设备1400可实现为具有三维阵列结构并且其示例将在稍后参考图15进行描述。具有三维阵列结构的非易失性存储器设备可被称为垂直NAND闪速存储器设备。发明构思可被应用到包括由绝缘膜形成的电荷存储层的电荷俘获闪速（Charge Trap Flash，CTF）存储器设备，以及包括由导电浮栅形成的电荷存储层的闪速存储器设备。
参考图5，非易失性存储器设备1400可包括存储单元阵列1410、地址译解码器1420、电压生成器1430、控制逻辑1440、页缓冲电路1450以及输入/输出接口1460。
存储单元阵列1410可包括布置在行（例如，字线）和列（例如，位线）的交叉点处的存储单元。每个存储单元可存储1位数据或作为多位数据的M位数据（M为2或以上的整数）。与稍后图6的实施例相反，该实施例的存储单元阵列1410可不包括用于存储字线的编程状态的标志单元。地址解码器1420可受控制逻辑1440控制，并且可对存储单元阵列1410的行（例如，字线、（一条或多条）串选择线、（一条或多条）地选择线、共源线等等）执行选择和驱动操作。电压生成器1430可受控制逻辑1440控制，并且可生成每个操作所需的电压，例如高电压、编程电压、读取电压、验证电压、擦除电压、通过电压、体电压等等。由电压生成器1430生成的电压可经由地址解码器1420被提供给存储单元阵列1410。
页缓冲电路1450可受控制逻辑1440控制，并且可被配置为从存储单元阵列1410读取数据并根据编程数据来驱动存储单元阵列1410的列（例如，位线）。页缓冲电路1450可包括分别与位线或位线对相对应的页缓冲器。每个页缓冲器可包括多个锁存器。输入/输出接口1460可受控制逻辑1440控制，并且可与外部设备（例如，图2中所示的存储器控制器1200）接口。虽然在图5中没有示出，但输入/输出接口1460可包括列解码器、接收数据的输入缓冲器、输出数据的输出缓冲器等等，所述列解码器被配置为按预定的单位选择页缓冲电路1450的页缓冲器。
控制逻辑1440可被配置为控制非易失性存储器设备1400的整体操作。控制逻辑1440可判定从存储器控制器1200提供的读取命令是否是伴随利用读取电压R0的读取操作的第一读取命令。如果从存储器控制器1200提供的读取命令是第一读取命令，则控制逻辑1440可控制电压生成器电路1430生成读取电压R0。然后，读取操作可在控制逻辑1440的控制下被执行，其中，读取电压R0被施加到所选的字线。
如果从存储器控制器1200提供的读取命令被判定为不是第一读取命令，则控制逻辑1440可判定与读取命令一起输入的页地址是否是LSB页地址。如果输入的页地址是LSB页地址，则控制逻辑1440可控制电压生成器电路1430生成读取电压R2。然后，读取操作可在控制逻辑1440的控制下被执行，其中，读取电压R2被施加到所选的字线。如果输入的页地址不是LSB页地址，则控制逻辑1440可控制电压生成器电路1430顺序地生成读取电压R1和R3。然后，读取操作可在控制逻辑1440的控制下被顺序地执行，其中，读取电压R1和R3中的每一个被施加到所选的字线。
在示范性实施例中，地址解码器1420、电压生成器1430和页缓冲电路1450可构成被配置为从存储单元阵列1410读取数据和在存储单元阵列1410处存储数据的读取/写入电路。可替换地，页缓冲电路1450可构成被配置为从存储单元阵列1410读取数据和在存储单元阵列1410处存储数据的读取/写入电路。
图6是示意性示出根据发明构思的另一实施例的图2的非易失性存储器设备的框图。
参考图6，非易失性存储器设备1400a可包括存储单元阵列1410a、地址解码器1420a、电压生成器1430a、控制逻辑1440a、页缓冲电路1450a以及输入/输出接口1460a。除了存储单元阵列1410a以外，图6的非易失性存储器设备1400a与先前描述的图5的相同，从而这里的描述聚焦于存储单元阵列1410a以避免冗余。
存储单元阵列1410a可包括用于存储字线的编程状态的标志单元。标志单元可在字线的MSB编程操作时被编程。存储在标志单元处的编程状态信息可用于在加电或突然断电时制作编程深度位图1242，在正常读取操作中不被使用。然而，发明构思不限于此。
图7是示意性示出根据发明构思的实施例的存储器控制器的写入操作方法的流程图。以下，将参考附图更充分地描述根据发明构思的实施例的存储器控制器的写入操作方法。
参考图7，在操作S100中，存储器控制器1200可从主机1600接收写入请求。此时，被写入请求的数据可被临时存储在缓冲存储器1240处。在操作S110中，存储器控制器1200可将与写入请求一起输入的逻辑地址（logical address，LA）映射到非易失性存储器设备1400的物理地址（physical address，PA）上。在操作S120中，存储器控制器1200可判定是否需要对编程深度位图（program depth bit map，PDBM）1242的更新。例如，可判定映射的物理地址的页地址是否是MSB页地址。如果映射的物理地址的页地址不是MSB页地址，则该方法可前进到操作S130，在该操作中存储在缓冲存储器1240处的地址映射表（addressmapping table，AMT）1241可被更新。然后，该方法可前进到操作S150。如果映射的物理地址的页地址不是MSB页地址，则该方法可前进到操作S140，在该操作中地址映射表1241和编程深度位图1242被更新。对编程深度位图1242的更新可通过把要访问的字线的位信息从“1”改变到“0”来完成。然后，该方法可前进到操作S150。在操作S150中，存储器控制器1200可向非易失性存储器设备1400提供编程命令和临时存储在缓冲存储器1240处的写入数据。然后，该方法可结束。
在示范性实施例中，可以用逻辑地址和物理地址的映射来替换在操作S130和S140中对地址映射表1241的更新。
图8是示意性示出根据发明构思的实施例的存储器控制器的读取操作方法的流程图。以下，将参考附图更充分地描述根据发明构思的实施例的存储器控制器的读取操作方法。
参考图8，在操作S200中，存储器控制器1200可从主机1600接收读取请求。在操作S210中，存储器控制器1200可基于存储在缓冲存储器1240处的编程深度位图1242来判定与存储被读取请求的数据的页相对应的字线是否处于MSB编程状态。如果要访问的字线被判定为不处于MSB编程状态（例如具有为“1”的编程深度位（program depth bit，PDB）信息），则该方法可前进到操作S220，在该操作中存储器控制器1200可向非易失性存储器设备1400发出第一读取命令。第一读取命令可以是指示出要访问的字线不处于MSB编程状态的读取命令，并且非易失性存储器设备1400在接收到第一读取命令时可执行利用读取电压R0的读取操作。
如果要访问的字线被判定为处于MSB编程状态（例如具有为“0”的PDB信息），则该方法可前进到操作S230，在该操作中存储器控制器1200可向非易失性存储器设备1400发出第二读取命令。第二读取命令可以是指示出要访问的字线处于MSB编程状态的读取命令，并且非易失性存储器设备1400在接收到第二读取命令时可执行利用读取电压R2的读取操作或者利用读取电压R1和R3的读取操作。然后，该方法可结束。
图9是示意性示出根据发明构思的实施例的非易失性存储器设备的读取方法的流程图。以下，将参考附图更充分地描述根据发明构思的实施例的非易失性存储器设备的读取方法。
参考图9，在操作S300中，非易失性存储器设备1400可从存储器控制器1200接收读取命令。在操作S310中，控制逻辑1440可判定输入的读取命令是否是第一读取命令。当输入的读取命令被判定为是第一读取命令时，该方法可前进到操作S320。这里，输入的读取命令是第一读取命令的情况可意味着要访问的字线不处于MSB编程状态。在操作S320中，可执行利用读取电压R0的读出操作。例如，控制逻辑1440可控制电压生成器电路1430以使得读取电压R0被生成。可通过页缓冲电路1450执行读出操作，其中，读取电压R0被施加到要访问的字线。在操作S330中，读出的数据可作为被读取请求的数据被输出到存储器控制器1200。
返回到操作S310，如果输入的读取命令不是第一读取命令，则该方法可前进到操作S340。这里，输入的读取命令不是第一读取命令的情况可意味着要访问的字线处于MSB编程状态。在操作S340中，可判定要访问的字线的读取操作是否是LSB读取操作。也就是说，可判定要访问的字线的页地址是否是LSB页地址。在要访问的字线的页地址是LSB页地址的情况下，该方法可前进到操作S350，在该操作中执行利用读取电压R2的读出操作。例如，控制逻辑1440可控制电压生成器电路1430以使得读取电压R2被生成。可通过页缓冲电路1450执行读出操作，其中，读取电压R2被施加到要访问的字线。在操作S330中，读出的数据可作为被读取请求的数据被输出到存储器控制器1200。
返回到操作S340，如果要访问的字线的页地址不是LSB页地址，则该方法可前进到操作S370。在操作S370中，执行利用读取电压R1的读出操作。例如，控制逻辑1440可控制电压生成器电路1430以使得读取电压R1被生成。可通过页缓冲电路1450执行读出操作，其中，读取电压R1被施加到要访问的字线。在操作S380中，执行利用读取电压R3的读出操作。例如，控制逻辑1440可控制电压生成器电路1430以使得读取电压R3被生成。可通过页缓冲电路1450执行读出操作，其中，读取电压R3被施加到要访问的字线。在操作S390中，利用读取电压R1和R3读出的数据的组合可作为被读取请求的数据被输出到存储器控制器1200。然后，该方法可结束。
图10是用于在描述根据发明构思的存储器系统的读取性能的改善时参考的图。在图10中，块B100可示出以使用标志单元的传统方式执行LSB页读取操作和MSB页读取操作所花费的读取时间（其中，R/nB为低）。块B200可示出以使用编程深度位图1242，即不使用标记单元执行LSB页读取操作和MSB页读取操作所花费的读取时间。
在使用标志单元的情况下，在LSB页读取操作中，在tR2期间可执行利用读取电压R2的读出操作。此时，标志单元的数据也可被读出。在tMFC期间可判定从标志单元读取的数据是指示LSB编程状态还是MSB编程状态。如果从标志单元读取的数据指示LSB编程状态，则在tR0期间可额外地执行利用读取电压R0的读出操作。利用读取电压R0读出的数据可作为被读取请求的数据被输出。如果从标志单元读取的数据指示MSB编程状态，则利用读取电压R2读出的数据可作为被读取请求的数据被输出。
在使用标志单元的情况下，在MSB页读取操作中，在tR1期间可执行利用读取电压R1的读出操作。此时，标志单元的数据也可被读出。在tMFC期间可判定从标志单元读取的数据是指示LSB编程状态还是MSB编程状态。如果从标志单元读取的数据指示MSB编程状态，则在tR3期间可执行利用读取电压R3的读出操作。利用读取电压R1和R3读出的数据的组合可作为被读取请求的数据被输出。如果从标志单元读取的数据指示LSB编程状态，则页缓冲电路1450可被设定到设定状态（例如，数据“1”），并且设定状态的数据可作为被读取请求的数据被输出。
因此，对标志单元和单个读取命令的传统使用可使得判定从标志单元读取的数据是否指示MSB编程状态的执行时间tMFC成为必要。在发明构思的实施例的存储器系统的情况下，参考块B200，当接收到第一读取命令时，在tR0期间可执行利用读取电压R0的读出操作。利用读取电压R0读出的数据可作为被读取请求的数据被输出。当接收到第二读取命令时，可判定与第二读取命令一起输入的页地址是否是LSB页地址。当输入的页地址是LSB页地址时，在tR2期间可执行利用读取电压R2的读取操作。利用读取电压R2读出的数据可作为被读取请求的数据被输出。当输入的页地址是MSB页地址时，在tR1期间可执行利用读取电压R1的读取操作，在tR3期间可执行利用读取电压R3的读取操作。利用读取电压R1和R3读出的数据的组合可作为被读取请求的数据被输出。
与使用标志单元的读取操作相比，发明构思的实施例可不需要判定从标志单元读取的数据是否指示MSB编程状态所花费的时间tMFC。从而，可以改善根据发明构思的实施例的存储器系统的读取性能。与使用标志单元的读取操作相比，无论是否执行对所选字线的MSB页编程操作，执行LSB页读取操作所花费的时间tR2和tR0都可彼此相等。另外，根据所选字线是否处于MSB编程状态，可从存储器控制器1200提供不同的读取命令。
图11是示意性示出每单元存储3位数据的非易失性存储器设备的阈值电压分布的图。
在每单元存储3位数据的非易失性存储器设备中，存储单元可具有图11中所示的多个状态30至37之一。在与每条字线相连接的存储单元处可存储3页数据。例如，在与每条字线相连接的存储单元处可存储最低页数据（或者，第一页数据）、中间页数据（或者，第二页数据）和最高页数据（或者，第三页数据）。图11中所示的位排序可以是示范性的，并且发明构思不限于此。
最低页数据可在读取电压R4-3P被施加到所选字线的情况下从存储单元读取。中间页数据可以是在读取电压R2-3P被施加到所选字线的情况下从存储单元读取的数据和在读取电压R6-3P被施加到所选字线的情况下从存储单元读取的数据的组合。最高页数据可以是在读取电压R1-3P被施加到所选字线的情况下从存储单元读取的数据、在读取电压R3-3P被施加到所选字线的情况下从存储单元读取的数据、在读取电压R5-3P被施加到所选字线的情况下从存储单元读取的数据以及在读取电压R7-3P被施加到所选字线的情况下从存储单元读取的数据的组合。
所选字线中的页之中被读取请求的页可如上所述根据页地址信息来确定。
在每个存储单元处存储3位数据的情况下，存储器控制器1200可管理包括与每条字线相对应的位信息的编程深度位图1242。编程深度位图1242的位信息可根据主机1600的写入请求而被改变（或更新）。例如，当对特定字线的写入操作被请求两次时，该特定字线的位信息可被从“1”改变到“0”。位信息的改变可通过更新存储在缓冲存储器1240处的编程深度位图1242来完成。是否需要对特定字线的高端编程操作（例如，对第二或第三页数据的编程操作）可以要访问的页的地址为基础来判定。然而，用于判定是否需要对特定字线的高端编程操作的基准不限于本公开的示例。
在主机1600发出读取请求时，存储器控制器1200可判定与存储被读取请求的数据的页相对应的字线是否处于高端页编程状态。这可以编程深度位图1242为基础来执行。当编程深度位图1242的位信息指示出要访问的字线不处于高端页编程状态时，存储器控制器1200可向非易失性存储器设备1400提供伴随利用读取电压R4-3P的读取操作的第一读取命令。当接收到第一读取命令时，非易失性存储器设备1400可执行利用读取电压R4-3P的读取操作。这里，与第一读取命令相对应的读取序列可不包括确定标志单元的状态的操作。
当编程深度位图1242的位信息指示出要访问的字线处于高端页编程状态时，存储器控制器1200可向非易失性存储器设备1400提供伴随利用读取电压R4-3P的读取操作、利用读取电压R2-3P和R6-3P的读取操作或者利用读取电压R1-3P、R3-3P、R5-3P和R7-3P的读取操作的第二读取命令。当接收到第二读取命令时，非易失性存储器设备1400可执行利用读取电压R4-3P的读取操作、利用读取电压R2-3P和R6-3P的读取操作或者利用读取电压R1-3P、R3-3P、R5-3P和R7-3P的读取操作。这里，与第二读取命令相对应的读取序列可不包括确定标志单元的状态的操作。
利用读取电压R4-3P的读取操作可在要访问的字线的页地址是第一页地址时执行，利用读取电压R2-3P和R6-3P的读取操作可在要访问的字线的页地址是第二页地址时执行，并且利用读取电压R1-3P、R3-3P、R5-3P和R7-3P的读取操作可在要访问的字线的页地址是第三页地址时执行。
发明构思的实施例的存储器控制器1200可基于关于要访问的字线的编程深度信息来生成不同的读取命令，并且非易失性存储器设备1400可执行与输入的读取命令相对应的读取序列。在此情况下，发明构思的存储器系统可不需要读取存储字线的编程状态的标志单元。这可意味着确定标志单元的信息所花费的时间和/或执行额外的读取操作所花费的时间不是必需的。从而，可以改善存储器系统的读取性能。
图12是示意性示出根据发明构思的另一实施例的非易失性存储器设备的读取方法的流程图。以下，将参考附图更充分地描述根据发明构思的另一实施例的非易失性存储器设备的读取方法。
参考图12，在操作S400中，非易失性存储器设备1400可从存储器控制器1200接收读取命令。在操作S410中，控制逻辑1440可判定输入的读取命令是否是第一读取命令。当输入的读取命令被判定为是第一读取命令时，该方法可前进到操作S420。这里，输入的读取命令是第一读取命令的情况可意味着要访问的字线不处于高端页编程状态。在操作S420中，可执行利用读取电压R0的读出操作（参考图1A）。例如，控制逻辑1440可控制电压生成器电路1430以使得读取电压R0被生成。可通过页缓冲电路1450执行读出操作，其中，读取电压R0被施加到要访问的字线。在操作S430中，读出的数据可作为被读取请求的数据被输出到存储器控制器1200。
返回到操作S410，如果输入的读取命令不是第一读取命令，则该方法可前进到操作S440。这里，输入的读取命令不是第一读取命令的情况可意味着要访问的字线处于高端页编程状态。在操作S440中，可判定要访问的字线的页地址是否是第一页地址。如果要访问的字线的页地址是第一页地址，则该方法可前进到操作S450，在该操作中执行利用读取电压R4-3P的读出操作。例如，控制逻辑1440可控制电压生成器电路1430以使得读取电压R4-3P被生成。可通过页缓冲电路1450执行读出操作，其中，读取电压R4-3P被施加到要访问的字线。在操作S460中，读出的数据可作为被读取请求的数据被输出到存储器控制器1200。
返回到操作S440，如果要访问的字线的页地址不是第一页地址，则该方法可前进到操作S470，在该操作中判定要访问的字线的读取操作是否是第二页读取操作。也就是说，可判定要访问的字线的页地址是否是第二页地址。如果要访问的字线的页地址是第二页地址，则该方法可前进到操作S480，在该操作中执行利用读取电压R2-3P和R6-3P的读出操作。在操作S490中，通过利用读取电压R2-3P的读取操作读取的数据和通过利用读取电压R6-3P的读取操作读取的数据的组合可作为被读取请求的数据被输出到存储器控制器1200。
返回到操作S470，如果要访问的字线的页地址不是第二页地址，则该方法可前进到操作S500，在该操作中执行利用读取电压R1-3P、R3-3P、R5-3P和R7-3P的读出操作。在操作S510中，通过利用读取电压R1-3P、R3-3P、R5-3P和R7-3P的读取操作读取的数据的组合可作为被读取请求的数据被输出到存储器控制器1200。
图13是示意性示出每单元存储4位数据的非易失性存储器设备的阈值电压分布的图。
在每单元存储4位数据的非易失性存储器设备中，存储单元可具有图13中所示的多个状态40至55之一。在与每条字线相连接的存储单元处可存储4页数据。例如，在与每条字线相连接的存储单元处可存储最低页数据（或者，第一页数据）、第一中间页数据（或者，第二页数据）、第二中间页数据（或者，第三页数据）和最高页数据（或者，第四页数据）。图13中所示的位排序可以是示范性的，并且发明构思不限于此。
最低页数据可在读取电压R8-4P被施加到所选字线的情况下从存储单元读取。第一中间页数据可以是在读取电压R12-4P被施加到所选字线的情况下从存储单元读取的数据和在读取电压R2-4P被施加到所选字线的情况下从存储单元读取的数据的组合。第二中间页数据可以是在读取电压R2-4P被施加到所选字线的情况下从存储单元读取的数据、在读取电压R6-4P被施加到所选字线的情况下从存储单元读取的数据、在读取电压R10-4P被施加到所选字线的情况下从存储单元读取的数据以及在读取电压R14-4P被施加到所选字线的情况下从存储单元读取的数据的组合。
最高页数据可以是以下数据的组合：在读取电压R1-4P被施加到所选字线的情况下从存储单元读取的数据、在读取电压R3-4P被施加到所选字线的情况下从存储单元读取的数据、在读取电压R5-4P被施加到所选字线的情况下从存储单元读取的数据、在读取电压R7-4P被施加到所选字线的情况下从存储单元读取的数据、在读取电压R9-4P被施加到所选字线的情况下从存储单元读取的数据、在读取电压R11-4P被施加到所选字线的情况下从存储单元读取的数据、在读取电压R13-4P被施加到所选字线的情况下从存储单元读取的数据以及在读取电压R15-4P被施加到所选字线的情况下从存储单元读取的数据。
所选字线中的页之中要被读取请求的页可如上所述根据页地址信息来确定。
在每个存储单元处存储4位数据的情况下，存储器控制器1200可管理包括与每条字线相对应的位信息的编程深度位图1242。编程深度位图1242的位信息可根据主机1600的写入请求而被改变（或更新）。例如，当对特定字线的写入操作被请求两次时，该特定字线的位信息可被从“1”改变到“0”。位信息的改变可通过更新存储在缓冲存储器1240处的编程深度位图1242来完成。是否需要对特定字线的高端编程操作（例如，对第二、第三或第四页数据的编程操作）可以要访问的页的地址为基础来判定。然而，用于判定是否需要对特定字线的高端编程操作的基准不限于本公开的示例。
在主机1600发出读取请求时，存储器控制器1200可判定与存储被读取请求的数据的页相对应的字线是否处于高端页编程状态。这可以编程深度位图1242为基础来执行。当编程深度位图1242的位信息指示出要访问的字线不处于高端页编程状态时，存储器控制器1200可向非易失性存储器设备1400提供伴随利用读取电压R8-4P的读取操作的第一读取命令。当接收到第一读取命令时，非易失性存储器设备1400可执行利用读取电压R8-4P的读取操作。这里，与第一读取命令相对应的读取序列可不包括确定标志单元的状态的操作。
当编程深度位图1242的位信息指示出要访问的字线处于高端页编程状态时，存储器控制器1200可向非易失性存储器设备1400提供伴随利用读取电压R8-4P的读取操作、利用读取电压R4-4P和R12-4P的读取操作、利用读取电压R2-4P、R6-4P、R10-4P和R14-4P的读取操作、或者利用读取电压R1-4P、R3-4P、R5-4P、R7-4P、R9-4P、R11-4P、R13-4P和R15-4P的读取操作的第二读取命令。当接收到第二读取命令时，非易失性存储器设备1400可执行利用读取电压R8-4P的读取操作、利用读取电压R4-4P和R12-4P的读取操作、利用读取电压R2-4P、R6-4P、R10-4P和R14-4P的读取操作、或者利用读取电压R1-4P、R3-4P、R5-4P、R7-4P、R9-4P、R11-4P、R13-4P和R15-4P的读取操作。这里，与第二读取命令相对应的读取序列可不包括确定标志单元的状态的操作。
利用读取电压R8-4P的读取操作可在要访问的字线的页地址是第一页地址时执行，利用读取电压R4-4P和R12-4P的读取操作可在要访问的字线的页地址是第二页地址时执行，利用读取电压R2-4P、R6-4P、R10-4P和R14-4P的读取操作可在要访问的字线的页地址是第三页地址时执行，并且利用读取电压R1-4P、R3-4P、R5-4P、R7-4P、R9-4P、R11-4P、R13-4P和R15-4P的读取操作可在要访问的字线的页地址是第四页地址时执行。
发明构思的实施例的存储器控制器1200可基于关于要访问的字线的编程深度信息来生成不同的读取命令，并且非易失性存储器设备1400可执行与输入的读取命令相对应的读取序列。在此情况下，发明构思的存储器系统可不需要读取存储字线的编程状态的标志单元。这可意味着确定标志单元的信息所花费的时间和/或执行额外的读取操作所花费的时间不是必需的。从而，可以改善存储器系统的读取性能。
图14是示意性示出根据发明构思的又一实施例的非易失性存储器设备的读取方法的流程图。以下，将参考附图更充分地描述根据发明构思的又一实施例的非易失性存储器设备的读取方法。
参考图14，在操作S600中，非易失性存储器设备1400可从存储器控制器1200接收读取命令。在操作S610中，控制逻辑1440可判定输入的读取命令是否是第一读取命令。当输入的读取命令被判定为是第一读取命令时，该方法可前进到操作S620。这里，输入的读取命令是第一读取命令的情况可意味着要访问的字线不处于高端页编程状态。在操作S620中，可执行利用读取电压R0的读出操作（参考图1A）。例如，控制逻辑1440可控制电压生成器1430电路以使得读取电压R0被生成。可通过页缓冲电路1450执行读出操作，其中，读取电压R0被施加到要访问的字线。在操作S630中，读出的数据可作为被读取请求的数据被输出到存储器控制器1200。
返回到操作S610，如果输入的读取命令不是第一读取命令，则该方法可前进到操作S640。这里，输入的读取命令不是第一读取命令的情况可意味着要访问的字线处于高端页编程状态。在操作S640中，可判定要访问的字线的读取操作是否是第一页读取操作。也就是说，可判定要访问的字线的页地址是否是第一页地址。如果要访问的字线的页地址是第一页地址，则该方法可前进到操作S650，在该操作中执行利用读取电压R8-4P的读出操作。例如，控制逻辑1440可控制电压生成器电路1430以使得读取电压R8-4P被生成。可通过页缓冲电路1450执行读出操作，其中，读取电压R8-4P被施加到要访问的字线。在操作S660中，读出的数据可作为被读取请求的数据被输出到存储器控制器1200。
返回到操作S640，如果要访问的字线的页地址不是第一页地址，则该方法可前进到操作S670，在该操作中判定要访问的字线的读取操作是否是第二页读取操作。也就是说，可判定要访问的字线的页地址是否是第二页地址。如果要访问的字线的页地址是第二页地址，则该方法可前进到操作S680，在该操作中执行利用读取电压R4-4P和R12-4P的读出操作。在操作S690中，通过利用读取电压R4-4P的读取操作读取的数据和通过利用读取电压R12-4P的读取操作读取的数据的组合可作为被读取请求的数据被输出到存储器控制器1200。
返回到操作S670，如果要访问的字线的页地址不是第二页地址，则该方法可前进到操作S700，在该操作中判定要访问的字线的读取操作是否是第三页读取操作。也就是说，可判定要访问的字线的页地址是否是第三页地址。如果要访问的字线的页地址是第三页地址，则该方法可前进到操作S710，在该操作中执行利用读取电压R2-4P、R6-4P、R10-4P和R14-4P的读出操作。在操作S720中，通过利用读取电压R2-4P的读取操作读取的数据、通过利用读取电压R6-4P的读取操作读取的数据、通过利用读取电压R10-4P的读取操作读取的数据和通过利用读取电压R14-4P的读取操作读取的数据的组合可作为被读取请求的数据被输出到存储器控制器1200。
返回到操作S700，如果要访问的字线的页地址不是第三页地址（即，要访问的字线的页地址是第四页地址），则该方法可前进到操作S730，在该操作中执行利用读取电压R1-4P、R3-4P、R5-4P、R7-4P、R9-4P、R11-4P、R13-4P和R15-4P的读出操作。在操作S740中，通过利用读取电压R1-4P的读取操作读取的数据、通过利用读取电压R3-4P的读取操作读取的数据、通过利用读取电压R5-4P的读取操作读取的数据、通过利用读取电压R7-4P的读取操作读取的数据、通过利用读取电压R9-4P的读取操作读取的数据、通过利用读取电压R11-4P的读取操作读取的数据、通过利用读取电压R13-4P的读取操作读取的数据和通过利用读取电压R15-4P的读取操作读取的数据的组合可作为被读取请求的数据被输出到存储器控制器1200。然后，该方法可结束。
图15是示意性示出根据发明构思的又一实施例的非易失性存储器设备的框图。
参考图15，非易失性存储器设备1400b可包括存储单元阵列1410b、地址解码器1420b、电压生成器1430b、控制逻辑1440b、页缓冲电路1450b以及输入/输出接口1460b。除了存储单元阵列1410b以外，图15的非易失性存储器设备1400b与图5的相同，从而这里的描述聚焦于存储单元阵列1410b以避免冗余。
存储单元阵列1410b可以是三维存储单元阵列，并且可包括多个存储块BLK1至BLKz，其中每一个被形成为具有三维结构（或者，垂直结构）。在具有二维（水平）结构的存储块中，可在与基板表面平行的方向上形成存储单元。在具有三维结构的存储块中，可在与基板表面垂直的方向上形成存储单元。存储块BLK1至BLKz中的每一个可以是非易失性存储器设备1400b的擦除单位。
图16是示意性示出图15中所示的存储块的3D结构的透视图。参考图16，可在与基板SUB垂直的方向上形成存储块BLK1。可在基板SUB处形成n+掺杂区域。可依次在基板SUB上淀积栅电极层和绝缘层。可在栅电极层与绝缘层之间形成电荷存储层。
如果在垂直方向上图案化栅电极层和绝缘层，则可形成V形柱。该柱可经由栅电极层和绝缘层与基板SUB相连接。柱的外部部分O可由通道半导体形成，并且其内部部分I可由诸如二氧化硅之类的绝缘材料形成。
存储块BLK1的栅电极层可与地选择线GSL、多条字线WL1至WL8以及串选择线SSL相连接。存储块BLK1的柱可与多条位线BL1至BL3相连接。在图16中，示出了一个存储块BLK1具有两条选择线SSL和GSL、八条字线WL1至WL8以及三条位线BL1至BL3的情况。然而，发明构思不限于此。
图17是图16中所示的存储块的等效电路。参考图17，NAND串NS11至NS33可连接在位线BL1至BL3和共源线CSL之间。每个NAND串（例如，NS11）可包括串选择晶体管SST、多个存储单元MC1至MC8以及地选择晶体管GST。
串选择晶体管SST可与串选择线SSL1至SSL3相连接。存储单元MC1至MC8可分别与相应的字线WL1至WL8相连接。地选择晶体管GST可与地选择线GSL1至GSL3相连接。在每个NAND串中，串选择晶体管SST可与位线相连接，并且地选择晶体管GST可与共源线CSL相连接。
具有相同高度的字线（例如，WL1）可被公共连接，并且串选择线SSL1至SSL3可与彼此分离。地选择线GSL1至GSL3可被共同连接。在对与第一字线WL1连接并且包括在NAND串NS11、NS12和NS13中的存储单元（构成一页）编程时，第一字线WL1和第一串选择线SSL1可以被选择。
图18是示意性示出根据发明构思的实施例的计算系统的框图。计算系统可包括处理单元2101、用户接口2202、诸如基带芯片集之类的调制解调器2303、存储器控制器2404以及存储介质2505。
存储器控制器2404可与图3中所述的控制器相同或者基本上相同地那样来配置，并且存储介质2505可由与图5、图6或或图15中所示相同或基本上相同的非易失性存储器设备形成。例如，存储器控制器2404可被配置为基于主机的写入请求来管理编程深度图。编程深度图可包括指示出非易失性存储器设备的每条字线是处于低端页编程状态（例如，LSB页编程状态）还是高端页编程状态（例如，在每单元存储3位数据的非易失性存储器设备的情况下的中间/MSB页编程状态，或者在每单元存储4位数据的非易失性存储器设备的情况下的第一中间/第二中间/MSB页编程状态）的信息。在主机发出读取请求时可查阅编程深度图。例如，编程深度图可用于判定与读取请求相对应的字线是处于低端页编程状态还是高端页编程状态，并且存储器控制器2404可向非易失性存储器设备输出不同的读取命令之中与判定结果相对应的读取命令。这里，不同的读取命令可包括指示字线处于低端页编程状态时的读取操作的第一读取命令以及指示字线处于高端页编程状态时的读取操作的第二读取命令。当接收到第一读取命令或第二读取命令时，非易失性存储器设备可以按与参考图9、图12或图14所述相同或基本上相同的方式来执行读取操作。在发明构思的实施例中，当与使用标志单元的情况相比时，判定从标志单元读取的数据是否指示高端页编程状态所花费的时间tMFC可不是必需的。从而，可以改善读取性能。
已被/要被处理单元2101处理的N位数据（N为1或以上的整数）可通过存储器控制器2404被存储在存储介质2505中。在计算系统是移动设备的情况下，在计算系统中还可包括电池2606以向其供应操作电压。虽然在图18中没有示出，但计算系统还可包括应用芯片集、相机图像处理器（camera image processor，CIS）、移动DRAM等等。
图19是示意性示出根据发明构思的实施例的固态驱动器的框图。
参考图19，固态驱动器（solid state drive，SSD）4000可包括存储介质4100和控制器4200。存储介质4100可经由多条通道与控制器4200连接，其中每条通道与多个非易失性存储器公共连接。
控制器4200可与联系图3所述的控制器相同或基本上相同地那样来配置，并且存储介质4100中的每个非易失性存储器设备可由图、图6或图15中所示相同或基本上相同的非易失性存储器设备形成。例如，控制器4200可被配置为基于主机的写入请求来管理编程深度图。编程深度图可包括指示出非易失性存储器设备的每条字线是处于低端页编程状态（例如，LSB页编程状态）还是高端页编程状态（例如，在每单元存储3位数据的非易失性存储器设备的情况下的中间/MSB页编程状态，或者在每单元存储4位数据的非易失性存储器设备的情况下的第一中间/第二中间/MSB页编程状态）的信息。在主机发出读取请求时可查阅编程深度图。例如，编程深度图可用于判定与读取请求相对应的字线是处于低端页编程状态还是高端页编程状态，并且存储器控制器4200可向非易失性存储器设备输出不同的读取命令之中与判定结果相对应的读取命令。这里，不同的读取命令可包括指示字线处于低端页编程状态时的读取操作的第一读取命令以及指示字线处于高端页编程状态时的读取操作的第二读取命令。当接收到第一读取命令或第二读取命令时，非易失性存储器设备可以按与参考图9、图12或图14所述相同或基本上相同的方式来执行读取操作。在发明构思的实施例中，当与使用标志单元的情况相比时，判定从标志单元读取的数据是否指示高端页编程状态所花费的时间tMFC可不是必需的。从而，可以改善读取性能。
图20是示意性示出使用图19中所示的固态驱动器的存储装置的框图，并且图21是示意性示出使用图19中所示的固态驱动器的存储服务器的框图。
根据发明构思的实施例的SSD4000可用于形成存储装置。如图20中所示，该存储装置可包括与联系图19所述相同或基本上相同地来配置的多个固态驱动器4000。根据发明构思的实施例的SSD4000可用于配置存储服务器。如图21中所示，存储服务器可包括与联系图19所述的相同或基本上相同地来配置的多个固态驱动器4000，以及服务器4000A。另外，在存储服务器中可设有公知的RAID控制器4000B。
图22是示意性示出根据发明构思的实施例的嵌入式存储装置的框图。参考图22，嵌入式存储装置5000可包括至少一个NAND闪速存储器设备5100和控制器5200。嵌入式存储装置5000（例如，）可支持MMC4.4（也称为“eMMC”）标准。
NAND闪速存储器设备5100可以是单数据速率（single data rate，SDR）NAND闪速存储器设备或双数据速率（double data rate，DDR）NAND闪速存储器设备。在示范性实施例中，NAND闪速存储器设备5100可包括NAND闪速存储器芯片。这里，NAND闪速存储器设备5100可通过将NAND闪速存储器芯片堆叠在一个封装中来实现（例如，细间距球栅阵列（Fine-pitch Ball Grid Array，FBGA）等等）。
控制器5200可与联系图3所述的控制器相同或基本上相同地那样来配置，并且NAND闪速存储器设备5100可由与图5、图6或图15中所示相同或基本上相同的非易失性存储器设备形成。例如，控制器5200可被配置为基于主机的写入请求来管理编程深度图。编程深度图可包括指示出NAND闪速存储器设备5100的每条字线是处于低端页编程状态（例如，LSB页编程状态）还是高端页编程状态（例如，在每单元存储3位数据的非易失性存储器设备的情况下的中间/MSB页编程状态，或者在每单元存储4位数据的非易失性存储器设备的情况下的第一中间/第二中间/MSB页编程状态）的信息。在主机发出读取请求时可查阅编程深度图。例如，编程深度图可用于判定与读取请求相对应的字线是处于低端页编程状态还是高端页编程状态，并且控制器5200可向NAND闪速存储器设备5100输出不同的读取命令之中与判定结果相对应的读取命令。这里，不同的读取命令可包括指示字线处于低端页编程状态时的读取操作的第一读取命令以及指示字线处于高端页编程状态时的读取操作的第二读取命令。当接收到第一读取命令或第二读取命令时，NAND闪速存储器设备5100可以按与参考图9、图12或图14所述相同或基本上相同的方式来执行读取操作。在发明构思的实施例中，当与使用标志单元的情况相比时，判定从标志单元读取的数据是否指示高端页编程状态所花费的时间tMFC可不是必需的。从而，可以改善读取性能。
控制器5200可经由多条通道与NAND闪速存储器设备5100连接。控制器5200可包括至少一个控制器核5210、主机接口5220以及NAND接口5230。控制器核5210可控制嵌入式存储装置5000的整体操作。主机接口5220可被配置为在控制器5200与主机之间执行MMC接口。NAND接口5230可被配置为在NAND闪速存储器设备5100与控制器5200之间接口。在示范性实施例中，主机接口5220可以是并行接口（例如，MMC接口）。在其它示范性实施例中，嵌入式存储装置5000的主机接口5220可以是串行接口（例如，UHS-II、UFS等等）。
嵌入式存储装置5000可从主机接收供电电压Vcc和Vccq。这里，供电电压Vcc（约3.3V）可被供应给NAND闪速存储器设备5100和NAND接口5230，而供电电压Vccq（约1.8V/3.3V）可被供应给控制器5200。在示范性实施例中，可以可选地向嵌入式存储装置5000供应外部高电压Vpp。
根据发明构思的实施例的嵌入式存储装置5000可以有利地存储海量数据，而且实现改善的读取特性。根据发明构思的实施例的嵌入式存储装置5000可应用到小型和低功率移动产品（例如，等等）。
图23是示意性示出根据发明构思的实施例的通信设备的框图。参考图23，通信设备6000可包括通信单元6100、控制器6200、存储器单元6300、显示单元6400、触摸屏单元6500以及音频单元6600。存储器单元6300可包括至少一个DRAM6310、至少一个6320以及至少一个（或者，嵌入式存储装置）6330。
对移动设备的详细描述在第2010/0062715号、第2010/0309237号和第2010/0315325号美国专利公布中公开，通过引用将这些美国专利公布的全部内容结合于此。
图24是示意性示出根据发明构思的实施例的固态驱动器设备所被应用到的系统的图。
如图24中所示，根据发明构思的实施例的包括数据存储设备的固态驱动器可被应用到邮件服务器8100。
图25是示意性示出根据发明构思的实施例的存储卡的框图。
作为示例，图25的存储卡可以是MMC卡、SD卡、多用途卡、micro-SD卡、记忆棒、紧凑型SD卡、ID卡、PCMCIA卡、SSD卡、芯片卡、智能卡、USB卡等等。
参考图25，存储卡可包括用于与外部设备接口的接口电路9221、包括缓冲存储器并控制存储卡的操作的控制器9222以及至少一个非易失性存储器设备9207。控制器9222可以是被配置为控制非易失性存储器设备9207的写入和读取操作的处理器。控制器9222可经由数据总线和地址总线与非易失性存储器设备9207和接口电路9221耦合。接口电路9221可经由卡协议（例如SD/MMC）与主机接口，以用于主机和存储卡之间的数据交换。
控制器9222可与联系图3所述的控制器相同或基本上相同地那样来配置，并且非易失性存储器设备9207可由图5、图6或图15中所示相同或基本上相同的非易失性存储器设备形成。例如，控制器9222可被配置为基于主机的写入请求来管理编程深度图。编程深度图可包括指示出非易失性存储器设备9207的每条字线是处于低端页编程状态（例如，LSB页编程状态）还是高端页编程状态（例如，在每单元存储3位数据的非易失性存储器设备的情况下的中间/MSB页编程状态，或者在每单元存储4位数据的非易失性存储器设备的情况下的第一中间/第二中间/MSB页编程状态）的信息。在主机发出读取请求时可查阅编程深度图。例如，编程深度图可用于判定与读取请求相对应的字线是处于低端页编程状态还是高端页编程状态，并且控制器9222可向非易失性存储器设备9207输出不同的读取命令之中与判定结果相对应的读取命令。这里，不同的读取命令可包括指示字线处于低端页编程状态时的读取操作的第一读取命令以及指示字线处于高端页编程状态时的读取操作的第二读取命令。当接收到第一读取命令或第二读取命令时，非易失性存储器设备9207可以按与参考图9、图12或图14所述相同或基本上相同的方式来执行读取操作。在发明构思的实施例中，当与使用标志单元的情况相比时，判定从标志单元读取的数据是否指示高端页编程状态所花费的时间tMFC可不是必需的。从而，可以改善读取性能。
图26是示意性示出根据发明构思的实施例的数字静态相机的框图。
参考图26，数字静态相机可包括主体9301、插槽9302、镜头9303、显示单元9308、快门按钮9312、闪光灯9318等等。存储卡9331可被插入在插槽9302中，并且存储卡9331可包括联系图2所述的存储器控制器和非易失性存储器设备。
存储器控制器可与联系图3所述的控制器相同或基本上相同地那样来配置，并且非易失性存储器设备可由图5、图6或图15中所示相同或基本上相同的非易失性存储器设备形成。例如，存储器控制器可被配置为基于主机的写入请求来管理编程深度图。编程深度图可包括指示出非易失性存储器设备的每条字线是处于低端页编程状态（例如，LSB页编程状态）还是高端页编程状态（例如，在每单元存储3位数据的非易失性存储器设备的情况下的中间/MSB页编程状态，或者在每单元存储4位数据的非易失性存储器设备的情况下的第一中间/第二中间/MSB页编程状态）的信息。在主机发出读取请求时可查阅编程深度图。例如，编程深度图可用于判定与读取请求相对应的字线是处于低端页编程状态还是高端页编程状态，并且存储器控制器可向非易失性存储器设备输出不同的读取命令之中与判定结果相对应的读取命令。这里，不同的读取命令可包括指示字线处于低端页编程状态时的读取操作的第一读取命令以及指示字线处于高端页编程状态时的读取操作的第二读取命令。当接收到第一读取命令或第二读取命令时，非易失性存储器设备9207可以按与参考图9、图12或图14所述相同或基本上相同的方式来执行读取操作。在发明构思的实施例中，当与使用标志单元的情况相比时，判定从标志单元读取的数据是否指示高端页编程状态所花费的时间tMFC可不是必需的。从而，可以改善读取性能。
在存储卡9331是接触型的情况下，则电路板上的电路在存储卡9331被插入在插槽9302中时可与存储卡9331电接触。在存储卡9331是非接触型的情况下，可以以诸如射频（RF）波之类的无线方式来访问存储卡9331。
图27是示意性示出图25中所示的存储卡所被应用到的各种系统的图。
参考图27，存储卡9331可被应用到视频相机VC、电视机TV、音频设备AD、游戏机GM、电子音乐设备EMD、蜂窝电话HP、计算机CP、个人数字助理（PDA）、语音记录器VR、PC卡PCC等等。
在示范性实施例中，存储单元可由可变电阻存储单元形成。示范性的可变电阻存储单元和包括其的存储器设备在第7,529,124号美国专利中公开，通过引用将该美国专利的全部内容结合于此。
在其它示范性实施例中，存储单元可由具有电荷存储层的各种单元结构之一形成。具有电荷存储层的单元结构包括使用电荷俘获层的电荷俘获闪速结构、其中阵列被堆叠在多层的堆叠闪速结构、源-漏自由闪速结构、管脚型闪速结构等等。
在其它示范性实施例中，在6,858,906号美国专利和2004/0169238号和2006/0180851号美国专利公布中公开了具有电荷俘获闪速结构作为电荷存储层的存储器设备，通过引用将这些美国专利和美国专利公布的全部内容结合于此。在第673020号韩国专利中公开了源-漏自由闪速结构，通过引用将该韩国专利的全部内容结合于此。
可根据各种不同的封装技术中的任意一种来封装根据发明构思的非易失性存储器设备和/或存储器控制器。这些封装技术的示例包括：PoP（Package on Package，层叠封装）、球栅阵列（Ball grid array，BGA）、芯片级封装（Chip scale package，CSP）、塑料带引线芯片载体（Plastic Leaded Chip Carrier，PLCC）、塑料双列直插封装（Plastic DualIn-Line Package，PDIP）、叠片内裸片封装（Die in Waffle Pack）、晶片内裸片形式（Diein Wafer Form）、板上芯片（Chip On Board，COB）、陶瓷双列直插封装（Ceramic Dual In-Line Package，CERDIP）、塑料标准四方扁平封装（Plastic Metric Quad Flat Pack，MQFP）、小外形IC（Small Outline，SOIC）、缩小型小外形封装（Shrink Small OutlinePackage，SSOP）、薄型小外形封装（Thin Small Outline，TSOP）、薄型四方扁平封装（ThinQuad Flatpack，TQFP）、系统级封装（System In Package，SIP）、多芯片封装（Multi ChipPackage，MCP）、晶片级结构封装（Wafer-level Fabricated Package，WFP）、晶片级处理堆叠封装（Wafer-Level Processed Stack Package，WSP）等等。
虽然已参考示范性实施例描述了发明构思，但对于本领域技术人员来说明显的是，在不脱离本发明的精神和范围的情况下可进行各种改变和修改。因此，应当理解，上述实施例不是限制性的，而是例示性的。

Claims (23)

1.一种控制非易失性存储器的存储器设备的操作方法，该操作方法包括：
响应于外部写入请求，管理指示出所述非易失性存储器的多条字线中的每一条的高端页编程状态的编程深度位图；
响应于外部读取请求，基于所述编程深度位图的与要访问的字线相对应的信息来向所述非易失性存储器输出多个不同的读取命令之一；
其中，所述多个不同的读取命令包括指引对只具有低端页编程状态的字线的读取操作的第一读取命令和指引对具有高端页编程状态的字线的读取操作的第二读取命令；以及
其中，根据所述第一读取命令和第二读取命令中的每一个执行的所述非易失性存储器的读取操作不包括判定要访问的字线的高端页编程状态的操作。
2.如权利要求1所述的操作方法，其中，与根据所述第一读取命令执行的所述非易失性存储器的低端页读取操作相对应的读取时间跟与根据所述第二读取命令执行的所述非易失性存储器的低端页读取操作相对应的读取时间相同。
3.如权利要求1所述的操作方法，其中，在每条字线的存储单元处存储了至少2页数据。
4.一种存储器系统，包括：
至少一个非易失性存储器；以及
存储器控制器，被配置为控制所述至少一个非易失性存储器，
其中，所述存储器控制器响应于外部读取请求而基于编程深度位图的与要访问的字线相对应的位信息来向所述至少一个非易失性存储器提供多个不同的读取命令之一，其中，所述编程深度位图指示出所述至少一个非易失性存储器的多条字线中的每一条的高端页编程状态；
其中，所述存储器控制器响应于外部写入请求而依据外部写入请求来管理所述编程深度位图；
其中，多个读取命令包括指引对只具有低端页编程状态的字线的读取操作的第一读取命令和指引对具有高端页编程状态的字线的读取操作的第二读取命令；
其中，根据所述第一读取命令和第二读取命令中的每一个执行的所述非易失性存储器的读取操作不包括判定要访问的字线的高端页编程状态的操作。
5.如权利要求4所述的存储器系统，其中，当接收到所述第一读取命令时，所述至少一个非易失性存储器对要访问的字线的低端页数据执行读取操作。
6.如权利要求4所述的存储器系统，其中，当接收到所述第二读取命令时，所述至少一个非易失性存储器基于与所述第二读取命令一起输入的页地址对要访问的字线的低端页数据和高端页数据之一执行读取操作。
7.如权利要求4所述的存储器系统，其中，与根据所述第一读取命令执行的所述非易失性存储器的低端页数据相对应的读取时间跟与根据所述第二读取命令执行的所述非易失性存储器的低端页数据相对应的读取时间相同。
8.如权利要求4所述的存储器系统，其中，所述至少一个非易失性存储器不包括用于存储字线的编程状态的标志单元。
9.如权利要求4所述的存储器系统，其中，所述至少一个非易失性存储器包括用于存储字线的编程状态的标志单元，并且，其中，所述标志单元被访问以在所述至少一个非易失性存储器被提供以所述多个不同的读取命令之一之前形成所述编程深度位图。
10.如权利要求4所述的存储器系统，其中，所述至少一个非易失性存储器包括存储单元，每个存储单元存储低端页数据和高端页数据。
11.一种存储器控制器，包括：
主机接口，被配置为与主机设备接口；
存储器接口，被配置为与包括多条字线的非易失性存储器接口；
处理器，被配置为依据从所述主机接口接收到的请求将命令发送给所述存储器接口；以及
存储器，被配置为存储所述非易失性存储器的多条字线中的每一条的高端页编程状态，
其中，所述处理器响应于经由所述主机接口接收到的读取请求而访问所述存储器来判定所述多条字线之中的要访问的字线的高端页编程状态，并且依据所判定的要访问的字线的高端页编程状态来将多个不同的读取命令之一发送到所述存储器接口；
其中，所述多个不同的读取命令包括指引对只具有低端页编程状态的字线的读取操作的第一读取命令和指引对具有高端页编程状态的字线的读取操作的第二读取命令；
其中，根据所述第一读取命令和第二读取命令中的每一个执行的所述非易失性存储器的读取操作不包括判定要访问的字线的高端页编程状态的操作。
12.如权利要求11所述的存储器控制器，其中，所述多条字线中的每一条的高端页编程状态在所述存储器中被存储为位图。
13.如权利要求12所述的存储器控制器，其中，所述处理器被配置为响应于经由所述主机接口接收到的写入请求而更新所述位图。
14.一种非易失性存储器设备的读取方法，包括：
判定输入的读取命令是否是对于具有高端页编程状态的字线的读取命令；
当输入的读取命令被判定为不是对于具有高端页编程状态的字线的读取命令时，对所述字线执行第一低端页读取操作；
当输入的读取命令被判定为是对于具有高端页编程状态的字线的读取命令时，判定与输入的读取命令一起输入的页地址是否是低端页地址；
当与输入的读取命令一起输入的页地址被判定为是低端页地址时，对所述字线执行第二低端页读取操作；以及
当与输入的读取命令一起输入的页地址被判定为不是低端页地址时，对所述字线执行高端页读取操作；
其中，所述第一低端页读取操作、所述第二低端页读取操作和所述高端页读取操作中的每一个不包括判定所述字线的高端页编程状态的操作。
15.如权利要求14所述的读取方法，其中，执行所述第一低端页读取操作所花费的读取时间与执行所述第二低端页读取操作所花费的读取时间相同。
16.如权利要求14所述的读取方法，其中，所述非易失性存储器设备包括用于存储字线的编程状态的标志单元，并且其中，不响应于所述输入的读取命令而访问所述标志单元。
17.如权利要求14所述的读取方法，其中，所述高端页读取操作的高端页包括中间页和最高页，并且其中，对所述字线执行高端页读取操作包括：
判定输入的页地址是否是中间页地址；
当输入的页地址被判定为是中间页地址时，对所述字线执行中间页读取操作；以及
当输入的页地址被判定为不是中间页地址时，对所述字线执行最高页读取操作。
18.如权利要求17所述的读取方法，其中，所述中间页读取操作和所述最高页读取操作中的每一个不包括判定所述字线的高端页编程状态的操作。
19.如权利要求14所述的读取方法，其中，所述高端页读取操作的高端页包括第一中间页、第二中间页和最高页，并且其中，对所述字线执行高端页读取操作包括：
判定输入的页地址是否是第一中间页地址；
当输入的页地址被判定为是第一中间页地址时，对所述字线执行第一中间页读取操作；
当输入的页地址被判定为不是第一中间页地址时，判定输入的页地址是否是第二中间页地址；
当输入的页地址被判定为是第二中间页地址时，对所述字线执行第二中间页读取操作；
当输入的页地址被判定为不是第二中间页地址时，对所述字线执行最高页读取操作。
20.如权利要求19所述的读取方法，其中，所述第一中间页读取操作、所述第二中间页读取操作和所述最高页读取操作中的每一个不包括判定所述字线的高端页编程状态的操作。
21.一种非易失性存储器设备，包括：
存储单元阵列，包括布置成行和列的存储单元；
读取/写入电路，被配置为从所述存储单元阵列读取数据和在所述存储单元阵列处存储数据；以及
控制逻辑，被配置为响应于从外部设备提供的读取命令而控制所述读取/写入电路，
其中，所述控制逻辑判定所述读取命令是指引对具有低端页编程状态的字线的读取操作的第一读取命令还是指引对具有高端页编程状态的字线的读取操作的第二读取命令；并且
其中，当所述读取命令被判定为是所述第二读取命令时，所述控制逻辑控制所述读取/写入电路基于与所述第二读取命令一起输入的页地址读取字线的低端页或高端页；
其中，与所述第一读取命令和第二读取命令相对应的每一个读取操作不包括判定字线的高端页编程状态的操作。
22.如权利要求21所述的非易失性存储器设备，其中，所述存储单元阵列还包括用于存储字线的编程状态的标志单元，并且其中，不响应于所述读取命令而访问所述标志单元。
23.如权利要求21所述的非易失性存储器设备，其中，根据所述第一读取命令执行的低端页读取操作的读取时间与根据所述第二读取命令执行的低端页读取操作的读取时间相同。
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