KR20140110390A - 메모리 제어기 및 그것을 포함하는 메모리 시스템 - Google Patents

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KR20140110390A
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Abstract

불 휘발성 메모리 장치를 제어하는 메모리 제어기의 동작 방법이 제공되며, 동작 방법은 외부의 쓰기 요청에 응답하여 상기 불 휘발성 메모리의 각 워드 라인에 대한 상위 페이지 프로그램 상태를 나타내는 프로그램 뎁스 비트 맵을 관리하고, 외부의 읽기 요청시 액세스될 워드 라인에 대응하는 상기 프로그램 뎁스 비트 맵의 정보에 의거하여 복수의 읽기 명령들 중 하나를 상기 불 휘발성 메모리로 출력하는 것을 포함한다.

Description

메모리 제어기 및 그것을 포함하는 메모리 시스템{MEMORY CONTROLLER AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 멀티-비트 데이터를 저장하는 불 휘발성 메모리 장치를 제어하는 장치에 관한 것이다.
반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터와 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소(scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.
MROM, PROM, EPROM, EEPROM, PRAM, 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.
불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해, EEPROM, PRAM, 등과 같은 불 휘발성 반도체 메모리 장치들은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다.
본 발명의 목적은 읽기 성능을 향상시킬 수 있는 메모리 제어기를 제공하는 것이다.
본 발명의 일 특징은 불 휘발성 메모리를 제어하는 불 휘발성 메모리 저장 장치의 동작 방법을 제공하는 것이며, 상기 동작 방법은 외부의 쓰기 요청에 응답하여 상기 불 휘발성 메모리의 각 워드 라인에 대한 상위 페이지 프로그램 상태를 나타내는 프로그램 뎁스 비트 맵을 관리하고, 외부의 읽기 요청시 액세스될 워드 라인에 대응하는 상기 프로그램 뎁스 비트 맵의 정보에 의거하여 복수의 읽기 명령들 중 하나를 상기 불 휘발성 메모리로 출력하는 것을 포함한다.
예시적인 실시예에 있어서, 상기 복수의 읽기 명령들은 하위 페이지 프로그램 상태만을 갖는 워드 라인에 대한 읽기 동작을 지시하는 제 1 읽기 명령과 상위 페이지 프로그램 상태를 갖는 워드 라인에 대한 읽기 동작을 지시하는 제 2 읽기 명령을 포함한다.
예시적인 실시예에 있어서, 상기 제 1 읽기 명령에 따라 수행되는 상기 불 휘발성 메모리의 하위 페이지 읽기 동작에 대응하는 읽기 시간은 상기 제 2 읽기 명령에 따라 수행되는 상기 불 휘발성 메모리 장치의 하위 페이지 읽기 동작에 대응하는 읽기 시간과 실질적으로 동일하다.
예시적인 실시예에 있어서, 상기 제 1 및 제 2 읽기 명령들 각각에 따라 수행되는 상기 불 휘발성 메모리의 읽기 동작은 상기 액세스될 워드 라인이 상위 페이지 프로그램 상태인 지의 여부를 판별하는 동작을 포함하지 않는다.
예시적인 실시예에 있어서, 상기 각 워드 라인의 메모리 셀들에는 적어도 2개의 페이지 데이터가 저장된다.
본 발명의 다른 특징은 적어도 하나의 불 휘발성 메모리와; 그리고 상기 적어도 하나의 불 휘발성 메모리를 제어하도록 구성된 메모리 제어기를 포함하며, 외부의 읽기 요청시, 상기 메모리 제어기는 상기 적어도 하나의 불 휘발성 메모리의 각 워드 라인에 대한 상위 페이지 프로그램 상태를 나타내는 프로그램 뎁스 비트 맵의 정보 중 액세스될 워드 라인에 대응하는 비트 정보에 의거하여 복수의 읽기 명령들 중 하나를 상기 적어도 하나의 불 휘발성 메모리로 출력하는 메모리 시스템을 제공하는 것이다.
예시적인 실시예에 있어서, 상기 메모리 제어기는 외부의 쓰기 요청에 응답하여 상기 적어도 하나의 불 휘발성 메모리의 각 워드 라인에 대한 상위 페이지 프로그램 상태를 나타내는 상기 프로그램 뎁스 비트 맵을 관리한다.
예시적인 실시예에 있어서, 상기 복수의 읽기 명령들은 하위 페이지 프로그램 상태를 갖는 워드 라인에 대한 읽기 동작을 지시하는 제 1 읽기 명령과 상위 페이지 프로그램 상태를 갖는 워드 라인에 대한 읽기 동작을 지시하는 제 2 읽기 명령을 포함한다.
예시적인 실시예에 있어서, 상기 적어도 하나의 불 휘발성 메모리는 상기 제 1 읽기 명령에 응답하여 액세스될 워드 라인의 하위 페이지 데이터에 대한 읽기 동작을 수행한다.
예시적인 실시예에 있어서, 상기 제 2 읽기 명령이 입력될 때, 상기 적어도 하나의 불 휘발성 메모리는 상기 제 2 읽기 명령과 함께 입력된 페이지 어드레스에 의거하여 상기 액세스될 워드 라인의 하위 페이지 데이터 및 상위 페이지 데이터 중 하나에 대한 읽기 동작을 수행한다.
본 발명의 예시적인 실시예들에 의하면, 각 워드 라인의 프로그램 상태를 나타내는 프로그램 뎁스 맵을 펌웨어 레벨에서 관리함으로써 읽기 성능이 향상될 것이다.
도 1a 및 도 1b는 셀 당 2-비트 데이터를 저장하는 불 휘발성 메모리 장치의 문턱 전압 산포들을 개략적으로 보여주는 도면이다.
도 2는 본 발명의 예시적인 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 3은 도 2에 도시된 메모리 제어기를 개략적으로 보여주는 블록도이다.
도 4는 도 3의 버퍼 메모리에 로드된 프로그램 뎁스 비트 맵을 보여주는 도면이다.
도 5는 도 2에 도시된 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
도 6은 본 발명의 다른 실시예에 따른 도 2에 도시된 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
도 7은 본 발명의 실시예에 따른 메모리 제어기의 쓰기 동작 방법을 개략적으로 보여주는 흐름도이다.
도 8은 본 발명의 실시예에 따른 메모리 제어기의 읽기 동작 방법을 개략적으로 보여주는 흐름도이다.
도 9는 본 발명의 실시예에 따른 불 휘발성 메모리 장치의 읽기 방법을 개략적으로 보여주는 흐름도이다.
도 10은 본 발명에 따른 메모리 시스템의 읽기 성능의 향상을 설명하기 위한 도면이다.
도 11은 셀 당 3-비트 데이터를 저장하는 불 휘발성 메모리 장치의 문턱 전압 분포들을 보여주는 도면이다.
도 12는 본 발명의 다른 실시예에 따른 불 휘발성 메모리 장치의 읽기 방법을 개략적으로 보여주는 흐름도이다.
도 13은 셀 당 4-비트 데이터를 저장하는 불 휘발성 메모리 장치의 문턱 전압 분포들을 보여주는 도면이다.
도 14는 본 발명의 또 다른 실시예에 따른 불 휘발성 메모리 장치의 읽기 방법을 개략적으로 보여주는 흐름도이다.
도 15는 본 발명의 또 다른 실시예에 따른 도 2에 도시된 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
도 16은 도 15에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다.
도 17은 도 16에 도시된 메모리 블록(BLK1)의 등가 회로도이다.
도 18은 본 발명의 실시예에 따른 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 19는 본 발명의 실시예에 따른 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 20은 도 19에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이다.
도 21은 도 20에 도시된 반도체 드라이브를 이용한 스트리지 서버를 개략적으로 보여주는 블록도이다.
도 22은 본 발명에 따른 임베디드 스토리지를 개략적으로 보여주는 블록도이다.
도 23은 본 발명에 따른 통신장치를 개략적으로 보여주는 블록도이다.
도 24는 본 발명의 실시예에 따른 반도체 드라이브가 적용되는 시스템을 개략적으로 보여주는 도면이다.
도 25는 본 발명의 실시예에 따른 메모리 카드(memory card)를 개략적으로 보여주는 블록도이다.
도 26은 본 발명의 실시예에 따른 디지털 스틸 카메라(digital still camera)를 개략적으로 보여주는 블록도이다.
도 27은 도 25의 메모리 카드가 사용되는 다양한 응용 분야들을 보여주는 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.
도 1a 및 도 1b는 셀 당 2-비트 데이터를 저장하는 불 휘발성 메모리 장치의 문턱 전압 산포들을 개략적으로 보여주는 도면이다. 도 1에는 메모리 셀들이 하위 데이터(예를 들면, LSB 데이터)로 프로그램될 때 형성된 문턱 전압 산포들이 도시되어 있다. 도 1b에는 메모리 셀들이 상위 데이터(예를 들면, MSB 데이터)로 프로그램될 때 형성된 문턱 전압 산포들이 도시되어 있다.
도 1a를 참조하면, 메모리 셀이 LSB 데이터로 프로그램될 때, 메모리 셀은 소거 상태(10) 또는 프로그램 상태(12)를 갖는다. LSB 데이터는 읽기 전압(R0)을 기준으로 판별될 것이다. 예를 들면, 메모리 셀의 LSB 데이터는 메모리 셀에 읽기 전압(R0)이 인가된 상태에서 메모리 셀을 통해 흐르는 전류의 양에 따라 결정되는 비트 라인 전압에 의거하여 읽혀진 값에 의해서 결정될 것이다.
도 1b을 참조하면, 소거 상태(10) 또는 프로그램 상태(12)를 갖는 메모리 셀이 MSB 데이터로 프로그램될 때, 메모리 셀은 소거 상태(20) 및 프로그램 상태들(22, 24, 26) 중 어느 하나를 갖는다. 소거 상태(20) 및 프로그램 상태들(22, 24, 26)은 2-비트 데이터 즉, "11", "01", "00", 그리고 "10"에 각각 대응할 것이다. 하지만, 비트 오더링(bit ordering)이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 이러한 비트 오더링에 따르면, LSB 데이터는 읽기 전압(R2)을 기준으로 판별되고, MSB 데이터는 읽기 전압들(R1, R2)을 기준으로 판별될 것이다.
예를 들면, 메모리 셀의 LSB 데이터는 메모리 셀에 읽기 전압(R2)이 인가된 상태에서 메모리 셀을 통해 흐르는 전류의 양에 따라 결정되는 비트 라인 전압에 의거하여 읽혀진 값에 의해서 결정될 것이다. 메모리 셀의 MSB 데이터는 메모리 셀에 읽기 전압(R1)이 인가된 상태에서 메모리 셀을 통해 흐르는 전류의 양에 따라 결정되는 비트 라인 전압에 의거하여 읽혀질 값과 메모리 셀에 읽기 전압(R3)이 인가된 상태에서 메모리 셀을 통해 흐르는 전류의 양에 따라 결정되는 비트 라인 전압에 의거하여 읽혀질 값의 조합에 의해서 결정될 것이다.
외부의 읽기 요청에 따라 선택된 워드 라인이 LSB 프로그램 상태인 지 또는 MSB 프로그램 상태인 지에 따라 읽기 시퀀스가 달라질 것이다. 다시 말해서, 선택된 워드 라인이 LSB 프로그램 상태인 지 또는 MSB 프로그램 상태인 지의 여부에 따라 읽기 전압이 변경될 것이다. 선택된 워드 라인이 LSB 프로그램 상태인 지 또는 MSB 프로그램 상태인 지의 여부는, 예를 들면, 플래그 셀의 상태에 따라 결정될 수 있다. 플래그 셀은 MSB 데이터가 프로그램될 때 프로그램 상태들(24, 26) 중 어느 하나를 갖도록 프로그램될 수 있다.
LSB 페이지 데이터의 읽기 동작시, 플래그 셀의 상태는 읽기 요청에 따라 선택된 워드 라인의 메모리 셀들로부터 LSB 페이지 데이터가 읽기 전압(R2)을 이용하여 읽혀질 때 함께 읽혀질 것이다. 플래그 셀로부터 읽혀진 데이터가 선택된 워드 라인이 LSB 프로그램 상태임을 나타낼 때, 읽기 요청에 대응하는 LSB 페이지 데이터는 읽기 전압(R0)을 이용하여 선택된 워드 라인의 메모리 셀들로부터 다시 읽혀질 것이다. 읽기 전압(R0)을 이용하여 읽혀진 데이터는 읽기 요청에 대응하는 LSB 페이지 데이터일 것이다. 플래그 셀로부터 읽혀진 데이터가 선택된 워드 라인이 MSB 프로그램 상태임을 나타낼 때, 읽기 전압(R2)을 이용하여 읽혀진 데이터는 읽기 요청에 대응하는 LSB 페이지 데이터일 것이다.
MSB 페이지 데이터의 읽기 동작시, 플래그 셀의 상태는 읽기 요청에 따라 선택된 워드 라인의 메모리 셀들이 읽기 전압(R1)을 이용하여 읽혀질 때 함께 읽혀질 것이다. 플래그 셀로부터 읽혀진 데이터가 선택된 워드 라인이 MSB 프로그램 상태임을 나타낼 때, 선택된 워드 라인의 메모리 셀들이 읽기 전압(R3)을 이용하여 다시 읽혀질 것이다. 읽기 전압들(R1, R3)을 이용하여 읽혀진 데이터의 조합은 읽기 요청에 대응하는 MSB 페이지 데이터일 것이다. 플래그 셀로부터 읽혀진 데이터가 선택된 워드 라인이 LSB 프로그램 상태임을 나타낼 때, 읽기 전압(R1)을 이용하여 읽혀진 데이터는 읽기 요청에 대응하는 MSB 페이지 데이터일 것이다.
앞서 설명된 읽기 방법은 플래그 셀의 상태를 판별하는 데 걸리는 시간을 필연적으로 포함할 것이다. 또한, 앞서 설명된 읽기 방법은 선택된 워드 라인이 LSB 프로그램 상태인 지 또는 MSB 프로그램 상태인 지의 여부에 따라 LSB 페이지 데이터를 판별하는 데 2번의 읽기 동작들을 포함할 것이다. 결과적으로, 플래그 셀을 이용하여 읽기 시퀀스가 결정됨에 따라 읽기 동작을 수행하는 데 걸리는 시간이 증가될 수 있다. 하지만, 본 발명의 경우, 각 워드 라인의 상태(즉, LSB 프로그램 상태 또는 MSB 프로그램 상태)는 플래그 셀을 이용하지 않고 각 워드 라인의 프로그램 뎁스 정보(program depth information)를 이용하여 펌웨어 레벨에서 판별될 것이다. 이러한 경우, 플래그 셀의 상태를 판별하는 데 걸리는 시간은 읽기 시간으로부터 제외될 것이다. 또한, 선택된 워드 라인이 LSB 프로그램 상태인 지 또는 MSB 프로그램 상태인 지의 여부에 따라 페이지 데이터를 판별하는 데 2번의 읽기 동작을 수행하는 것이 아니라, 각 워드 라인의 프로그램 뎁스 정보에 따라 결정된 읽기 스퀀스를 통해 LSB 페이지 데이터가 읽혀질 것이다. 이는 이후 상세히 설명될 것이다.
도 2는 본 발명의 예시적인 실시예에 따른 메모리 시스템을 개략적으로 보여주는 블록도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 메모리 시스템은 메모리 제어기(1200)와 멀티-비트/멀티-레벨 메모리 장치로서 불 휘발성 메모리 장치(1400)를 포함한다. 메모리 제어기(1200)는 호스트(1600)로부터의 요청(예를 들면, 쓰기 요청, 읽기 요청, 등)에 응답하여 불 휘발성 메모리 장치(1400)를 제어한다. 메모리 제어기(1200)는 호스트 요청없이 내부적인 요청(예를 들면, 서든 파워-오프와 관련된 동작, 웨어-레벨링 동작, 읽기 교정 (read reclaim) 동작, 등)에 따라 불 휘발성 메모리 장치(1400)를 제어한다. 메모리 제어기(1200)의 내부적인 요청에 대응하는 동작은 호스트(1600)의 요청이 처리된 후 호스트(1600)의 타임아웃 구간 내에서 행해질 것이다. 또는, 메모리 제어기(1200)의 내부적인 요청에 대응하는 동작은 메모리 제어기(1200)의 유휴 시간에 행해질 수 있다.
불 휘발성 메모리 장치(1400)는 메모리 제어기(1200)의 제어에 응답하여 동작하며, 데이터 정보를 저장하는 일종의 저장 매체로서 사용된다. 저장 매체는 하나 또는 그 보다 많은 메모리 칩들로 구성될 수 있다. 불 휘발성 메모리 장치(1400)와 메모리 제어기(1200)는 하나 또는 그 보다 많은 채널들을 통해 통신한다. 불 휘발성 메모리 장치(1400)는, 예를 들면, 낸드 플래시 메모리 장치를 포함한다. 불 휘발성 메모리 장치(1400)가 셀 당 2-비트 데이터를 저장하는 메모리 장치인 경우, 각 워드 라인에 연결된 메모리 셀들에는 2-페이지 데이터(이하, LSB 페이지 데이터 및 MSB 페이지 데이터라 칭함)가 저장될 것이다.
메모리 제어기(1200)는 호스트(1600)의 쓰기 요청에 의거하여 프로그램 뎁스 맵을 관리하도록 구성될 것이다. 프로그램 뎁스 맵은 불 휘발성 메모리 장치(1400)의 워드 라인들 각각이 LSB 프로그램 상태인 지 또는 MSB 프로그램 상태인 지의 여부를 나타내는 정보를 포함할 것이다. 프로그램 뎁스 맵은 호스트(1600)의 읽기 요청시 참조될 것이다. 예를 들면, 프로그램 뎁스 맵은 호스트(1600)의 읽기 요청에 대응하는 워드 라인이 LSB 프로그램 상태인 지 또는 MSB 프로그램 상태인 지의 여부를 판별하는 데 사용되며, 메모리 제어기(1200)는 상이한 읽기 명령들 중 판별 결과에 대응하는 읽기 명령을 불 휘발성 메모리 장치(1400)로 출력할 것이다. 여기서, 상이한 읽기 명령들은 워드 라인이 LSB 프로그램 상태에 있을 때 읽기 동작을 나타내는 제 1 읽기 명령과 워드 라인이 MSB 프로그램 상태에 있을 때 읽기 동작을 나타내는 제 2 읽기 명령을 포함할 것이다. 제 1 읽기 명령이 입력될 때, 불 휘발성 메모리 장치(1400)는 읽기 전압(R0)을 이용하여 읽기 동작을 수행할 것이다. 제 2 읽기 명령이 입력될 때, 불 휘발성 메모리 장치(1400)는 읽기 전압(R2)을 이용하여 읽기 동작을 수행하거나 읽기 전압들(R1, R3)을 이용하여 읽기 동작들을 수행할 것이다. 읽기 전압(R2)을 이용하여 읽기 동작과 읽기 전압들(R1, R3)을 이용하여 읽기 동작들은 메모리 제어기(1200)로부터 제공되는 행 어드레스에 포함되는 페이지 어드레스를 의거하여 결정될 것이다.
이상의 설명으로부터 알 수 있듯이, 불 휘발성 메모리 장치(1400)는 입력된 읽기 명령에 따라 결정된 읽기 스퀀스를 기준으로 읽기 동작을 수행할 것이다. 이는 플래그 셀의 정보를 판별하는 데 걸리는 시간 그리고/또는 추가적인 읽기 동작(예를 들면, 도 1b에서 설명된 R0 읽기 동작)을 수행하는 데 걸리는 시간이 필요하지 않음을 의미한다. 따라서, 메모리 시스템의 읽기 성능을 향상킬 수 있다.
예시적인 실시예에 있어서, 불 휘발성 메모리 장치(1400)는 각 워드 라인이 LSB 프로그램 상태인 지 또는 MSB 프로그램 상태인 지의 여부를 나타내는 정보를 저장하기 위한 플래그 셀들을 포함하지 않을 것이다. 하지만, 본 발명이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 불 휘발성 메모리 장치(1400)는 각 워드 라인이 LSB 프로그램 상태인 지 또는 MSB 프로그램 상태인 지의 여부를 나타내는 정보를 저장하기 위한 플래그 셀들을 포함할 수 있다. 이러한 경우, 플래그 셀들에 저장된 정보는 도 1a 및 도 1b에서 설명된 읽기 시퀀스들을 결정하는 데 사용되지 않을 것이다. 예를 들면, 플래그 셀들에 저장된 정보는 프로그램 뎁스 맵을 복원하는 데 사용될 수 있다. 또는, 플래그 셀들에 저장된 정보는 파워-업시 프로그램 뎁스 맵을 구성하는 데 사용될 수 있다.
예시적인 실시예에 있어서, 메모리 제어기(1200)와 불 휘발성 메모리 장치(1400)는 멀티-미디어 카드(multi-media card: MMC)를 구성하거나, 휴대용 전자 장치의 보드에 직접 실장되는 내장형 멀티-미디어 카드(embedded MMC: eMMC)를 구성할 것이다. 하지만, 본 발명이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다.
도 3은 도 2에 도시된 메모리 제어기를 개략적으로 보여주는 블록도이다. 도 4는 도 3의 버퍼 메모리에 로드된 프로그램 뎁스 비트 맵을 보여주는 도면이다.
도 3을 참조하면, 메모리 제어기(1200)는 제 1 인터페이스로서 호스트 인터페이스(1210), 제 2 인터페이스로서 메모리 인터페이스(1220), 중앙 처리 장치(1230), 버퍼 메모리(1240), 그리고 ECC 회로(1250)를 포함한다.
호스트 인터페이스(1210)는 외부(또는, 호스트)와 인터페이스하도록 구성된다. 메모리 인터페이스(1220)는 도 2에 도시된 불 휘발성 메모리 장치(1400)와 인터페이스하도록 구성된다. CPU(1230)는 메모리 제어기(1200)의 전반적인 동작을 제어하도록 구성된다. 예를 들면, CPU(1230)는 플래시 변환 계층(Flash Translation Layer: FTL)과 같은 펌웨어를 운용하도록 구성된다. 플래시 변환 계층(FTL)은 다양한 기능들을 수행한다. 예를 들면, 플래시 변환 계층(FTL)은 어드레스 맵핑 동작, 읽기 교정 동작, 에러 정정 동작, 등을 수행하는 다양한 계층들을 포함할 것이다. 버퍼 메모리(1240)는 호스트 인터페이스(1210)를 통해 외부로 전달되는 데이터를 임시 저장하는 데 사용된다. 버퍼 메모리(1240)는 메모리 인터페이스(1220)를 통해 불 휘발성 메모리 장치(1400)로부터 전달되는 데이터를 임시 저장하는 데 사용된다. 예를 들면, 버퍼 메모리(1240)는 DRAM, SRAM, 또는 DRAM과 SRAM의 조합으로 구성될 수 있다. 하지만, 버퍼 메모리(1240)로서 사용되는 메모리 장치가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. ECC 회로(1250)는 불 휘발성 메모리 장치(1400)에 저장될 데이터를 부호화하도록 그리고 불 휘발성 메모리 장치(1400)로부터 읽혀진 데이터를 복호화하도록 구성될 것이다.
버퍼 메모리(1240)는 불 휘발성 메모리 장치(1400)를 제어하는 데 필요한 정보를 저장하는 데 사용된다. 예를 들면, 버퍼 메모리(1240)에는 어드레스 맵핑 테이블(AMT)(1241)과 프로그램 뎁스 비트 맵(PDBM)(1242)이 저장될 것이다. 어드레스 맵핑 테이블(1241)은 호스트(1600)로부터 제공되는 논리 어드레스들과 불 휘발성 메모리 장치(1400)의 물리 어드레스들 사이의 맵핑 관계를 저장하는 데 사용될 것이다. 프로그램 뎁스 비트 맵(1242)은 불 휘발성 메모리 장치(1400)의 각 워드 라인에 대한 MSB 프로그램 상태를 나타내는 프로그램 뎁스 정보를 저장하는 데 사용될 것이다.
예를 들면, 도 4를 참조하면, 프로그램 뎁스 비트 맵(1242)는 불 휘발성 메모리 장치(1400)의 워드 라인들(WL1~WLn)에 각각 대응하는 비트 정보를 포함할 것이다. 각 비트 정보는 "1"의 초기값을 갖는다. "1"의 비트 정보는 대응하는 워드 라인이 LSB 프로그램 상태이거나 소거 상태임을 즉, MSB 프로그램 상태가 아님을 나타낼 것이다. 프로그램 뎁스 비트 맵(1242)의 비트 정보는 호스트의 쓰기 요청에 따라 변경/업데이트될 것이다. 다시 말해서, 프로그램 뎁스 비트 맵(1242)의 비트 정보는 호스트의 쓰기 요청시 메모리 제어기의 물리 어드레스에 따라 변경/업데이트될 것이다. 예를 들면, 특정 워드 라인에 대한 쓰기 동작이 2번 요청될 때 (다시 말해서, 특정 워드 라인에 대한 MSB 프로그램 동작이 요구될 때), 특정 워드 라인에 대한 비트 정보는 "1"에서 "0"로 변경될 것이다. 비트 정보의 변경은 버퍼 메모리(1240)의 프로그램 뎁스 비트 맵(1242)을 업데이트함으로써 달성될 것이다. 특정 워드 라인에 대한 MSB 프로그램 동작이 요구되었는 지의 여부는 액세스될 페이지의 어드레스(예를 들면, 각 워드 라인의 물리 페이지 어드레스)를 기준으로 판별될 것이다. 하지만, 특정 워드 라인에 대한 MSB 프로그램 동작이 요구되었는 지의 여부를 판별하는 기준이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다.
호스트의 읽기 요청시, 메모리 제어기(1200)는 읽기 요청된 데이터가 저장된 페이지에 대응하는 워드 라인이 MSB 프로그램 상태인 지의 여부를 판별할 것이다. 이는 프로그램 뎁스 비트 맵(1242)에 의거하여 행해질 것이다. 프로그램 뎁스 비트 맵(1242)의 비트 정보가 액세스될 워드 라인이 MSB 프로그램 상태가 아님을 나타낼 때, 메모리 제어기(1200)는 읽기 전압(R0)을 이용한 읽기 동작을 수반하는 제 1 읽기 명령을 불 휘발성 메모리 장치(1400)로 출력할 것이다. 제 1 읽기 명령이 입력될 때, 불 휘발성 메모리 장치(1400)는 읽기 전압(R0)을 이용하여 읽기 동작을 수행할 것이다. 여기서, 제 1 읽기 명령에 대응하는 읽기 시퀀스는 플래그 셀의 상태를 판별하는 동작을 포함하지 않을 것이다. 프로그램 뎁스 비트 맵(1242)의 비트 정보가 액세스될 워드 라인이 MSB 프로그램 상태임을 나타낼 때, 메모리 제어기(1200)는 읽기 전압(R2)을 이용한 읽기 동작 또는 읽기 전압들(R1, R3)을 이용한 읽기 동작들을 수반하는 제 2 읽기 명령을 불 휘발성 메모리 장치(1400)로 출력할 것이다. 제 2 읽기 명령이 입력될 때, 불 휘발성 메모리 장치(1400)는 읽기 전압(R2)을 이용하여 읽기 동작을 수행하거나 읽기 전압들(R1, R3)을 이용한 읽기 동작들을 수행할 것이다. 여기서, 제 2 읽기 명령에 대응하는 읽기 시퀀스는 플래그 셀의 상태를 판별하는 동작을 포함하지 않을 것이다. 읽기 전압(R2)을 이용한 읽기 동작은 액세스된 워드 라인의 페이지 어드레스가 LSB 페이지일 때 수행되며, 읽기 전압들(R1, R3)을 이용한 읽기 동작들은 액세스된 워드 라인의 페이지 어드레스가 MSB 페이지일 때 수행될 것이다.
본 발명의 메모리 제어기(1200)는 액세스될 워드 라인에 대한 프로그램 뎁스 정보를 기준으로 상이한 읽기 명령들을 생성하고, 불 휘발성 메모리 장치(1400)는 입력된 읽기 명령에 대응하는 읽기 스퀀스를 수행할 것이다. 이러한 경우, 본 발명에 따른 메모리 시스템은 각 워드 라인의 프로그램 상태를 저장하는 플래그 셀들을 필요로 하지 않는다. 이는 플래그 셀의 정보를 판별하는 데 걸리는 시간 그리고/또는 추가적인 읽기 동작을 수행하는 데 걸리는 시간이 필요하지 않음을 의미한다. 따라서, 메모리 시스템의 읽기 성능을 향상킬 수 있다.
예시적인 실시예에 있어서, 메모리 제어기(1200)는, 비록 도면에는 도시되지 않았지만, 불 휘발성 메모리 장치(1400)에 저장될 데이터를 랜덤화하도록 그리고 불 휘발성 메모리 장치(1400)로부터 읽혀진 데이터를 디-랜덤화하도록 구성된 랜덤화기를 더 포함할 것이다. 랜덤화기의 일예가 미국특허공개번호 제2010/0088574호에 "DATA STORAGE SYSTEM AND DEVICE WITH RANDOMIZER/DE-RANDOMIZER"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.
예시적인 실시예에 있어서, 호스트 인터페이스(1210)는 컴퓨터 버스 표준들, 스토리지 버스 표준들, iFCPPeripheral 버스 표준들, 등 중 하나 또는 그 보다 많은 것들의 조합으로 구성될 수 있다. 컴퓨터 버스 표준들(computer bus standards)은 S-100 bus, Mbus, Smbus, Q-Bus, ISA, Zorro II, Zorro III, CAMAC, FASTBUS, LPC, EISA, VME, VXI, NuBus, TURBOchannel, MCA, Sbus, VLB, PCI, PXI, HP GSC bus, CoreConnect, InfiniBand, UPA, PCI-X, AGP, PCIe, Intel QuickPath Interconnect, Hyper Transport, 등을 포함한다. 스토리지 버스 표준들(Storage bus standards)은 ST-506, ESDI, SMD, Parallel ATA, DMA, SSA, HIPPI, USB MSC, FireWire(1394), Serial ATA, eSATA, SCSI, Parallel SCSI, Serial Attached SCSI, Fibre Channel, iSCSI, SAS, RapidIO, FCIP, 등을 포함한다. iFCPPeripheral 버스 표준들(iFCPPeripheral bus standards)은 Apple Desktop Bus, HIL, MIDI, Multibus, RS-232, DMX512-A, EIA/RS-422, IEEE-1284, UNI/O, 1-Wire, I2C, SPI, EIA/RS-485, USB, Camera Link, External PCIe, Light Peak, Multidrop Bus, 등을 포함한다.
도 5는 도 2에 도시된 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
불 휘발성 메모리 장치(1400)는, 예를 들면, 낸드 플래시 메모리 장치일 것이다. 하지만, 본 발명이 낸드 플래시 메모리 장치에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 불 휘발성 메모리 장치(1400)는 노아 플래시 메모리 장치, 저항성 램(Resistive Random Access Memory: RRAM) 장치, 상변화 메모리(Phase-Change Memory: PRAM) 장치, 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM) 장치, 강유전체 메모리(Ferroelectric Random Access Memory: FRAM) 장치, 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM), 또는 그와 같은 것으로 구성될 수 있다. 또한, 본 발명의 불 휘발성 메모리 장치(1400)는 3차원 어레이 구조를 갖도록 구현될 수 있다. 3차원 어레이 구조를 갖는 불 휘발성 메모리 장치는 수직 낸드 플래시 메모리 장치라 불린다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치 뿐만 아니라, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash, "CTF"라 불림) 메모리 장치에도 모두 적용 가능하다.
도 5를 참조하면, 불 휘발성 메모리 장치(1400)는 메모리 셀 어레이(1410), 어드레스 디코더(1420), 전압 발생기(1430), 제어 로직(1440), 페이지 버퍼 회로(1450), 그리고 입출력 인터페이스(1460)를 포함한다.
메모리 셀 어레이(1410)는 행들(예를 들면, 워드 라인들)과 열들(예를 들면, 비트 라인들)의 교차 영역들에 배열된 메모리 셀들을 포함할 것이다. 메모리 셀들 각각은 1-비트 데이터 또는 멀티-비트 데이터를 저장할 것이다. 메모리 셀 어레이(1410)는 각 워드 라인의 프로그램 상태를 저장하기 위한 플래그 셀들을 포함하지 않는다. 어드레스 디코더(1420)는 제어 로직(1440)에 의해서 제어되며, 메모리 셀 어레이(1410)의 행들(예를 들면, 워드 라인들, 스트링 선택 라인(들), 접지 선택 라인(들), 공통 소오스 라인, 등)의 선택 및 구동을 행한다. 전압 발생기(1430)는 제어 로직(1440)에 의해서 제어되며, 각 동작에 필요한 전압들(예를 들면, 고전압, 프로그램 전압, 읽기 전압, 검증 전압, 소거 전압, 패스 전압, 벌크 전압, 등)을 발생한다. 전압 발생기(1430)에 의해서 생성된 전압들은 어드레스 디코더(1420)를 통해 메모리 셀 어레이(1410)에 제공된다.
페이지 버퍼 회로(1450)는 제어 로직(1440)에 의해서 제어되며, 메모리 셀 어레이(1410)로부터 데이터를 읽도록 또는 프로그램 데이터에 따라 메모리 셀 어레이(1410)의 열들(예를 들면, 비트 라인들)을 구동하도록 구성된다. 페이지 버퍼 회로(1450)는 비트 라인들 또는 비트 라인 쌍들에 각각 대응하는 복수의 페이지 버퍼들로 구성될 것이다. 페이지 버퍼들 각각은 복수의 래치들을 포함한다. 입출력 인터페이스(1460)는 제어 로직(1440)에 의해서 제어되며, 외부(예를 들면, 도 2의 메모리 제어기(1210))와 인터페이스하도록 구성된다. 비록 도면에는 도시되지 않았지만, 입출력 인터페이스(1460)는 페이지 버퍼들을 선택하기 위한 열 선택기, 데이터를 입력받는 입력 버퍼, 데이터를 출력하는 출력 버퍼, 그리고 그와 같은 것을 포함할 것이다.
제어 로직(1440)은 불 휘발성 메모리 장치(1400)의 전반적인 동작을 제어하도록 구성된다. 제어 로직(1440)은 메모리 제어기(1200)로부터 제공되는 읽기 명령이 읽기 전압(R0)을 이용한 읽기 동작을 수반하는 제 1 읽기 명령인 지의 여부를 판별할 것이다. 메모리 제어기(1200)로부터 제공되는 읽기 명령이 제 1 읽기 명령인 것으로 판별될 때, 제어 로직(1440)은 읽기 전압(R0)을 발생하도록 전압 발생 회로(1430)를 제어할 것이다. 이후, 제어 로직(1440)의 제어하에 읽기 전압(R0)이 선택된 워드 라인에 인가된 상태에서 읽기 동작이 수행될 것이다.
메모리 제어기(1200)로부터 제공되는 읽기 명령이 제 1 읽기 명령이 아닌 것으로 판별될 때, 제어 로직(1440)은 읽기 명령과 함께 입력된 페이지 어드레스가 LSB 페이지 어드레스인 지의 여부를 판별할 것이다. 입력된 페이지 어드레스가 LSB 페이지 어드레스일 때, 제어 로직(1440)은 읽기 전압(R2)을 발생하도록 전압 발생 회로(1430)를 제어할 것이다. 이후, 제어 로직(1440)의 제어하에 읽기 전압(R2)이 선택된 워드 라인에 인가된 상태에서 읽기 동작이 수행될 것이다. 입력된 페이지 어드레스가 LSB 페이지 어드레스가 아닐 때, 즉, 입력된 페이지 어드레스가 MSB 페이지 어드레스일 때, 제어 로직(1440)은 읽기 전압들(R1, R3)을 순차적으로 발생하도록 전압 발생 회로(1430)를 제어할 것이다. 이후, 제어 로직(1440)의 제어하에 읽기 전압들(R1, R3) 각각이 선택된 워드 라인에 인가된 상태에서 읽기 동작들이 연속적으로 수행될 것이다.
도 6은 본 발명의 다른 실시예에 따른 도 2에 도시된 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
도 6을 참조하면, 불 휘발성 메모리 장치(1400a)는 메모리 셀 어레이(1410a), 어드레스 디코더(1420a), 전압 발생기(1430a), 제어 로직(1440a), 페이지 버퍼 회로(1450a), 그리고 입출력 인터페이스(1460a)를 포함한다. 도 6에 도시된 불 휘발성 메모리 장치(1400a)는 메모리 셀 어레이(1410a)를 제외하면 도 5에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
도 6에 도시된 메모리 셀 어레이(1410a)는 워드 라인들의 프로그램 상태들을 저장하는 플래그 셀들을 포함할 것이다. 플래그 셀들은 대응하는 워드 라인들의 MSB 프로그램 동작시 프로그램될 것이다. 플래그 셀들에 저장된 프로그램 상태 정보는 정상 읽기 동작시 사용되는 것이 아니라, 파워-업 또는 서든 파워-오픈시 프로그램 뎁스 비트 맵(1242)을 구성하는 데 사용될 수 있다. 플래그 셀들에 저장된 프로그램 상태 정보의 사용이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다.
도 7은 본 발명의 실시예에 따른 메모리 제어기의 쓰기 동작 방법을 개략적으로 보여주는 흐름도이다. 이하, 본 발명의 실시예에 따른 메모리 제어기의 쓰기 동작 방법이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 7을 참조하면, S100 단계에서, 메모리 제어기(1200)는 호스트(1600)로부터 쓰기 요청을 입력받는다. 이때, 쓰기 요청된 데이터는 버퍼 메모리(1240)에 임시 저장될 것이다. S110 단계에서, 메모리 제어기(1200)는 쓰기 요청과 함께 입력된 논리 어드레스를 불 휘발성 메모리 장치(1400)의 물리 어드레스에 맵핑한다. S120 단계에서, 메모리 제어기(1200)는 프로그램 뎁스 비트 맵(PDBM)(1242)의 업데이트가 요구되는 지의 여부를 판별할 것이다. 예를 들면, 맵핑된 물리 어드레스의 페이지 어드레스가 MSB 페이지 어드레스인 지의 여부가 판별될 것이다. 만약 맵핑된 물리 어드레스의 페이지 어드레스가 MSB 페이지 어드레스가 아닌 경우, 절차는 S130 단계로 진행할 것이다. S130 단계에서, 버퍼 메모리(1240)에 저장된 어드레스 맵핑 테이블(AMT)(1241)이 업데이트될 것이다. 이후, 절차는 S150 단계로 진행할 것이다. 만약 맵핑된 물리 어드레스의 페이지 어드레스가 MSB 페이지 어드레스인 경우, 절차는 S140 단계로 진행할 것이다. S140 단계에서, 버퍼 메모리(1240)에 저장된 어드레스 맵핑 테이블(AMT)(1241) 및 프로그램 뎁스 비트 맵(PDBM)(1242)이 업데이트될 것이다. 프로그램 뎁스 비트 맵(PDBM)(1242)의 업데이트는 액세스될 워드 라인의 비트 정보를 "1"에서 "0"으로 변경함으로써 달성될 것이다. 이후, 절차는 S150 단계로 진행할 것이다. S150 단계에서, 메모리 제어기(1200)는 버퍼 메모리(1240)에 임시 저장된 쓰기 데이터와 함께 프로그램 명령을 불 휘발성 메모리 장치(1400)로 출력할 것이다. 이후, 절차는 종료될 것이다.
예시적인 실시예에 있어서, S130 및 S140 단계에서의 어드레스 맵핑 테이블(AMT)(1241)의 업데이트는 논리 어드레스와 물리 어드레스의 맵핑으로 대체될 수 있다.
도 8은 본 발명의 실시예에 따른 메모리 제어기의 읽기 동작 방법을 개략적으로 보여주는 흐름도이다. 이하, 본 발명의 실시예에 따른 메모리 제어기의 읽기 동작 방법이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 8을 참조하면, S200 단계에서, 메모리 제어기(1200)는 호스트(1600)로부터 읽기 요청을 입력받는다. S210 단계에서, 메모리 제어기(1200)는 버퍼 메모리(1240)에 저장된 프로그램 뎁스 비트 맵(1242)에 의거하여, 읽기 요청된 데이터가 저장된 페이지에 대응하는 워드 라인이 MSB 프로그램 상태인 지의 여부를 판별할 것이다. 액세스될 워드 라인이 MSB 프로그램 상태(예를 들면, "0"의 비트 정보를 가짐)가 아닌 것으로 판별될 때, 절차는 S220 단계로 진행할 것이다. S220 단계에서, 메모리 제어기(1200)는 불 휘발성 메모리 장치(1400)로 제 1 읽기 명령을 출력할 것이다. 제 1 읽기 명령은 액세스될 워드 라인이 MSB 프로그램 상태가 아님을 나타내는 읽기 명령이면, 불 휘발성 메모리 장치(1400)는 제 1 읽기 명령이 입력될 때 읽기 전압(R0)을 이용하여 읽기 동작을 수행할 것이다. 액세스될 워드 라인이 MSB 프로그램 상태(예를 들면, "0"의 비트 정보를 가짐)인 것으로 판별될 때, 절차는 S230 단계로 진행할 것이다. S230 단계에서, 메모리 제어기(1200)는 불 휘발성 메모리 장치(1400)로 제 2 읽기 명령을 출력할 것이다. 제 2 읽기 명령은 액세스될 워드 라인이 MSB 프로그램 상태임을 나타내는 읽기 명령이며, 불 휘발성 메모리 장치(1400)는 제 2 읽기 명령이 입력될 때 페이지 어드드레스에 따라 읽기 전압(R2) 또는 읽기 전압들(R1, R3)을 이용하여 읽기 동작을 수행할 것이다. 이후, 절차는 종료될 것이다.
도 9는 본 발명의 실시예에 따른 불 휘발성 메모리 장치의 읽기 방법을 개략적으로 보여주는 흐름도이다. 이하, 발명의 실시예에 따른 불 휘발성 메모리 장치의 읽기 방법이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 9를 참조하면, S300 단계에서, 불 휘발성 메모리 장치(1400)는 메모리 제어기(1200)로부터 읽기 명령을 입력받는다. S310 단계에서, 입력된 읽기 명령이 제 1 읽기 명령인 지의 여부가, 예를 들면, 제어 로직(1440)에 의해서 판별될 것이다. 입력된 읽기 명령이 제 1 읽기 명령인 것으로 판별될 때, 절차는 S320 단계로 진행할 것이다. 입력된 읽기 명령이 제 1 읽기 명령임은 액세스될 워드 라인이 MSB 프로그램 상태가 아님을 의미한다. S320 단계에서, 읽기 전압(R0)을 이용한 감지 동작이 수행될 것이다. 예를 들면, 제어 로직(1440)은 읽기 전압(R0)이 생성되도록 전압 발생 회로(1430)를 제어할 것이다. 읽기 전압(R0)가 액세스될 워드 라인에 인가된 상태에서, 제어 로직(1440)의 제어하에 페이지 버퍼 회로(1450)를 통해 감지 동작이 수행될 것이다. S330 단계에서, 감지된 데이터는 읽기 요청된 데이터로서 메모리 제어기(1200)로 출력될 것이다.
S310 단계로 돌아가서, 입력된 읽기 명령이 제 1 읽기 명령이 아닌 것으로 판별될 때, 절차는 S340 단계로 진행할 것이다. 입력된 읽기 명령이 제 1 읽기 명령이 아님은 액세스될 워드 라인이 MSB 프로그램 상태임을 의미한다. S340 단계에서, 액세스될 워드 라인의 읽기 동작이 LSB 읽기 동작인 지의 여부가 판별될 것이다. 즉, 액세스될 워드 라인의 페이지 어드레스가 LSB 페이지 어드레스인 지의 여부가 판별될 것이다. 액세스될 워드 라인의 페이지 어드레스가 LSB 페이지 어드레스인 경우, 절차는 S350 단계로 진행할 것이다. S350 단계에서, 읽기 전압(R2)을 이용한 감지 동작이 수행될 것이다. 예를 들면, 제어 로직(1440)은 읽기 전압(R2)이 생성되도록 전압 발생 회로(1430)를 제어할 것이다. 읽기 전압(R2)가 액세스될 워드 라인에 인가된 상태에서, 제어 로직(1440)의 제어하에 페이지 버퍼 회로(1450)를 통해 감지 동작이 수행될 것이다. S360 단계에서, 감지된 데이터는 읽기 요청된 데이터로서 메모리 제어기(1200)로 출력될 것이다.
S340 단계로 돌아가서, 액세스될 워드 라인의 페이지 어드레스가 LSB 페이지 어드레스가 아닌 경우, 절차는 S370 단계로 진행할 것이다. S370 단계에서, 읽기 전압(R1)을 이용한 감지 동작이 수행될 것이다. 예를 들면, 제어 로직(1440)은 읽기 전압(R1)이 생성되도록 전압 발생 회로(1430)를 제어할 것이다. 읽기 전압(R1)가 액세스될 워드 라인에 인가된 상태에서, 제어 로직(1440)의 제어하에 페이지 버퍼 회로(1450)를 통해 감지 동작이 수행될 것이다. S380 단계에서, 읽기 전압(R3)을 이용한 감지 동작이 수행될 것이다. 예를 들면, 제어 로직(1440)은 읽기 전압(R3)이 생성되도록 전압 발생 회로(1430)를 제어할 것이다. 읽기 전압(R3)가 액세스될 워드 라인에 인가된 상태에서, 제어 로직(1440)의 제어하에 페이지 버퍼 회로(1450)를 통해 감지 동작이 수행될 것이다. S390 단계에서, 읽기 전압들(R1, R3)을 이용하여 감지된 데이터의 조합은 읽기 요청된 데이터로서 메모리 제어기(1200)로 출력될 것이다. 이후, 절차는 종료될 것이다.
도 10은 본 발명에 따른 메모리 시스템의 읽기 성능의 향상을 설명하기 위한 도면이다. 도 10에서, B100 블록은 플래그 셀을 이용한 일반적인 읽기 방식에서 LSB 페이지 읽기 동작과 MSB 페이지 읽기 동작을 수행하는 데 걸리는 읽기 시간들을 보여준다. B200 블록은 프로그램 뎁스 비트 맵을 이용한 읽기 방식에서 LSB 페이지 읽기 동작과 MSB 페이지 읽기 동작을 수행하는 데 걸리는 읽기 시간들을 보여준다.
플래그 셀을 이용한 읽기 방식의 경우, LSB 페이지 읽기 동작시, 읽기 전압(R2)을 이용한 감지 동작이 tR2 시간 동안 수행될 것이다. 이때, 플래그 셀의 데이터 역시 감지될 것이다. 플래그 셀로부터 읽혀진 데이터가 LSB 프로그램 상태를 나타내는 지 또는 MSB 프로그램 상태를 나타내는 지의 여부가 tMFC 시간 동안 판별될 것이다. 만약 플래그 셀로부터 읽혀진 데이터가 LSB 프로그램 상태를 나타낼 때, 읽기 전압(R0)을 이용한 감지 동작이 tR0 시간 동안 추가적으로 수행될 것이다. 읽기 전압(R0)을 이용하여 감지된 데이터는 읽기 요청된 데이터로서 출력될 것이다. 플래그 셀로부터 읽혀진 데이터가 MSB 프로그램 상태를 나타낼 때, 읽기 전압(R2)을 이용하여 감지된 데이터는 읽기 요청된 데이터로서 출력될 것이다.
플래그 셀을 이용한 읽기 방식의 경우, MSB 페이지 읽기 동작시, 읽기 전압(R1)을 이용한 감지 동작이 tR1 시간 동안 수행될 것이다. 이때, 플래그 셀의 데이터 역시 감지될 것이다. 플래그 셀로부터 읽혀진 데이터가 LSB 프로그램 상태를 나타내는 지 또는 MSB 프로그램 상태를 나타내는 지의 여부가 tMFC 시간 동안 판별될 것이다. 만약 플래그 셀로부터 읽혀진 데이터가 MSB 프로그램 상태를 나타낼 때, 읽기 전압(R3)을 이용한 감지 동작이 tR3 시간 동안 수행될 것이다. 읽기 전압들(R1, R3)을 이용하여 감지된 데이터의 조합은 읽기 요청된 데이터로서 출력될 것이다. 플래그 셀로부터 읽혀진 데이터가 LSB 프로그램 상태를 나타낼 때, 페이지 버퍼 회로(1450)가 세트 상태(예를 들면, 데이터 "1")로 설정되며, 세트 상태의 데이터가 읽기 요청된 데이터로서 출력될 것이다.
플래그 셀을 이용한 읽기 방식의 경우, 플래그 셀로부터 읽혀진 데이터가 MSB 프로그램 상태인 지의 여부를 판별하기 위한 시간(tMFC)이 요구될 것이다. LSB 페이지 읽기 동작을 수행하는 데 걸리는 시간은 선택된 워드 라인에 대한 MSB 페이지 프로그램 동작이 수행되었는 지의 여부에 따라 달라진다. 또한, 읽기 동작을 수행하는 스킴이 복잡하다. 플래그 셀을 이용한 읽기 방식의 경우, LSB 페이지 읽기 동작과 MSB 페이지 읽기 동작은 동일한 읽기 명령에 따라 수행될 것이다.
본 발명의 메모리 시스템의 경우, B200 블록을 참조하면, 제 1 읽기 명령이 입력될 때, 읽기 전압(R0)을 이용한 읽기 동작이 tR0 시간 동안 수행될 것이다. 읽기 전압(R0)을 이용하여 감지된 데이터는 읽기 요청된 데이터로서 출력될 것이다. 제 2 읽기 명령이 입력될 때, 먼저, 제 2 읽기 명령과 함께 입력된 페이지 어드레스가 LSB 페이지 어드레스인 지의 여부가 판별될 것이다. 입력된 페이지 어드레스가 LSB 페이지 어드레스일 때, 읽기 전압(R2)을 이용한 읽기 동작이 tR2 시간 동안 수행될 것이다. 읽기 전압(R2)을 이용하여 감지된 데이터는 읽기 요청된 데이터로서 출력될 것이다. 입력된 페이지 어드레스가 MSB 페이지 어드레스일 때, 읽기 전압(R1)을 이용한 읽기 동작이 tR1 시간 동안 수행되고, 읽기 전압(R3)을 이용한 읽기 동작이 tR3 시간 동안 수행될 것이다. 읽기 전압들(R1, R3)을 이용하여 감지된 데이터의 조합은 읽기 요청된 데이터로서 출력될 것이다.
본 발명의 경우, 플래그 셀을 이용한 읽기 방식과 비교하여 볼 때, 플래그 셀로부터 읽혀진 데이터가 MSB 프로그램 상태인 지의 여부를 판별하기 위한 시간(tMFC)이 요구되지 않는다. 따라서, 본 발명에 따른 메모리 시스템의 읽기 성능이 향상될 것이다. 플래그 셀을 이용한 읽기 방식과 비교하여 볼 때, LSB 페이지 읽기 동작을 수행하는 데 걸리는 시간들(tR2, tR0)은 선택된 워드 라인에 대한 MSB 페이지 프로그램 동작이 수행되었는 지의 여부에 무관하게 거의 동일할 것이다. 또한, 선택된 워드 라인이 MSB 프로그램 상태인 지의 여부에 따라 메모리 제어기(1200)로부터 상이한 읽기 명령들이 제공될 것이다.
도 11은 셀 당 3-비트 데이터를 저장하는 불 휘발성 메모리 장치의 문턱 전압 분포들을 보여주는 도면이다.
셀 당 3-비트 데이터를 저장하는 불 휘발성 메모리 장치에 있어서, 메모리 셀은 도 11에 도시된 복수의 상태들(30~37) 중 어느 하나를 가질 것이다. 각 워드 라인에 연결된 메모리 셀들에는 3-페이지 데이터가 저장될 것이다. 예를 들면, 최하위 페이지 데이터 (또는, 제 1 페이지 데이터), 중간 페이지 데이터 (또는, 제 2 페이지 데이터), 그리고 최상위 페이지 데이터 (또는, 제 3 페이지 데이터)가 각 워드 라인에 연결된 메모리 셀들에 저장될 것이다. 도 11에 도시된 비트 오더링은 예시적인 것이며, 본 발명이 이에 국한되지 않음은 잘 이해될 것이다.
최하위 페이지 데이터는 선택된 워드 라인에 읽기 전압(R4-3P)이 인가된 상태에서 메모리 셀들로부터 읽혀진 데이터일 것이다. 중간 페이지 데이터는 선택된 워드 라인에 읽기 전압(R2-3P)이 인가된 상태에서 메모리 셀들로부터 읽혀진 데이터 그리고 선택된 워드 라인에 읽기 전압(R6-3P)이 인가된 상태에서 메모리 셀들로부터 읽혀진 데이터의 조합일 것이다. 최상위 페이지 데이터는 선택된 워드 라인에 읽기 전압(R1-3P)이 인가된 상태에서 메모리 셀들로부터 읽혀진 데이터, 선택된 워드 라인에 읽기 전압(R3-3P)이 인가된 상태에서 메모리 셀들로부터 읽혀진 데이터, 선택된 워드 라인에 읽기 전압(R5-3P)이 인가된 상태에서 메모리 셀들로부터 읽혀진 데이터, 그리고 선택된 워드 라인에 읽기 전압(R7-3P)이 인가된 상태에서 메모리 셀들로부터 읽혀진 데이터의 조합일 것이다.
선택된 워드 라인의 어느 페이지 데이터가 읽기 요청되었는 지의 여부는, 앞서 설명된 바와 같이, 페이지 어드레스 정보에 따라 결정될 것이다.
각 메모리 셀에 3-비트 데이터가 저장되는 경우, 메모리 제어기(1200)는 각 워드 라인에 대응하는 비트 정보를 포함하는 페이지 뎁스 비트 맵(1242)을 관리할 것이다. 프로그램 뎁스 비트 맵(1242)의 비트 정보는 호스트의 쓰기 요청에 따라 변경/업데이트될 것이다. 예를 들면, 특정 워드 라인에 대한 쓰기 동작이 2번 요청될 때, 특정 워드 라인에 대한 비트 정보는 "1"에서 "0"로 변경될 것이다. 비트 정보의 변경은 버퍼 메모리(1240)의 프로그램 뎁스 비트 맵(1242)을 업데이트함으로써 달성될 것이다. 특정 워드 라인에 대한 상위 프로그램 동작(예를 들면, 제 2 또는 제 3 페이지 데이터에 대한 프로그램 동작)이 요구되었는 지의 여부는 액세스될 페이지의 어드레스를 기준으로 판별될 것이다. 하지만, 특정 워드 라인에 대한 상위 프로그램 동작이 요구되었는 지의 여부를 판별하는 기준이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다.
호스트의 읽기 요청시, 메모리 제어기(1200)는 읽기 요청된 데이터가 저장된 페이지에 대응하는 워드 라인이 상위 페이지 프로그램 상태인 지의 여부를 판별할 것이다. 이는 프로그램 뎁스 비트 맵(1242)에 의거하여 행해질 것이다. 프로그램 뎁스 비트 맵(1242)의 비트 정보가 액세스될 워드 라인이 상위 페이지 프로그램 상태가 아님을 나타낼 때, 메모리 제어기(1200)는 읽기 전압(R4-3P)을 이용한 읽기 동작을 수반하는 제 1 읽기 명령을 불 휘발성 메모리 장치(1400)로 출력할 것이다. 제 1 읽기 명령이 입력될 때, 불 휘발성 메모리 장치(1400)는 읽기 전압(R4-3P)을 이용하여 읽기 동작을 수행할 것이다. 여기서, 제 1 읽기 명령에 대응하는 읽기 시퀀스는 플래그 셀의 상태를 판별하는 동작을 포함하지 않을 것이다. 프로그램 뎁스 비트 맵(1242)의 비트 정보가 액세스될 워드 라인이 상위 페이지 프로그램 상태임을 나타낼 때, 메모리 제어기(1200)는 읽기 전압(R4-3P)을 이용한 읽기 동작, 읽기 전압들(R2-3P, R6-3P)을 이용한 읽기 동작 또는 읽기 전압들(R1-3P, R3-3P, R5-3P, R7-3P)을 이용한 읽기 동작들을 수반하는 제 2 읽기 명령을 불 휘발성 메모리 장치(1400)로 출력할 것이다. 제 2 읽기 명령이 입력될 때, 불 휘발성 메모리 장치(1400)는 읽기 전압(R4-3P)을 이용하여 읽기 동작을 수행하거나, 읽기 전압들(R2-3P, R6-3P)을 이용하여 읽기 동작들을 수행하거나, 읽기 전압들(R1-3P, R3-3P, R5-3P, R7-3P)을 이용한 읽기 동작들을 수행할 것이다. 여기서, 제 2 읽기 명령에 대응하는 읽기 시퀀스는 플래그 셀의 상태를 판별하는 동작을 포함하지 않을 것이다.
읽기 전압(R4-3P)을 이용한 읽기 동작은 액세스된 워드 라인의 페이지 어드레스가 제 1 페이지 어드레스일 때 수행되고, 읽기 전압들(R2-3P, R6-3P)을 이용한 읽기 동작들은 액세스된 워드 라인의 페이지 어드레스가 제 2 페이지 어드레스일 때 수행되며, 읽기 전압들(R1-3P, R3-3P, R5-3P, R7-3P)을 이용한 읽기 동작들은 액세스된 워드 라인의 페이지 어드레스가 제 3 페이지 어드레스일 때 수행될 것이다.
본 발명의 메모리 제어기(1200)는 액세스될 워드 라인에 대한 프로그램 뎁스 정보를 기준으로 상이한 읽기 명령들을 생성하고, 불 휘발성 메모리 장치(1400)는 입력된 읽기 명령에 대응하는 읽기 스퀀스를 수행할 것이다. 이러한 경우, 본 발명에 따른 메모리 시스템은 각 워드 라인의 프로그램 상태를 저장하는 플래그 셀들을 필요로 하지 않는다. 이는 플래그 셀의 정보를 판별하는 데 걸리는 시간 그리고/또는 추가적인 읽기 동작을 수행하는 데 걸리는 시간이 필요하지 않음을 의미한다. 따라서, 메모리 시스템의 읽기 성능을 향상킬 수 있다.
도 12는 본 발명의 다른 실시예에 따른 불 휘발성 메모리 장치의 읽기 방법을 개략적으로 보여주는 흐름도이다. 이하, 발명의 실시예에 따른 불 휘발성 메모리 장치의 읽기 방법이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 12를 참조하면, S400 단계에서, 불 휘발성 메모리 장치(1400)는 메모리 제어기(1200)로부터 읽기 명령을 입력받는다. S410 단계에서, 입력된 읽기 명령이 제 1 읽기 명령인 지의 여부가, 예를 들면, 제어 로직(1440)에 의해서 판별될 것이다. 입력된 읽기 명령이 제 1 읽기 명령인 것으로 판별될 때, 절차는 S420 단계로 진행할 것이다. 입력된 읽기 명령이 제 1 읽기 명령임은 액세스될 워드 라인이 상위 페이지 프로그램 상태가 아님을 의미한다. S420 단계에서, 읽기 전압(R0) (도 1a 참조)을 이용한 감지 동작이 수행될 것이다. 예를 들면, 제어 로직(1440)은 읽기 전압(R0)이 생성되도록 전압 발생 회로(1430)를 제어할 것이다. 읽기 전압(R0)가 액세스될 워드 라인에 인가된 상태에서, 제어 로직(1440)의 제어하에 페이지 버퍼 회로(1450)를 통해 감지 동작이 수행될 것이다. S430 단계에서, 감지된 데이터는 읽기 요청된 데이터로서 메모리 제어기(1200)로 출력될 것이다.
S410 단계로 돌아가서, 입력된 읽기 명령이 제 1 읽기 명령이 아닌 것으로 판별될 때, 절차는 S440 단계로 진행할 것이다. 입력된 읽기 명령이 제 1 읽기 명령이 아님은 액세스될 워드 라인이 상위 페이지 프로그램 상태임을 의미한다. S440 단계에서, 액세스될 워드 라인의 읽기 동작이 제 1 페이지 읽기 동작인 지의 여부가 판별될 것이다. 즉, 액세스될 워드 라인의 페이지 어드레스가 제 1 페이지 어드레스인 지의 여부가 판별될 것이다. 액세스될 워드 라인의 페이지 어드레스가 제 1 페이지 어드레스인 경우, 절차는 S450 단계로 진행할 것이다. S450 단계에서, 읽기 전압(R4-3P)을 이용한 감지 동작이 수행될 것이다. 예를 들면, 제어 로직(1440)은 읽기 전압(R4-3P)이 생성되도록 전압 발생 회로(1430)를 제어할 것이다. 읽기 전압(R4-3P)가 액세스될 워드 라인에 인가된 상태에서, 제어 로직(1440)의 제어하에 페이지 버퍼 회로(1450)를 통해 감지 동작이 수행될 것이다. S460 단계에서, 감지된 데이터는 읽기 요청된 데이터로서 메모리 제어기(1200)로 출력될 것이다.
S440 단계로 돌아가서, 액세스될 워드 라인의 페이지 어드레스가 제 1 페이지 어드레스가 아닌 경우, 절차는 S470 단계로 진행할 것이다. S470 단계에서, 액세스될 워드 라인의 읽기 동작이 제 2 페이지 읽기 동작인 지의 여부가 판별될 것이다. 즉, 액세스될 워드 라인의 페이지 어드레스가 제 2 페이지 어드레스인 지의 여부가 판별될 것이다. 액세스될 워드 라인의 페이지 어드레스가 제 2 페이지 어드레스인 경우, 절차는 S480 단계로 진행할 것이다. S450 단계에서, 읽기 전압들(R2-3P, R6-3P)을 이용한 감지 동작들이 수행될 것이다. S490 단계에서, 읽기 전압(R2-3P)을 이용한 읽기 동작을 통해 읽혀진 데이터와 읽기 전압(R6-3P)을 이용한 읽기 동작을 통해 읽혀진 데이터의 조합은 읽기 요청된 데이터로서 메모리 제어기(1200)로 출력될 것이다.
S470 단계로 돌아가서, 액세스될 워드 라인의 페이지 어드레스가 제 2 페이지 어드레스가 아닌 경우, 절차는 S500 단계로 진행할 것이다. S500 단계에서, 읽기 전압들(R1-3P, R3-3P, R5-3P, R7-3P)을 감지 동작들이 수행될 것이다. S510 단계에서, 읽기 전압들(R1-3P, R3-3P, R5-3P, R7-3P)을 이용한 읽기 동작들을 통해 읽혀진 데이터의 조합은 읽기 요청된 데이터로서 메모리 제어기(1200)로 출력될 것이다. 이후, 절차는 종료될 것이다.
도 13은 셀 당 4-비트 데이터를 저장하는 불 휘발성 메모리 장치의 문턱 전압 분포들을 보여주는 도면이다.
셀 당 4-비트 데이터를 저장하는 불 휘발성 메모리 장치에 있어서, 메모리 셀은 도 13에 도시된 복수의 상태들(40~55) 중 어느 하나를 가질 것이다. 각 워드 라인에 연결된 메모리 셀들에는 4-페이지 데이터가 저장될 것이다. 예를 들면, 최하위 페이지 데이터 (또는, 제 1 페이지 데이터), 제 1 중간 페이지 데이터 (또는, 제 2 페이지 데이터), 제 2 중간 페이지 데이터 (또는, 제 3 페이지 데이터), 그리고 최상위 페이지 데이터 (또는, 제 4 페이지 데이터)가 각 워드 라인에 연결된 메모리 셀들에 저장될 것이다. 도 13에 도시된 비트 오더링은 예시적인 것이며, 본 발명이 이에 국한되지 않음은 잘 이해될 것이다.
최하위 페이지 데이터는 선택된 워드 라인에 읽기 전압(R8-4P)이 인가된 상태에서 메모리 셀들로부터 읽혀진 데이터일 것이다. 제 1 중간 페이지 데이터는 선택된 워드 라인에 읽기 전압(R4-4P)이 인가된 상태에서 메모리 셀들로부터 읽혀진 데이터 그리고 선택된 워드 라인에 읽기 전압(R12-4P)이 인가된 상태에서 메모리 셀들로부터 읽혀진 데이터의 조합일 것이다. 제 2 중간 페이지 데이터는 선택된 워드 라인에 읽기 전압(R2-4P)이 인가된 상태에서 메모리 셀들로부터 읽혀진 데이터, 선택된 워드 라인에 읽기 전압(R6-4P)이 인가된 상태에서 메모리 셀들로부터 읽혀진 데이터, 선택된 워드 라인에 읽기 전압(R10-4P)이 인가된 상태에서 메모리 셀들로부터 읽혀진 데이터, 그리고 선택된 워드 라인에 읽기 전압(R14-4P)이 인가된 상태에서 메모리 셀들로부터 읽혀진 데이터의 조합일 것이다. 최상위 페이지 데이터는 선택된 워드 라인에 읽기 전압(R1-4P)이 인가된 상태에서 메모리 셀들로부터 읽혀진 데이터, 선택된 워드 라인에 읽기 전압(R3-4P)이 인가된 상태에서 메모리 셀들로부터 읽혀진 데이터, 선택된 워드 라인에 읽기 전압(R5-4P)이 인가된 상태에서 메모리 셀들로부터 읽혀진 데이터, 선택된 워드 라인에 읽기 전압(R7-4P)이 인가된 상태에서 메모리 셀들로부터 읽혀진 데이터, 선택된 워드 라인에 읽기 전압(R9-4P)이 인가된 상태에서 메모리 셀들로부터 읽혀진 데이터, 선택된 워드 라인에 읽기 전압(R11-4P)이 인가된 상태에서 메모리 셀들로부터 읽혀진 데이터, 선택된 워드 라인에 읽기 전압(R13-4P)이 인가된 상태에서 메모리 셀들로부터 읽혀진 데이터, 그리고 선택된 워드 라인에 읽기 전압(R15-4P)이 인가된 상태에서 메모리 셀들로부터 읽혀진 데이터의 조합일 것이다. 선택된 워드 라인의 어느 페이지 데이터가 읽기 요청되었는 지의 여부는, 앞서 설명된 바와 같이, 페이지 어드레스 정보에 따라 결정될 것이다.
각 메모리 셀에 4-비트 데이터가 저장되는 경우, 메모리 제어기(1200)는 각 워드 라인에 대응하는 비트 정보를 포함하는 페이지 뎁스 비트 맵(1242)을 관리할 것이다. 프로그램 뎁스 비트 맵(1242)의 비트 정보는 호스트의 쓰기 요청에 따라 변경/업데이트될 것이다. 예를 들면, 특정 워드 라인에 대한 쓰기 동작이 2번 요청될 때, 특정 워드 라인에 대한 비트 정보는 "1"에서 "0"로 변경될 것이다. 비트 정보의 변경은 버퍼 메모리(1240)의 프로그램 뎁스 비트 맵(1242)을 업데이트함으로써 달성될 것이다. 특정 워드 라인에 대한 상위 프로그램 동작(예를 들면, 제 2, 제 3, 또는 제 4 페이지 데이터에 대한 프로그램 동작)이 요구되었는 지의 여부는 액세스될 페이지의 어드레스를 기준으로 판별될 것이다. 하지만, 특정 워드 라인에 대한 상위 프로그램 동작이 요구되었는 지의 여부를 판별하는 기준이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다.
호스트의 읽기 요청시, 메모리 제어기(1200)는 읽기 요청된 데이터가 저장된 페이지에 대응하는 워드 라인이 상위 페이지 프로그램 상태인 지의 여부를 판별할 것이다. 이는 프로그램 뎁스 비트 맵(1242)에 의거하여 행해질 것이다. 프로그램 뎁스 비트 맵(1242)의 비트 정보가 액세스될 워드 라인이 상위 페이지 프로그램 상태가 아님을 나타낼 때, 메모리 제어기(1200)는 읽기 전압(R8-4P)을 이용한 읽기 동작을 수반하는 제 1 읽기 명령을 불 휘발성 메모리 장치(1400)로 출력할 것이다. 제 1 읽기 명령이 입력될 때, 불 휘발성 메모리 장치(1400)는 읽기 전압(R8-3P)을 이용하여 읽기 동작을 수행할 것이다. 여기서, 제 1 읽기 명령에 대응하는 읽기 시퀀스는 플래그 셀의 상태를 판별하는 동작을 포함하지 않을 것이다. 프로그램 뎁스 비트 맵(1242)의 비트 정보가 액세스될 워드 라인이 상위 페이지 프로그램 상태임을 나타낼 때, 메모리 제어기(1200)는 읽기 전압(R8-4P)을 이용한 읽기 동작, 읽기 전압들(R4-4P, R12-4P)을 이용한 읽기 동작, 읽기 전압들(R2-4P, R6-4P, R10-4P, R14-4P)을 이용한 읽기 동작들, 또는 읽기 전압들(R1-4P, R3-4P, R5-4P, R7-4P, R9-4P, R11-4P, R13-4P, R15-4P)을 이용한 읽기 동작들을 수반하는 제 2 읽기 명령을 불 휘발성 메모리 장치(1400)로 출력할 것이다. 제 2 읽기 명령이 입력될 때, 불 휘발성 메모리 장치(1400)는 읽기 전압(R8-4P), 읽기 전압들(R4-4P, R12-4P), 읽기 전압들(R2-4P, R6-4P, R10-4P, R14-4P), 또는 읽기 전압들(R1-4P, R3-4P, R5-4P, R7-4P, R9-4P, R11-4P, R13-4P, R15-4P)을 이용하여 읽기 동작들을 수행할 것이다. 여기서, 제 2 읽기 명령에 대응하는 읽기 시퀀스는 플래그 셀의 상태를 판별하는 동작을 포함하지 않을 것이다.
읽기 전압(R8-3P)을 이용한 읽기 동작은 액세스된 워드 라인의 페이지 어드레스가 제 1 페이지 어드레스일 때 수행되고, 읽기 전압들(R4-4P, R12-4P)을 이용한 읽기 동작들은 액세스된 워드 라인의 페이지 어드레스가 제 2 페이지 어드레스일 때 수행되고, 읽기 전압들(R2-4P, R6-4P, R10-4P, R14-4P)을 이용한 읽기 동작들은 액세스된 워드 라인의 페이지 어드레스가 제 3 페이지 어드레스일 때 수행되고, 읽기 전압들(R1-4P, R3-4P, R5-4P, R7-4P, R9-4P, R11-4P, R13-4P, R15-4P)을 이용한 읽기 동작들은 액세스된 워드 라인의 페이지 어드레스가 제 4 페이지 어드레스일 때 수행될 것이다.
본 발명의 메모리 제어기(1200)는 액세스될 워드 라인에 대한 프로그램 뎁스 정보를 기준으로 상이한 읽기 명령들을 생성하고, 불 휘발성 메모리 장치(1400)는 입력된 읽기 명령에 대응하는 읽기 스퀀스를 수행할 것이다. 이러한 경우, 본 발명에 따른 메모리 시스템은 각 워드 라인의 프로그램 상태를 저장하는 플래그 셀들을 필요로 하지 않는다. 이는 플래그 셀의 정보를 판별하는 데 걸리는 시간 그리고/또는 추가적인 읽기 동작을 수행하는 데 걸리는 시간이 필요하지 않음을 의미한다. 따라서, 메모리 시스템의 읽기 성능을 향상킬 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 불 휘발성 메모리 장치의 읽기 방법을 개략적으로 보여주는 흐름도이다. 이하, 발명의 실시예에 따른 불 휘발성 메모리 장치의 읽기 방법이 참조 도면들에 의거하여 상세히 설명될 것이다.
도 14를 참조하면, S600 단계에서, 불 휘발성 메모리 장치(1400)는 메모리 제어기(1200)로부터 읽기 명령을 입력받는다. S610 단계에서, 입력된 읽기 명령이 제 1 읽기 명령인 지의 여부가, 예를 들면, 제어 로직(1440)에 의해서 판별될 것이다. 입력된 읽기 명령이 제 1 읽기 명령인 것으로 판별될 때, 절차는 S620 단계로 진행할 것이다. 입력된 읽기 명령이 제 1 읽기 명령임은 액세스될 워드 라인이 상위 페이지 프로그램 상태가 아님을 의미한다. S620 단계에서, 읽기 전압(R0) (도 1a 참조)을 이용한 감지 동작이 수행될 것이다. 예를 들면, 제어 로직(1440)은 읽기 전압(R0)이 생성되도록 전압 발생 회로(1430)를 제어할 것이다. 읽기 전압(R0)가 액세스될 워드 라인에 인가된 상태에서, 제어 로직(1440)의 제어하에 페이지 버퍼 회로(1450)를 통해 감지 동작이 수행될 것이다. S630 단계에서, 감지된 데이터는 읽기 요청된 데이터로서 메모리 제어기(1200)로 출력될 것이다.
S610 단계로 돌아가서, 입력된 읽기 명령이 제 1 읽기 명령이 아닌 것으로 판별될 때, 절차는 S640 단계로 진행할 것이다. 입력된 읽기 명령이 제 1 읽기 명령이 아님은 액세스될 워드 라인이 상위 페이지 프로그램 상태임을 의미한다. S640 단계에서, 액세스될 워드 라인의 읽기 동작이 제 1 페이지 읽기 동작인 지의 여부가 판별될 것이다. 즉, 액세스될 워드 라인의 페이지 어드레스가 제 1 페이지 어드레스인 지의 여부가 판별될 것이다. 액세스될 워드 라인의 페이지 어드레스가 제 1 페이지 어드레스인 경우, 절차는 S650 단계로 진행할 것이다. S450 단계에서, 읽기 전압(R8-4P)을 이용한 감지 동작이 수행될 것이다. 예를 들면, 제어 로직(1440)은 읽기 전압(R8-4P)이 생성되도록 전압 발생 회로(1430)를 제어할 것이다. 읽기 전압(R8-4P)가 액세스될 워드 라인에 인가된 상태에서, 제어 로직(1440)의 제어하에 페이지 버퍼 회로(1450)를 통해 감지 동작이 수행될 것이다. S660 단계에서, 감지된 데이터는 읽기 요청된 데이터로서 메모리 제어기(1200)로 출력될 것이다.
S640 단계로 돌아가서, 액세스될 워드 라인의 페이지 어드레스가 제 1 페이지 어드레스가 아닌 경우, 절차는 S670 단계로 진행할 것이다. S670 단계에서, 액세스될 워드 라인의 읽기 동작이 제 2 페이지 읽기 동작인 지의 여부가 판별될 것이다. 즉, 액세스될 워드 라인의 페이지 어드레스가 제 2 페이지 어드레스인 지의 여부가 판별될 것이다. 액세스될 워드 라인의 페이지 어드레스가 제 2 페이지 어드레스인 경우, 절차는 S680 단계로 진행할 것이다. S680 단계에서, 읽기 전압들(R4-4P, R12-4P)을 이용한 감지 동작들이 수행될 것이다. S690 단계에서, 읽기 전압(R4-4P)을 이용한 읽기 동작을 통해 읽혀진 데이터와 읽기 전압(R12-4P)을 이용한 읽기 동작을 통해 읽혀진 데이터의 조합은 읽기 요청된 데이터로서 메모리 제어기(1200)로 출력될 것이다.
S670 단계로 돌아가서, 액세스될 워드 라인의 페이지 어드레스가 제 2 페이지 어드레스가 아닌 경우, 절차는 S700 단계로 진행할 것이다. S700 단계에서, 액세스될 워드 라인의 읽기 동작이 제 3 페이지 읽기 동작인 지의 여부가 판별될 것이다. 즉, 액세스될 워드 라인의 페이지 어드레스가 제 3 페이지 어드레스인 지의 여부가 판별될 것이다. 액세스될 워드 라인의 페이지 어드레스가 제 3 페이지 어드레스인 경우, 절차는 S710 단계로 진행할 것이다. S710 단계에서, 읽기 전압들(R2-4P, R6-4P, R10-4P, R14-4P)을 이용한 감지 동작들이 수행될 것이다. S720 단계에서, 읽기 전압(R2-4P)을 이용한 읽기 동작을 통해 읽혀진 데이터, 읽기 전압(R6-4P)을 이용한 읽기 동작을 통해 읽혀진 데이터, 읽기 전압(R10-4P)을 이용한 읽기 동작을 통해 읽혀진 데이터, 읽기 전압(R14-4P)을 이용한 읽기 동작을 통해 읽혀진 데이터의 조합은 읽기 요청된 데이터로서 메모리 제어기(1200)로 출력될 것이다.
S700 단계로 돌아가서, 액세스될 워드 라인의 페이지 어드레스가 제 3 페이지 어드레스가 아닌 경우 (즉, 액세스될 워드 라인의 페이지 어드레스가 제 4 페이지 어드레스인 경우,), 절차는 S730 단계로 진행할 것이다. S730 단계에서, 읽기 전압들(R1-4P, R3-4P, R5-4P, R7-4P, R9-4P, R11-4P, R13-4P, R15-4P)을 이용한 감지 동작들이 수행될 것이다. S740 단계에서, 읽기 전압(R1-4P)을 이용한 읽기 동작을 통해 읽혀진 데이터, 읽기 전압(R3-4P)을 이용한 읽기 동작을 통해 읽혀진 데이터, 읽기 전압(R5-4P)을 이용한 읽기 동작을 통해 읽혀진 데이터, 읽기 전압(R7-4P)을 이용한 읽기 동작을 통해 읽혀진 데이터, 읽기 전압(R9-4P)을 이용한 읽기 동작을 통해 읽혀진 데이터, 읽기 전압(R11-4P)을 이용한 읽기 동작을 통해 읽혀진 데이터, 읽기 전압(R13-4P)을 이용한 읽기 동작을 통해 읽혀진 데이터, 읽기 전압(R15-4P)을 이용한 읽기 동작을 통해 읽혀진 데이터의 조합은 읽기 요청된 데이터로서 메모리 제어기(1200)로 출력될 것이다. 이후, 절차는 종료될 것이다.
도 15는 본 발명의 또 다른 실시예에 따른 도 2에 도시된 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
도 15를 참조하면, 불 휘발성 메모리 장치(1400b)는 메모리 셀 어레이(1410b), 어드레스 디코더(1420b), 전압 발생기(1430b), 제어 로직(1440b), 페이지 버퍼 회로(1450b), 그리고 입출력 인터페이스(1460b)를 포함한다. 도 15에 도시된 불 휘발성 메모리 장치(1400b)는 메모리 셀 어레이(1410b)를 제외하면 도 5에 도시된 것과 실질적으로 동일하며, 그것에 대한 설명은 그러므로 생략될 것이다.
메모리 셀 어레이(1410b)는 3차원 메모리 셀 어레이이며, 복수의 메모리 블록(BLK1~BLKz)을 포함한다. 각각의 메모리 블록은 3차원 구조 (또는 수직 구조)를 가질 수 있다. 2차원 구조 (또는 수평 구조)를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수평 방향으로 형성된다. 그러나, 3차원 구조를 갖는 메모리 블록에서는, 메모리 셀들이 기판과 수직 방향으로 형성된다. 각각의 메모리 블록은 불 휘발성 메모리 장치(1400b)의 소거 단위를 이룬다.
도 16은 도 15에 도시된 메모리 블록(BLK1)의 3차원 구조를 예시적으로 보여주는 사시도이다. 도 16을 참조하면, 메모리 블록(BLK1)은 기판(SUB)과 수직 방향으로 형성되어 있다. 기판(SUB)에는 n+ 도핑 영역이 형성된다. 기판(SUB) 위에는 게이트 전극막(gate electrode layer)과 절연막(insulation layer)이 교대로 증착된다. 그리고 게이트 전극막(gate electrode layer)과 절연막(insulation layer) 사이에는 전하 저장막(charge storage layer)이 형성될 수 있다.
게이트 전극막과 절연막을 수직 방향으로 패터닝(vertical patterning)하면, V자 모양의 필라(pillar)가 형성된다. 필라는 게이트 전극막과 절연막을 관통하여 기판(SUB)과 연결된다. 필라(Pillar)의 외곽 부분(O)은 채널 반도체로 구성될 수 있고, 내부(I)는 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 구성될 수 있다.
계속해서 도 16을 참조하면, 메모리 블록(BLK1)의 게이트 전극막(gate electrode layer)은 접지 선택 라인(GSL), 복수의 워드 라인(WL1~WL8), 그리고 스트링 선택 라인(SSL)에 연결될 수 있다. 그리고 메모리 블록(BLK1)의 필라(pillar)는 복수의 비트 라인(BL1~BL3)과 연결될 수 있다. 도 16에서는, 하나의 메모리 블록(BLK1)이 2개의 선택 라인(GSL, SSL), 8개의 워드 라인(WL1~WL8), 그리고 3개의 비트 라인(BL1~BL3)을 갖는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
도 17은 도 16에 도시된 메모리 블록(BLK1)의 등가 회로도이다. 도 17을 참조하면, 비트 라인(BL1~BL3)과 공통 소스 라인(CSL) 사이에는 낸드 스트링(NS11~NS33)이 연결되어 있다. 각각의 낸드 스트링(예를 들면, NS11)은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀(MC1~MC8), 그리고 접지 선택 트랜지스터(GST)를 포함한다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(String Selection Line; SSL1~SSL3)에 연결되어 있다. 복수의 메모리 셀(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 연결되어 있다. 그리고 접지 선택 트랜지스터(GST)는 접지 선택 라인(Ground Selection Line; GSL)에 연결되어 있다. 스트링 선택 트랜지스터(SST)는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL; Common Source Line)에 연결되어 있다.
계속해서 도 17을 참조하면, 동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 스트링 선택 라인(SSL1~SSL3)은 분리되어 있다. 제 1 워드 라인(WL1)에 연결되어 있고 낸드 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 프로그램하는 경우에는, 제 1 워드 라인(WL1)과 제 1 스트링 선택 라인(SSL1)이 선택된다.
도 18은 본 발명의 실시예에 따른 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다. 컴퓨팅 시스템은 처리 유니트(2101), 사용자 인터페이스(2202), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(2303), 메모리 제어기(2404), 그리고 저장 매체(2505)를 포함한다.
메모리 제어기(2404)는 도 3에 도시된 것과 실질적으로 동일하게 구성되고, 저장 매체(2505)는 도 5에 도시된 불 휘발성 메모리 장치로 구성될 것이다. 예를 들면, 메모리 제어기(2404)는 호스트의 쓰기 요청에 의거하여 프로그램 뎁스 맵을 관리하도록 구성될 것이다. 프로그램 뎁스 맵은 불 휘발성 메모리 장치의 워드 라인들 각각이 하위 페이지 프로그램 상태(예를 들면, LSB 페이지 프로그램 상태)인 지 또는 상위 페이지 프로그램 상태(예를 들면, 셀 당 3-비트 데이터를 저장하는 불 휘발성 메모리 장치의 경우 중간/MSB 페이지 프로그램 상태 또는 셀 당 4-비트 데이터를 저장하는 불 휘발성 메모리 장치의 경우 제1중간/제2중간/MSB 페이지 프로그램 상태)인 지의 여부를 나타내는 정보를 포함할 것이다. 프로그램 뎁스 맵은 호스트의 읽기 요청시 참조될 것이다. 예를 들면, 프로그램 뎁스 맵은 호스트의 읽기 요청에 대응하는 워드 라인이 하위 페이지 프로그램 상태인 지 또는 상위 페이지 프로그램 상태인 지의 여부를 판별하는 데 사용되며, 메모리 제어기(2404)는 상이한 읽기 명령들 중 판별 결과에 대응하는 읽기 명령을 불 휘발성 메모리 장치로 출력할 것이다. 여기서, 상이한 읽기 명령들은 워드 라인이 하위 페이지 프로그램 상태에 있을 때 읽기 동작을 나타내는 제 1 읽기 명령과 워드 라인이 상위 페이지 프로그램 상태에 있을 때 읽기 동작을 나타내는 제 2 읽기 명령을 포함할 것이다. 제 1 읽기 명령 또는 제 2 읽기 명령이 입력될 때, 불 휘발성 메모리 장치는 도 9, 도 12, 또는 도 14를 참조하여 설명된 것과 실질적으로 동일하게 읽기 동작을 수행할 것이다. 본 발명의 경우, 플래그 셀을 이용한 읽기 방식과 비교하여 볼 때, 플래그 셀로부터 읽혀진 데이터가 상위 페이지 프로그램 상태인 지의 여부를 판별하기 위한 시간(tMFC)이 요구되지 않는다. 따라서, 읽기 성능이 향상될 것이다.
저장 매체(2505)에는 처리 유니트(2101)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(2404)를 통해 저장될 것이다. 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(2606)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 잘 이해될 것이다.
도 19는 본 발명의 실시예에 따른 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 19를 참조하면, 반도체 드라이브(4000)(SSD)는 저장 매체(4100)와 제어기(4200)를 포함할 것이다. 저장 매체(4100)는 복수의 채널들(CH0~CHn-1)을 통해 제어기(4200)와 연결될 것이다. 각 채널에는 복수의 불 휘발성 메모리들이 공통으로 연결될 것이다.
제어기(4200)는 도 3에 도시된 것과 실질적으로 동일하게 구성되고, 저장 매체(4100)의 각 불 휘발성 메모리 장치는 도 5에 도시된 불 휘발성 메모리 장치로 구성될 것이다. 예를 들면, 제어기(4200)는 호스트의 쓰기 요청에 의거하여 프로그램 뎁스 맵을 관리하도록 구성될 것이다. 프로그램 뎁스 맵은 불 휘발성 메모리 장치의 워드 라인들 각각이 하위 페이지 프로그램 상태(예를 들면, LSB 페이지 프로그램 상태)인 지 또는 상위 페이지 프로그램 상태(예를 들면, 셀 당 3-비트 데이터를 저장하는 불 휘발성 메모리 장치의 경우 중간/MSB 페이지 프로그램 상태 또는 셀 당 4-비트 데이터를 저장하는 불 휘발성 메모리 장치의 경우 제1중간/제2중간/MSB 페이지 프로그램 상태)인 지의 여부를 나타내는 정보를 포함할 것이다. 프로그램 뎁스 맵은 호스트의 읽기 요청시 참조될 것이다. 예를 들면, 프로그램 뎁스 맵은 호스트의 읽기 요청에 대응하는 워드 라인이 하위 페이지 프로그램 상태인 지 또는 상위 페이지 프로그램 상태인 지의 여부를 판별하는 데 사용되며, 제어기(4200)는 상이한 읽기 명령들 중 판별 결과에 대응하는 읽기 명령을 불 휘발성 메모리 장치로 출력할 것이다. 여기서, 상이한 읽기 명령들은 워드 라인이 하위 페이지 프로그램 상태에 있을 때 읽기 동작을 나타내는 제 1 읽기 명령과 워드 라인이 상위 페이지 프로그램 상태에 있을 때 읽기 동작을 나타내는 제 2 읽기 명령을 포함할 것이다. 제 1 읽기 명령 또는 제 2 읽기 명령이 입력될 때, 불 휘발성 메모리 장치는 도 9, 도 12, 또는 도 14를 참조하여 설명된 것과 실질적으로 동일하게 읽기 동작을 수행할 것이다. 본 발명의 경우, 플래그 셀을 이용한 읽기 방식과 비교하여 볼 때, 플래그 셀로부터 읽혀진 데이터가 상위 페이지 프로그램 상태인 지의 여부를 판별하기 위한 시간(tMFC)이 요구되지 않는다. 따라서, 읽기 성능이 향상될 것이다.
도 20은 도 19에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이고, 도 21은 도 19에 도시된 반도체 드라이브를 이용한 스트리지 서버를 개략적으로 보여주는 블록도이다.
본 발명의 실시예에 따른 반도체 드라이브(4000)는 스토리지를 구성하는 데 사용될 수 있다. 도 20에 도시된 바와 같이, 스토리지는 도 19에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들을 포함할 것이다. 본 발명의 실시예에 따른 반도체 드라이브(4000)는 스토리지 서버를 구성하는 데 사용될 수 있다. 도 21에 도시된 바와 같이, 스토리지 서버는 도 19에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들(4000), 그리고 서버(4000A)를 포함할 것이다. 또한, 이 분야에 잘 알려진 RAID 제어기(4000B)가 스토리지 서버에 제공될 수 있음은 잘 이해될 것이다.
도 22는 본 발명에 따른 임베디드 스토리지를 개략적으로 보여주는 블록도이다. 도 22를 참조하면, 임베디드 스토리지(5000)는 적어도 하나의 낸드 플래시 메모리 장치(5100) 및 제어기(5200)를 포함할 수 있다. 임베디드 스토리지(5000)는 MMC 4.4(다른 말로, eMMC) 규격을 지원한다.
낸드 플래시 메모리 장치(5100)는 SDR(Sing Data Rate) 낸드 혹은 DDR(Double Data Rate) 낸드일 수 있다. 예시적인 실시 예에 있어서, 낸드 플래시 메모리 장치(5100)는 단품의 낸드 플래시 메모리 장치들을 포함할 수 있다. 여기서, 단품의 낸드 플래시 메모리 장치들은 하나의 패키지(예를 들어, FBGA, Fine-pitch Ball Grid Array)에 적층되어 구현될 수 있다.
제어기(5200)는 도 3에 도시된 것과 실질적으로 동일하게 구성되고, 낸드 플래시 메모리 장치(5100)는 도 5에 도시된 불 휘발성 메모리 장치로 구성될 것이다. 예를 들면, 제어기(5200)는 호스트의 쓰기 요청에 의거하여 프로그램 뎁스 맵을 관리하도록 구성될 것이다. 프로그램 뎁스 맵은 불 휘발성 메모리 장치(5100)의 워드 라인들 각각이 하위 페이지 프로그램 상태(예를 들면, LSB 페이지 프로그램 상태)인 지 또는 상위 페이지 프로그램 상태(예를 들면, 셀 당 3-비트 데이터를 저장하는 불 휘발성 메모리 장치의 경우 중간/MSB 페이지 프로그램 상태 또는 셀 당 4-비트 데이터를 저장하는 불 휘발성 메모리 장치의 경우 제1중간/제2중간/MSB 페이지 프로그램 상태)인 지의 여부를 나타내는 정보를 포함할 것이다. 프로그램 뎁스 맵은 호스트의 읽기 요청시 참조될 것이다. 예를 들면, 프로그램 뎁스 맵은 호스트의 읽기 요청에 대응하는 워드 라인이 하위 페이지 프로그램 상태인 지 또는 상위 페이지 프로그램 상태인 지의 여부를 판별하는 데 사용되며, 제어기(5200)는 상이한 읽기 명령들 중 판별 결과에 대응하는 읽기 명령을 불 휘발성 메모리 장치(5100)로 출력할 것이다. 여기서, 상이한 읽기 명령들은 워드 라인이 상위 페이지 프로그램 상태에 있을 때 읽기 동작을 나타내는 제 1 읽기 명령과 워드 라인이 상위 페이지 프로그램 상태에 있을 때 읽기 동작을 나타내는 제 2 읽기 명령을 포함할 것이다. 제 1 읽기 명령 또는 제 2 읽기 명령이 입력될 때, 불 휘발성 메모리 장치(5100)는 도 9, 도 12, 또는 도 14를 참조하여 설명된 것과 실질적으로 동일하게 읽기 동작을 수행할 것이다. 본 발명의 경우, 플래그 셀을 이용한 읽기 방식과 비교하여 볼 때, 플래그 셀로부터 읽혀진 데이터가 상위 페이지 프로그램 상태인 지의 여부를 판별하기 위한 시간(tMFC)이 요구되지 않는다. 따라서, 읽기 성능이 향상될 것이다.
메모리 제어기(5200)는 복수의 채널들을 통하여 플래시 메모리 장치(5100)에 연결된다. 제어기(5200)는 적어도 하나의 제어기 코어(5210), 호스트 인터페이스(5220) 및 낸드 인터페이스(5230)를 포함한다. 적어도 하나의 제어기 코어(5210)는 임베디드 스토리지(5000)의 전반적인 동작을 제어한다. 호스트 인터페이스(5220)는 제어기(5210)와 호스트의 인터페이싱을 수행한다. 낸드 인터페이스(5230)는 낸드 플래시 메모리 장치(5100)와 제어기(5200)의 인터페이싱을 수행한다. 예시적인 실시 예에 있어서, 호스트 인터페이스(5220)는 병렬 인터페이스(예를 들어, MMC 인터페이스)일 수 있다. 다른 실시 예에 있어서, 임베디드 스토리지(5000)의 호스트 인터페이스(5220)는 직렬 인터페이스(예를 들어, UHS-II, UFS 인터페이스)일 수 있다.
임베디드 스토리지(5000)는 호스트로부터 전원 전압들(Vcc, Vccq)을 제공받는다. 여기서, 제 1 전원 전압(Vcc: 3.3V)은 낸드 플래시 메모리 장치(5100) 및 낸드 인터페이스(5230)에 제공되고, 제 2 전원 전압(Vccq: 1.8V/3.3V)은 제어기(5200)에 제공된다. 예시적인 실시 예에 있어서, 모비낸드(5000)는 외부 고전압(Vpp)을 옵션적으로 제공받을 수 있다.
본 발명에 따른 임베디드 스토리지(5000)는 대용량의 데이터를 저장하는 데 유리할 뿐 아니라, 향상된 읽기 동작 특성을 갖는다. 본 발명의 실시 예에 따른 임베디드 스토리지(5000)는 소형 및 저전력이 요구되는 모바일 제품(예를 들어, 갤럭시S, 갤럭시노트, 아이폰 등)에 응용 가능하다.
도 23은 본 발명에 따른 통신장치를 개략적으로 보여주는 블록도이다. 도 23을 참조하면, 모바일 장치(6000)는 통신 유닛(6100), 제어기(6200), 메모리 유닛(6300), 디스플레이 유닛(6400), 터치 스크린 유닛(6500), 및 오디오 유닛(6600)을 포함한다. 메모리 유닛(6300)은 적어도 하나의 디램(6310), 적어도 하나의 원낸드(6320), 및 적어도 하나의 모비낸드(또는, 임베디드 스토리지)(6330)를 포함한다.
모바일 장치에 대한 좀더 자세한 것은 미국 공개 번호들 US 2010/0010040, US 2010/0062715, US 2010/0309237, 그리고 US 2010/0315325에서 설명되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
도 24는 본 발명의 실시예에 따른 반도체 드라이브가 적용되는 시스템을 개략적으로 보여주는 도면이다.
도 24에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 드라이브는 메일 서버(8100)에도 적용될 수 있다.
도 25는 본 발명의 실시예에 따른 메모리 카드(memory card)를 개략적으로 보여주는 블록도이다.
메모리 카드는 예를 들어, MMC 카드, SD카드, 멀티유즈(multiuse) 카드, 마이크로 SD카드, 메모리 스틱, 컴팩트 SD 카드, ID 카드, PCMCIA 카드, SSD카드, 칩카드(chipcard), 스마트카드(smartcard), USB카드 등일 수 있다.
도 25를 참조하면, 메모리 카드는 외부와의 인터페이스를 수행하는 인터페이스부(9221), 버퍼 메모리를 갖고 메모리 카드의 동작을 제어하는 제어기(9222), 하나 또는 그 보다 많은 불 휘발성 메모리 장치들(9207)을 포함할 것이다. 제어기(9222)는 프로세서로서, 불 휘발성 메모리 장치(9207)의 라이트 동작 및 리드 동작을 제어할 수 있다. 구체적으로, 제어기(9222)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해서 불 휘발성 메모리 장치(9207) 및 인터페이스부(9221)와 커플링되어 있다. 인터페이스부(9221)는 호스트와 메모리 카드 사이에 데이터 교환을 수행하기 위한 카드 프로토콜(예를 들어, SD/MMC)을 통해 호스트와 인터페이싱한다.
제어기(9222)는 도 3에 도시된 것과 실질적으로 동일하게 구성되고, 불 휘발성 메모리 장치(9207)는 도 5에 도시된 불 휘발성 메모리 장치로 구성될 것이다. 예를 들면, 제어기(9222)는 호스트의 쓰기 요청에 의거하여 프로그램 뎁스 맵을 관리하도록 구성될 것이다. 프로그램 뎁스 맵은 불 휘발성 메모리 장치(9207)의 워드 라인들 각각이 하위 페이지 프로그램 상태(예를 들면, LSB 페이지 프로그램 상태)인 지 또는 상위 페이지 프로그램 상태(예를 들면, 셀 당 3-비트 데이터를 저장하는 불 휘발성 메모리 장치의 경우 중간/MSB 페이지 프로그램 상태 또는 셀 당 4-비트 데이터를 저장하는 불 휘발성 메모리 장치의 경우 제1중간/제2중간/MSB 페이지 프로그램 상태)인 지의 여부를 나타내는 정보를 포함할 것이다. 프로그램 뎁스 맵은 호스트의 읽기 요청시 참조될 것이다. 예를 들면, 프로그램 뎁스 맵은 호스트의 읽기 요청에 대응하는 워드 라인이 하위 페이지 프로그램 상태인 지 또는 상위 페이지 프로그램 상태인 지의 여부를 판별하는 데 사용되며, 제어기(9222)는 상이한 읽기 명령들 중 판별 결과에 대응하는 읽기 명령을 불 휘발성 메모리 장치(9207)로 출력할 것이다. 여기서, 상이한 읽기 명령들은 워드 라인이 상위 페이지 프로그램 상태에 있을 때 읽기 동작을 나타내는 제 1 읽기 명령과 워드 라인이 상위 페이지 프로그램 상태에 있을 때 읽기 동작을 나타내는 제 2 읽기 명령을 포함할 것이다. 제 1 읽기 명령 또는 제 2 읽기 명령이 입력될 때, 불 휘발성 메모리 장치(5100)는 도 9, 도 12, 또는 도 14를 참조하여 설명된 것과 실질적으로 동일하게 읽기 동작을 수행할 것이다. 본 발명의 경우, 플래그 셀을 이용한 읽기 방식과 비교하여 볼 때, 플래그 셀로부터 읽혀진 데이터가 상위 페이지 프로그램 상태인 지의 여부를 판별하기 위한 시간(tMFC)이 요구되지 않는다. 따라서, 읽기 성능이 향상될 것이다.
도 26은 본 발명의 실시예에 따른 디지털 스틸 카메라(digital still camera)를 개략적으로 보여주는 블록도이다.
도 26을 참조하면, 디지털 스틸 카메라는 바디(9301), 슬롯(9302), 렌즈(9303), 디스플레이부(9308), 셔터 버튼(9312), 스트로브(strobe)(9318) 등을 포함한다. 특히, 슬롯(9308)에는 메모리 카드(9331)가 삽입될 수 있고, 메모리 카드(9331)는 도 2에서 설명된 메모리 제어기 및 불 휘발성 메모리 장치를 포함할 것이다.
메모리 제어기는 도 3에 도시된 것과 실질적으로 동일하게 구성되고, 불 휘발성 메모리 장치는 도 5에 도시된 불 휘발성 메모리 장치로 구성될 것이다. 예를 들면, 메모리 제어기는 호스트의 쓰기 요청에 의거하여 프로그램 뎁스 맵을 관리하도록 구성될 것이다. 프로그램 뎁스 맵은 불 휘발성 메모리 장치의 워드 라인들 각각이 하위 페이지 프로그램 상태(예를 들면, LSB 페이지 프로그램 상태)인 지 또는 상위 페이지 프로그램 상태(예를 들면, 셀 당 3-비트 데이터를 저장하는 불 휘발성 메모리 장치의 경우 중간/MSB 페이지 프로그램 상태 또는 셀 당 4-비트 데이터를 저장하는 불 휘발성 메모리 장치의 경우 제1중간/제2중간/MSB 페이지 프로그램 상태)인 지의 여부를 나타내는 정보를 포함할 것이다. 프로그램 뎁스 맵은 호스트의 읽기 요청시 참조될 것이다. 예를 들면, 프로그램 뎁스 맵은 호스트의 읽기 요청에 대응하는 워드 라인이 하위 페이지 프로그램 상태인 지 또는 상위 페이지 프로그램 상태인 지의 여부를 판별하는 데 사용되며, 메모리 제어기는 상이한 읽기 명령들 중 판별 결과에 대응하는 읽기 명령을 불 휘발성 메모리 장치로 출력할 것이다. 여기서, 상이한 읽기 명령들은 워드 라인이 하위 페이지 프로그램 상태에 있을 때 읽기 동작을 나타내는 제 1 읽기 명령과 워드 라인이 상위 페이지 프로그램 상태에 있을 때 읽기 동작을 나타내는 제 2 읽기 명령을 포함할 것이다. 제 1 읽기 명령 또는 제 2 읽기 명령이 입력될 때, 불 휘발성 메모리 장치(5100)는 도 9, 도 12, 또는 도 14를 참조하여 설명된 것과 실질적으로 동일하게 읽기 동작을 수행할 것이다. 본 발명의 경우, 플래그 셀을 이용한 읽기 방식과 비교하여 볼 때, 플래그 셀로부터 읽혀진 데이터가 상위 페이지 프로그램 상태인 지의 여부를 판별하기 위한 시간(tMFC)이 요구되지 않는다. 따라서, 읽기 성능이 향상될 것이다.
메모리 카드(9331)가 접촉형(contact type)인 경우, 메모리 카드(9331)가 슬롯(9308)에 삽입될 때 메모리 카드(9331)와 회로 기판 상의 특정 전기 회로가 전기적으로 접촉하게 된다. 메모리 카드(9331)가 비접촉형(non-contact type)인 경우, 무선 신호를 통해서 메모리 카드(9331)가 액세스될 것이다.
도 27은 도 25의 메모리 카드가 사용되는 다양한 응용 분야들을 보여주는 도면이다.
도 27을 참조하면, 메모리 카드(9331)는 비디오 카메라(VC), 텔레비전(TV), 오디오 장치(AD), 게임장치(GM), 전자 음악 장치(EMD), 휴대폰(HP), 컴퓨터(CP), PDA(Personal Digital Assistant), 보이스 레코더(voice recorder)(VR), PC 카드(PCC), 등에 사용될 수 있다.
본 발명의 실시예에 있어서, 메모리 셀들은 가변 저항 메모리 셀로 구성될 수 있으며, 예시적인 가변 저항 메모리 셀 및 그것을 포함한 메모리 장치가 미국특허번호 제7529124호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
본 발명의 다른 실시예에 있어서, 메모리 셀들은 전하 저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 전하 저장층을 갖는 셀 구조는 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층되는 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 등을 포함할 것이다.
전하 저장층으로서 전하 트랩 플래시 구조를 갖는 메모리 장치가 미국특허 제6858906호, 미국공개특허 제2004-0169238호, 그리고 미국공개특허 제2006-0180851호에 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다. 소오스/드레인이 없는 플래시 구조는 대한민국특허 제673020호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
1200: 메모리 제어기
1400: 불 휘발성 메모리 장치
1600: 호스트

Claims (10)

  1. 불 휘발성 메모리를 제어하는 불 휘발성 메모리 저장 장치의 동작 방법에 있어서:
    외부의 쓰기 요청에 응답하여 상기 불 휘발성 메모리의 각 워드 라인에 대한 상위 페이지 프로그램 상태를 나타내는 프로그램 뎁스 비트 맵을 관리하고,
    외부의 읽기 요청시 액세스될 워드 라인에 대응하는 상기 프로그램 뎁스 비트 맵의 정보에 의거하여 복수의 읽기 명령들 중 하나를 상기 불 휘발성 메모리로 출력하는 것을 포함하는 동작 방법.
  2. 제 1 항에 있어서,
    상기 복수의 읽기 명령들은 하위 페이지 프로그램 상태만을 갖는 워드 라인에 대한 읽기 동작을 지시하는 제 1 읽기 명령과 상위 페이지 프로그램 상태를 갖는 워드 라인에 대한 읽기 동작을 지시하는 제 2 읽기 명령을 포함하는 동작 방법.
  3. 제 2 항에 있어서,
    상기 제 1 읽기 명령에 따라 수행되는 상기 불 휘발성 메모리의 하위 페이지 읽기 동작에 대응하는 읽기 시간은 상기 제 2 읽기 명령에 따라 수행되는 상기 불 휘발성 메모리 장치의 하위 페이지 읽기 동작에 대응하는 읽기 시간과 실질적으로 동일한 동작 방법.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 읽기 명령들 각각에 따라 수행되는 상기 불 휘발성 메모리의 읽기 동작은 상기 액세스될 워드 라인이 상위 페이지 프로그램 상태인 지의 여부를 판별하는 동작을 포함하지 않는 동작 방법.
  5. 제 3 항에 있어서,
    상기 각 워드 라인의 메모리 셀들에는 적어도 2개의 페이지 데이터가 저장되는 동작 방법.
  6. 적어도 하나의 불 휘발성 메모리와; 그리고
    상기 적어도 하나의 불 휘발성 메모리를 제어하도록 구성된 메모리 제어기를 포함하며,
    외부의 읽기 요청시, 상기 메모리 제어기는 상기 적어도 하나의 불 휘발성 메모리의 각 워드 라인에 대한 상위 페이지 프로그램 상태를 나타내는 프로그램 뎁스 비트 맵의 정보 중 액세스될 워드 라인에 대응하는 비트 정보에 의거하여 복수의 읽기 명령들 중 하나를 상기 적어도 하나의 불 휘발성 메모리로 출력하는 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 메모리 제어기는 외부의 쓰기 요청에 응답하여 상기 적어도 하나의 불 휘발성 메모리의 각 워드 라인에 대한 상위 페이지 프로그램 상태를 나타내는 상기 프로그램 뎁스 비트 맵을 관리하는 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 복수의 읽기 명령들은 하위 페이지 프로그램 상태를 갖는 워드 라인에 대한 읽기 동작을 지시하는 제 1 읽기 명령과 상위 페이지 프로그램 상태를 갖는 워드 라인에 대한 읽기 동작을 지시하는 제 2 읽기 명령을 포함하는 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 적어도 하나의 불 휘발성 메모리는 상기 제 1 읽기 명령에 응답하여 액세스될 워드 라인의 하위 페이지 데이터에 대한 읽기 동작을 수행하는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 제 2 읽기 명령이 입력될 때, 상기 적어도 하나의 불 휘발성 메모리는 상기 제 2 읽기 명령과 함께 입력된 페이지 어드레스에 의거하여 상기 액세스될 워드 라인의 하위 페이지 데이터 및 상위 페이지 데이터 중 하나에 대한 읽기 동작을 수행하는 메모리 시스템.
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