CN104240749B - 半导体器件及其操作方法 - Google Patents

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Abstract

一种半导体存储器件包括：存储器单元；页缓冲器，所述页缓冲器包括第一开关器件和第二开关器件以及第一感测锁存单元和第二感测锁存单元，第一开关器件和第二开关器件共同耦接到经由位线与存储器单元耦接的感测节点，第一感测锁存单元和第二感测锁存单元分别经由第一开关器件和第二开关器件与感测节点耦接；以及控制逻辑，所述控制逻辑适用于在验证操作期间当存储器单元的阈值电压经由位线反映在感测节点上时分别将第一感测信号和第二感测信号传送至第一开关器件和第二开关器件。第一开关器件和第二开关器件分别响应于第一感测信号和第二感测信号而导通或关断，以及由第一感测锁存单元和第二感测锁存单元来感测数据。

Description

半导体器件及其操作方法
相关申请的交叉引用
本申请要求2013年6月21日提交的申请号为10-2013-0071660的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各个实施例涉及电子器件，且更具体而言涉及半导体存储器件。
背景技术
半导体存储器件是利用由例如硅（Si）、锗（Ge）、砷化镓（GaAs）或磷化铟（InP）制成的半导体来实现的存储器件。半导体存储器件可以分类为易失性存储器件和非易失性存储器件。
易失性存储器件在电源切断时不能保持储存的数据。易失性存储器件的例子可以包括静态RAM（SRAM）、动态RAM（DRAM）和同步DRAM（SDRAM）。非易失性存储器件不管电源开/关条件如何都可以保持储存的数据。非易失性存储器件的例子包括只读存储器（ROM）、屏蔽式ROM（MROM）、可编程ROM（PROM）、可擦除可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）、快闪存储器、相变随机存取存储器（PRAM）、磁性RAM（MRAM）、阻变RAM（RRAM）、以及铁电RAM（FRAM）。快闪存储器可以分类为NOR型存储器和NAND型存储器。
发明内容
本发明的示例性实施例涉及具有改善的速度的半导体存储器件、操作所述半导体存储器件的方法、具有所述半导体存储器件的存储系统、以及具有所述半导体存储器件的计算系统。
根据本发明的一个示例性实施例，一种半导体存储器件可以包括：存储器单元；页缓冲器，所述页缓冲器包括第一开关器件和第二开关器件以及第一感测锁存单元和第二感测锁存单元，所述第一开关器件和所述第二开关器件共同耦接到经由位线与所述存储器单元耦接的感测节点，所述第一感测锁存单元和所述第二感测锁存单元分别经由所述第一开关器件和所述第二开关器件与所述感测节点耦接；以及控制逻辑，所述控制逻辑适用于在验证操作期间当所述存储器单元的阈值电压经由所述位线反映在所述感测节点上时，分别将第一感测信号和第二感测信号传送至所述第一开关器件和所述第二开关器件。所述第一开关器件和所述第二开关器件分别响应于所述第一感测信号和所述第二感测信号而导通或关断，以及由所述第一感测锁存单元和所述第二感测锁存单元来感测数据。
根据本发明的一个实施例，一种操作半导体存储器件的方法可以包括以下步骤：对与存储器单元耦接的位线预充电；将所述存储器单元的阈值电压反映在所述位线上；以及当所述位线的电压被传送至感测节点时，将多个感测信号传送至耦接在所述感测节点与感测锁存单元之间的多个开关器件。所述多个开关器件响应于所述多个感测信号而分别导通或关断，以及将数据传送至所述感测锁存单元。
根据本发明的一个示例性实施例，一种存储系统可以包括：半导体存储器件；以及控制器，所述控制器适用于控制所述半导体存储器件，其中所述半导体存储器件可以包括：存储器单元；页缓冲器，所述页缓冲器包括第一开关器件和第二开关器件以及第一感测锁存单元和第二感测锁存单元，所述第一开关器件和所述第二开关器件共同耦接到经由位线与所述存储器单元耦接的感测节点，所述第一感测锁存单元和所述第二感测锁存单元分别经由所述第一开关器件和所述第二开关器件与所述感测节点耦接；以及控制逻辑，所述控制逻辑适用于在验证操作期间当所述存储器单元的阈值电压经由所述位线反映在所述感测节点上时，分别将第一感测信号和第二感测信号传送至所述第一开关器件和所述第二开关器件。所述第一开关器件和所述第二开关器件分别响应于所述第一感测信号和所述第二感测信号而导通或关断，以及由所述第一感测锁存单元和所述第二感测锁存单元来锁存数据。
根据本发明的一个示例性实施例，一种计算系统可以包括：半导体存储器件，其中所述半导体存储器件包括：存储器单元；页缓冲器，所述页缓冲器包括第一开关器件和第二开关器件以及第一感测锁存单元和第二感测锁存单元，所述第一开关器件和所述第二开关器件共同耦接到经由位线与所述存储器单元耦接的感测节点，所述第一感测锁存单元和所述第二感测锁存单元分别经由所述第一开关器件和所述第二开关器件与所述感测节点耦接；以及控制逻辑，所述控制逻辑适用于在验证操作期间当所述存储器单元的阈值电压经由所述位线反映在所述感测节点上时，分别将第一感测信号和第二感测信号传送至所述第一开关器件和所述第二开关器件，其中所述第一开关器件和所述第二开关器件分别响应于所述第一感测信号和所述第二感测信号而导通或关断，以及由所述第一感测锁存单元和所述第二感测锁存单元来锁存数据。
附图说明
图1是说明半导体存储器件的框图。
图2是说明图1所示的存储块的电路图。
图3是说明半导体存储器件的编程操作的流程图。
图4是说明当每存储器单元储存一个比特时的阈值电压分布的图。
图5是说明当每存储器单元储存两个比特时的阈值电压分布的图。
图6是说明根据本发明的一个实施例的页缓冲器的框图。
图7是说明根据本发明的一个实施例的验证操作的时序图。
图8和图9是详细说明图7所示的验证操作的电路图。
图10是说明根据本发明的一个实施例的验证操作的时序图。
图11和图12是详细说明图10所示的验证操作的电路图。
图13是说明根据本发明的一个实施例的半导体存储器件的框图。
图14是说明图13所示的页缓冲器的框图。
图15是说明包括图1所示的半导体存储器件的存储系统的框图。
图16是说明图15所示的存储系统的应用的一个实例的框图。
图17是说明包括图16所示的存储系统的计算系统的框图。
具体实施方式
下面将参照附图详细描述本发明的各个实施例。提供附图是为了使本领域普通技术人员能够根据本发明的示例性实施例来实现和利用本发明。在本公开中，附图标记在本发明的各个附图和实施例中直接对应于相似编号的部分。
附图并不一定按比例绘制，并且在一些实例中，可能放大比例，以便清楚地图示实施例的特征。
另外，“连接/耦接”表示一个部件与另一部件直接耦接，或者经由其它部件间接耦接。在本说明书中，只要不在句中特意提及，单数形式可以包括复数形式。另外，本说明书中所使用的“包括/包含”或者“包括有/包含有”表示存在或加入一个或更多个部件、步骤、操作和元件。
图1是说明半导体存储器件的框图。
参见图1，半导体存储器件100可以包括存储器单元阵列110、行译码器120、电压发生器130、读取和写入电路140、控制逻辑150、以及全局缓冲器160。
存储器单元阵列110可以包括多个存储块BLK1至BLKz。存储块BLK1至BLKz可以经由行线RL与行译码器120耦接，以及可以经由位线BL1至BLm与读取和写入电路140耦接。存储块BLK1至BLKz中的每个可以包括多个存储器单元。根据一个实施例，存储块BLK1的存储器单元可以是非易失性存储器单元。
行译码器120、电压发生器130、读取和写入电路140、控制逻辑150和全局缓冲器160可以操作为外围电路以驱动存储器单元阵列110。
行译码器120可以经由行线RL与存储器单元阵列110耦接。控制逻辑150可以控制行译码器120。行译码器120可以经由控制逻辑150来接收地址ADDR。
半导体存储器件100的编程可以利用页为单元来执行。在编程期间输入至存储器件100的地址ADDR可以包括块地址和行地址。
行译码器120可以对输入的地址ADDR中的块地址译码。行译码器120可以响应于译码的块地址而从存储块BLK1至BLKz中选择一个。
行译码器120可以对输入的地址ADDR中的行地址译码，以在选中的存储块中选择一个字线。行译码器120可以将来自电压发生器130的编程电压施加给选中的字线，以及将来自电压发生器130的编程通过电压施加给未选中的字线。
行译码器120可以包括地址缓冲器、块译码器以及行译码器。
电压发生器130可以由控制逻辑150来控制。电压发生器130可以利用提供给半导体存储器件100的外部电源电压来产生内部电源电压。例如，电压发生器130可以通过调节外部电源电压来产生内部电源电压。内部电源电压可以作为半导体存储器件100的操作电压而施加给行译码器120、读取和写入电路140、控制逻辑150以及全局缓冲器160。
另外，电压发生器130可以利用外部电源电压或内部电源电压来产生多种电压。根据一个实施例，电压发生器130可以包括接收内部电源电压的多个泵浦电容器，通过经由控制逻辑150的控制来选择性地激活所述多个泵浦电容器而产生多种电压。例如，电压发生器130可以在编程操作期间产生编程电压，以及具有比编程电压更低的电压电平的编程通过电压。产生的电压可以施加给行译码器120。
读取和写入电路140可以经由位线BL1至BLm与存储器单元阵列110耦接。读取和写入电路140可以包括多个页缓冲器PB1至PBm。页缓冲器PB1至PBm可以由控制逻辑150来控制。
在编程操作期间，页缓冲器PB1至PBm可以从全局缓冲器160接收数据DATA、储存数据DATA、以及响应于数据DATA而对与选中的字线耦接的存储器单元编程。
控制逻辑150可以从全局缓冲器160接收命令CMD和地址ADDR。控制逻辑150可以将接收的地址ADDR传送至行译码器120。此外，控制逻辑150可以响应于接收的命令CMD而控制行译码器120、电压发生器130、读取和写入电路140以及全局缓冲器160。
全局缓冲器160可以与读取和写入电路140以及控制逻辑150耦接。全局缓冲器160可以由控制逻辑150来控制。全局缓冲器160可以从外部接收命令CMD、地址ADDR和数据DATA。全局缓冲器160可以将命令CMD传送至控制逻辑150以及将数据DATA传送至读取和写入电路140。全局缓冲器160可以经由控制逻辑150将地址ADDR传送至行译码器120，或者可以直接将地址ADDR传送至行译码器120。
图2是说明图1所示的存储块的电路图。图2图示存储块BLK1作为一个实例。
参见图2，存储块BLK1可以包括第一至第m单元串CS1至CSm。第一至第m单元串CS1至CSm可以分别与第一至第m位线BL1至BLm耦接。第一至第m单元串CS1至CSm可以与公共源极线CSL、源极选择线SSL、第一至第n字线WL1至WLn以及漏极选择线DSL耦接。
单元串CS1至CSm中的每个可以包括源极选择晶体管SST、彼此串联耦接的存储器单元M1至Mn、以及漏极选择晶体管DST。源极选择晶体管SST可以与源极选择线SSL耦接。第一至第n存储器单元M1至Mn可以分别与第一至第n字线WL1至WLn耦接。漏极选择晶体管DST可以与漏极选择线DSL耦接。源极选择晶体管SST的源极可以与公共源极线CSL耦接。漏极选择晶体管DST的漏极可与相对应的位线耦接。
源极选择线SSL、第一至第n字线WL1至WLn以及漏极选择线DSL可以被包括在图1所示的行线RL中。源极选择线SSL、第一至第n字线WL1至WLn以及漏极选择线DSL可以由行译码器120来控制。公共源极线CSL可以由例如控制逻辑150来控制。
图3是说明半导体存储器件的编程操作的流程图。
参见图2和图3，可以在步骤S110执行编程操作。例如，可以将具有高电压电平的编程电压施加给选中的字线，例如WL2，可以将编程通过电压施加给未选中的字线，例如WL1、WL3至WLn，可以将电源电压施加给源极选择线SSL，以及可以将接地电压施加给漏极选择线DSL。
页缓冲器PB1至PBm可以响应于图1中所示的要编程的数据DATA而分别控制第一至第m位线BL1至BLm。可以将编程禁止电压例如电源电压施加至与保持阈值电压的存储器单元或编程禁止单元耦接的位线。可以将比编程禁止电压更低的特定电压施加至与增加阈值电压的存储器单元（在下文中，称作编程使能单元）耦接的位线。
可以在步骤S120执行验证操作。首先，可以对位线BL1至BLm预充电。可以施加电源电压至源极选择线SSL和漏极选择线DSL，使得源极选择晶体管SST和漏极选择晶体管DST可以导通。可以施加目标电压至选中的字线并且可以施加验证通过电压至未选中的字线。存储器单元或与选中的字线耦接的选中的存储器单元可以由其阈值电压来导通或关断。存储器单元或与未选中的字线耦接的未选中的存储器单元可以由验证通过电压来导通。位线BL1至BLm的电压可以根据选中的存储器单元是导通还是关断来改变。页缓冲器PB1至PBm可以感测位线BL1至BLm的电压变化并且将感测结果传送至控制逻辑150。
参见步骤S130，控制逻辑150可以重复步骤S110和S120，直至存储器单元的阈值电压达到目标电压。
图4是说明当每存储器单元储存一个比特时的阈值电压分布的图。
横轴表示存储器单元的阈值电压，竖轴表示存储器单元的数目。
参见图4，当编程完成时，存储器单元可以具有擦除状态E或电压比目标电压TV高的编程状态P。存储器单元在被执行编程之前可以具有擦除状态E。随着重复编程操作（图3所示的S110），编程禁止单元可以具有擦除状态E，编程使能单元可以具有编程状态P。
每编程操作可以执行两次验证操作。换言之，可以通过将临界电压CV施加至选中的字线来执行第一验证操作，以及可以通过将目标电压TV施加给选中的字线来执行第二验证操作。因此，可以检测具有小于临界电压CV的阈值电压的编程使能单元、具有介于临界电压CV与目标电压TV之间的阈值电压的编程使能单元、以及具有大于目标电压TV的阈值电压的编程使能单元。
在后续的编程操作中，可以将编程使能电压施加至具有小于临界电压CV的阈值电压的编程使能单元的位线。另外，可以将介于编程使能电压与编程禁止电压之间的电压施加至具有介于临界电压CV与目标电压TV之间的阈值电压的编程使能单元的位线。另外，可以将编程禁止电压施加至具有大于目标电压TV的阈值电压的编程使能单元的位线。
当如上所述执行编程时，编程使能单元的阈值电压可以不过度增加，使得编程完成之后的编程状态P的分布宽度可以变窄，因而读取余量可以增加。
上文参照图4描述的编程操作可以应用于使每存储器单元储存两个比特的编程操作。
图5是说明当每存储器单元储存两个比特时的阈值电压分布的图。
参见图5，可以利用第一临界电压CV1和第一目标电压TV1来对要编程到第一编程状态P1的编程使能单元执行验证操作；可以利用第二临界电压CV2和第二目标电压TV2来对要编程到第二编程状态P2的编程使能单元执行验证操作；可以利用第三临界电压CV3和第三目标电压TV3来对要编程到第三编程状态P3的编程使能单元执行验证操作。由于没有比第三编程状态P3更高的编程状态，因此可以利用第三目标电压TV3来对要编程到第三编程状态P3的编程使能单元执行单个验证操作。
在后续的编程操作中，可以基于感测结果而将编程使能电压、介于编程使能电压与编程禁止电压之间的电压、或者编程禁止电压施加至位线BL1至BLm。
根据上述的编程操作，每个状态的分布宽度可以变窄，而用于编程的时间可能由于执行验证操作的过多次数而增加。例如，在每存储器单元储存一个比特的编程操作中，单个编程操作可能需要两次验证操作，而在每存储器单元储存两个比特的编程操作中，单个编程操作可能需要五次或更多次验证操作。在每存储器单元储存更多个比特的编程操作中，单个编程操作可能需要更多次验证操作。因此，需要减少执行验证操作的次数。
图6是说明根据本发明的一个实施例的页缓冲器的框图。图6示出页缓冲器PB1作为一个实例。
参见图6，页缓冲器PB1可以包括晶体管T1、第一开关器件SW1和第二开关器件SW2、第一感测锁存单元SLAT1和第二感测锁存单元SLAT2、正常锁存单元NLAT、预充电单元210、以及开关单元220。页缓冲器PB1可以包括一个以上的正常锁存单元。
第一晶体管T1可以是NMOS晶体管，且可以耦接在位线BL1与感测节点SO之间。第一晶体管T1可以响应于连接信号CS而导通。连接信号CS可以从图1所示的控制逻辑150接收。
根据本发明的一个实施例，第一开关器件SW1和第二开关器件SW2可以分别布置在感测节点SO与第一感测锁存单元SLAT1和第二感测锁存单元SLAT2之间。第一开关器件SW1和第二开关器件SW2可以分别与第一感测锁存单元SLAT1和第二感测锁存单元SLAT2的第一锁存节点LN1和第二锁存节点LN2耦接。
第一开关器件SW1和第二开关器件SW2可以分别包括第二晶体管T2和第三晶体管T3。第二晶体管T2和第三晶体管T3可以分别响应于具有不同电压的第一感测信号SS1和第二感测信号SS2而操作。第一感测信号SS1和第二感测信号SS2可以从控制逻辑150接收。
在验证操作期间，当相应的存储器单元的阈值电压分别经由位线BL1反映在感测节点SO上时，第一感测信号SS1和第二感测信号SS2可以被使能，且因而可以具有不同的电压电平。
第一感测锁存单元SLAT1和第二感测锁存单元SLAT2可以分别与第一开关器件SW1和第二开关器件SW2耦接。第一感测锁存单元SLAT1和第二感测锁存单元SLAT2可以分别包括第一锁存器LAT1和第二锁存器LAT2。第一锁存器LAT1和第二锁存器LAT2可以分别响应于第一使能信号EN1和第二使能信号EN2而被激活或被去激活。第一使能信号EN1和第二使能信号EN2可以从控制逻辑150接收。
当使能信号EN1和EN2中的每个被使能时，无论相应的感测锁存单元与感测节点SO的电连接如何，相应的感测锁存单元都可以保持内部储存的数据。另一方面，当使能信号EN1和EN2中的每个被禁止时，相应的感测锁存单元可以根据相应的感测锁存单元与感测节点SO的电连接来储存改变的数据。
在验证操作期间，具有逻辑值“高”的初始数据可以储存在第一锁存节点LN1和第二锁存节点LN2中。假设感测节点SO是第二晶体管T2和第三晶体管T3的源极的节点。
第二晶体管T2可以由比第一感测信号SS1的电压减去第二晶体管T2的阈值电压所获得的电压更小的感测节点SO的电压来导通。当第一使能信号EN1被禁止时，第一锁存节点LN1的电荷可以放电到感测节点SO，且第一锁存节点LN1的逻辑值可以变成“低”。第二晶体管T2可以由比第一感测信号SS1的电压减去第二晶体管T2的阈值电压所获得的电压更大的感测节点SO的电压来关断。
第三晶体管T3可以由比第二感测信号SS2的电压减去第三晶体管T3的阈值电压所获得的电压更小的感测节点SO的电压来导通。当第二使能信号EN2被禁止时，第二锁存节点LN2的逻辑值可以响应于感测节点SO的电压而变成“低”。第三晶体管T3可以由比第二感测信号SS2的电压减去第三晶体管T3的阈值电压所获得的电压更大的感测节点SO的电压来关断。
响应于控制逻辑150的控制，第一感测锁存单元SLAT1和第二感测锁存单元SLAT2所感测的数据可以经由开关单元220而传送至控制逻辑150。
正常锁存单元NLAT可以耦接在感测节点SO与开关单元220之间。在半导体存储器件100的编程操作期间，正常锁存单元NLAT可以经由开关单元220从图1所示的全局缓冲器160接收数据。正常锁存单元NLAT可以接收图1所示的要编程到选中的存储器单元中的数据之中的要编程到与位线BL1耦接的存储器单元中的数据。
预充电单元210可以包括PMOS型的第四晶体管T4。第四晶体管T4可以耦接在电源节点VCC与感测节点SO之间。第四晶体管T4可以响应于预充电信号PCS而导通。预充电信号PCS可以从控制逻辑150接收。
开关单元220可以与第一感测锁存单元SLAT1和第二感测锁存单元SLAT2以及正常锁存单元NLAT耦接。开关单元220可以在控制逻辑150的控制下将数据从全局缓冲器160传送至正常锁存单元NLAT以及将数据从感测锁存单元SLAT1和SLAT2传送至控制逻辑150。
图7是说明根据本发明的一个实施例的验证操作的时序图。
图8和图9是详细说明图7所示的验证操作的电路图。
参见图7至图9，可以在第一时段T1期间对位线BL1预充电。连接信号CS可以增加至比第一电压V1更大的电压，第一感测信号SS1可以增加至第一电压V1。第一使能信号EN1和第二使能信号EN2中的每个可以具有逻辑值“高”的使能状态。由于第一锁存节点LN1在初始状态具有逻辑值“高”，因此第一锁存节点LN1的电荷可以经由感测节点SO而传送至位线BL1。换言之，感测节点SO的电压可以增加至第一电压V1减去T2和T3的Vth或阈值电压而获得的电压，且可以因具有高电压的连接信号CS而经由第一晶体管T1将感测节点SO的电压传送至位线BL1。由于第一使能信号EN1和第二使能信号EN2中的每个具有使能状态，因此第一锁存节点LN1和第二锁存节点LN2中的每个可以保持逻辑值“高”。
位线BL1可以经由感测节点SO从第一锁存节点LN1接收电荷并且被预充电（图8所示的“a”）。
根据一个实施例，位线BL1可以经由感测节点SO从第二锁存节点LN2接收电荷。根据该实施例，第二感测信号SS2可以在第一时段T1期间增加至第一电压V1。根据一个实施例，位线BL1可以经由感测节点SO从第一锁存节点LN1和第二锁存节点LN2接收电荷。第一感测信号SS1和第二感测信号SS2可以在第一时段T1期间增加至第一电压V1。
可以在第二时段T2期间执行评估。连接信号CS和第一感测信号SS1可以具有接地电压。可以通过将例如电源电压施加至源极选择线SSL来导通源极选择晶体管SST。举例而言，可以将图4所示的目标电压TV施加给选中的字线WL_SEL。选中的存储器单元的导通电压可以取决于与选中的字线WL_SEL、例如WL1耦接的选中的存储器单元的阈值电压与目标电压TV之间的差。预充电至位线BL1的电荷可以根据选中的存储器单元的导通而经由源极选择晶体管SST放电（图8所示的“b”）。尽管在图7中未示出，但是可以将验证通过电压施加至未选中的字线、例如WL2至WLn，以及可以将电源电压施加至漏极选择线，使得与未选中的字线耦接的存储器单元可以导通。
在第三时段T3期间连接信号CS可以增加至比第一电压V1更大的电压。位线BL1的电压可以传送至感测节点SO。出于说明的目的，如图7所示，源极选择线SSL的电压可以保持在电源电压，选中的字线WL_SEL的电压可以保持在目标电压。在一个实例中，可以将接地电压施加至源极选择线SSL和选中的字线WL_SEL。
第一感测信号SS1可以增加至第二电压V2。第二感测信号SS2可以增加至第二电压V2减去预定的电压而获得的第三电压（V2-dV）。换言之，第一感测信号SS1的电压可以大于第二感测信号SS2的电压。
第一使能信号EN1和第二使能信号EN2可以被禁止为逻辑值“低”。第一感测锁存单元SLAT1和第二感测锁存单元SLAT2可以根据第一感测锁存单元SLAT1和第二感测锁存单元SLT2与感测节点SO的电连接而储存改变的数据。
根据本发明的一个实施例，第二晶体管T2和第三晶体管T3可以同时感测感测节点SO的电压，并且分别将数据传送至第一感测锁存单元SLAT1和第二感测锁存单元SLAT2。
这将在下文详细描述。
比第三电压（V2-dV）减去Vth所获得的电压更低的感测节点SO的电压可以将第二晶体管T2和第三晶体管T3二者导通。第一锁存节点LN1和第二锁存节点LN2中的每个的逻辑值可以变成“低”。换言之，选中的存储器单元可以比目标电压TV低得多。例如，选中的存储器单元可以被确定为具有低于临界电压CV的阈值电压。
在此实例中，在后续编程操作期间可以将编程使能电压施加至位线BL1。
比第二电压V2减去Vth所获得的电压低且比第三电压（V2-dV）减去Vth所获得的电压高的感测节点SO的电压可以将第二晶体管T2导通而将第三晶体管T3关断。第一锁存节点LN1的逻辑值可以变为“低”，而第二锁存节点LN2的逻辑值可以保持“高”。具体而言，选中的存储器单元可以被确定为具有高于图4所示的临界电压CV而低于图4所示的目标电压TV的阈值电压。
在此实例中，在后续编程操作期间可以将介于编程使能电压与编程禁止电压之间的电压施加给位线BL1。
当感测节点SO的电压比第二电压V2减去Vth所获得的电压大时，第二晶体管T2和第三晶体管T3都可以关断，第一锁存节点LN1和第二锁存节点LN2可以保持逻辑值“高”。具体而言，选中的存储器单元可以被确定为具有图4所示的编程状态P。
换言之，选中的存储器单元可以具有大于目标电压TV的阈值电压。在后续的编程操作期间，可以将编程禁止电压施加给位线BL1。
结果，位线BL1的电压可以传送至感测节点SO，且第一开关器件SW1和第二开关器件SW2可以同时感测感测节点SO的电压并且将数据传送至感测锁存单元SLAT1和SLAT2（图9所示的“c”），这带来与经由临界电压CV和目标电压TV的两次验证操作相同的效果。
在第四时段T4期间，第一使能信号EN1和第二使能信号EN2可以被使能为逻辑值“高”。因此，第一感测锁存单元SLAT1和第二感测锁存单元SLAT2可以锁存传送的数据。
连接信号CS以及第一感测信号SS1和第二感测信号SS2可以改变为接地电压。感测节点SO可以放电。
根据本发明的一个实施例，页缓冲器PB1可以包括耦接在感测节点SO与第一感测锁存单元SLAT1和第二感测锁存单元SLAT2之间的开关器件SW1和SW2。此外，在验证操作期间，当存储器单元的阈值电压经由位线BL1反映在感测节点SO上时，可以提供第一感测信号SS1和第二感测信号SS2以便分别控制开关器件SW1和SW2。可以在单个评估之后同时执行两个感测操作，这带来与执行两次验证操作相同的效果。结果，半导体存储器件100的编程速度可以改善。
图10是说明根据本发明的一个实施例的验证操作的时序图。
图11和图12是详细说明图10所示的验证操作的电路图。
参见图10，可以采用与图7所示的方式大体相同的方式来控制所有的信号，除了连接信号CS和第一感测信号SS1之外。因此，将省略详细描述。
连接信号CS在第一时段T1期间可以具有第一电压V1。尽管图10中未示出，但是预充电信号PCS可以被使能为具有逻辑值“低”。第一感测信号SS1可以在第一时段T1期间保持在接地电压。
因此，如图11所示，位线BL1可以经由预充电单元210和感测节点SO而从电源节点VCC预充电（图11所示的“d”）。位线BL1可以响应于具有第一电压V1的连接信号CS而从第一电压V1增加到第一电压V1减去第一晶体管T1的阈值电压所获得的电压。
随后，可以执行评估，使得预充电到位线BL1的电荷可以根据选中的存储器单元的导通而经由源极选择晶体管SST放电（图11所示的“e”）。此外，位线BL1的电压可以传送到感测节点SO，第一开关器件SW1和第二开关器件SW2可以同时感测感测节点SO的电压，并且可以将相应数据传送至第一感测锁存单元SLAT1和第二感测锁存单元SLAT2（图12所示的“f”）。
图13是说明根据本发明的一个实施例的半导体存储器件的框图。
参见图13，半导体存储器件300可以包括存储器单元阵列310、行译码器320、电压发生器330、读取和写入电路340、控制逻辑350以及全局缓冲器360。
读取和写入电路340中所包括的多个页缓冲器331至33R可以经由偶数位线BLe1至BleR以及奇数位线BLo1至BloR而与存储器单元阵列310耦接。页缓冲器331至33R中的每个可以经由单个偶数位线和单个奇数位线的对而与存储器单元阵列310耦接。
图14是说明图13所示的页缓冲器的框图。图14示出页缓冲器331作为一个实例。
参见图14，页缓冲器331可以包括晶体管T1、第一开关器件SW1和第二开关器件SW2、第一感测锁存单元SLAT1和第二感测锁存单元SLAT2、至少一个正常锁存单元NLAT、预充电单元410、开关单元420、以及位线选择单元430。
本发明也可以涵盖偶-奇位线结构。换言之，页缓冲器331可以包括与偶数位线BLe1和奇数位线BLo1耦接的位线选择单元430。在验证操作期间，位线选择单元430可以在偶数位线BLe1和奇数位线BLo1之间选择并且将选中的位线与晶体管T1电连接。此外，可以根据参照图7至图9所描述的实施例和参照图10至图12所描述的实施例来执行验证操作。
图15是说明包括图1所示的半导体存储器件的存储系统的框图。
参见图15，存储系统1000可以包括半导体存储器件100和控制器1200。
半导体存储器件100可以采用与上面参照图1或图13所描述的方式相同的方式来配置和操作。因此，将省略其详细描述。
控制器1200可以与主机和半导体存储器件100耦接。控制器1200可以响应于来自主机的请求而访问半导体存储器件100。例如，存储器控制器1200可以控制半导体存储器件100的读取、写入、擦除和后台操作。控制器1200可以提供半导体存储器件100与主机之间的接口。控制器1200可以驱动用于控制半导体存储器件100的固件。
控制器1200可以包括随机存取存储器（RAM）1210、处理单元1220、主机接口1230、存储器接口1240、以及纠错码（ECC）模块1250。RAM1210可以操作为下列至少一种：处理单元1220的操作存储器、存储器件100与主机之间的高速缓存存储器、半导体存储器件100与主机之间的缓冲存储器。处理单元1220可以控制控制器1200的一般操作。
主机接口1230可以包括用于主机与控制器1200之间的数据交换的协议。根据本发明的一个实施例，控制器1200可以配置为经由各种接口协议中的一种而与主机通信，所述各种接口协议包括：通用串行总线（USB）协议、多媒体卡（MMC）协议、外围部件互联（PCI）协议、PCI-快速（PCI-E）协议、高级技术附件（ATA）协议、串行-ATA协议、并行-ATA协议、小型计算机小型接口（SCSI）协议、增强型小型硬盘接口（ESDI）协议、集成驱动电子设备（IDE）协议、以及私人协议。
存储器接口1240可以包括用于与半导体存储器件100通信的协议。例如，存储器接口1240可以包括诸如NAND接口和NOR接口的快闪接口中的至少一种。
ECC模块1250可以利用纠错码（ECC）来检测来自半导体存储器件100的数据中的错误。
控制器1200和半导体存储器件100可以集成到单个半导体器件中。在一个示例性实施例中，控制器1200和半导体存储器件100可以集成到单个半导体器件中以形成存储卡。例如，控制器1200和半导体存储器件100可以集成到单个半导体器件中以形成PC卡（个人计算机存储卡国际协会，PCMCIA）、紧凑式快闪（CF）卡、智能媒体卡（SM或SMC）、记忆棒、多媒体卡（MMC、RS-MMC或MMCmicro）、SD卡（SD、miniSD、microSD或SDHC）、或者通用快闪存储（UFS）。
控制器1200和半导体存储器件100可以集成到单个半导体器件中以形成半导体驱动器（固态驱动器SSD）。半导体驱动器（SSD）可以包括配置成在半导体存储器中储存数据的储存设备。当存储系统1000用作半导体驱动器（SSD）时，可以显著改善与存储系统1000耦接的主机的操作速度。
在另一个实例中，存储系统1000可以用作诸如计算机、超移动PC（UMPC）、工作站、上网本、个人数字助理（PDA）、便携式计算机、平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器（PMP）、便携式游戏机、导航设备、黑匣子（black box）、数码相机、三维（3D）电视、数字音频录音机、数字音频播放器、数字图像录制机、数字图像播放器、数字视频录像机、数字视频播放器这样的电子设备的各种部件之一，用作用于在无线环境中发送/接收信息的设备，用作用于家庭网络的各种电子设备之一，用作用于计算机网络的各种电子设备之一，用作用于远程信息网络的各种电子设备之一，用作RFID设备和/或用于计算系统的各种设备之一等。
在一个示例性实施例中，半导体存储器件100或存储系统1000可以采用各种方式来封装。例如，在一些实施例中，半导体存储器件100或存储系统1000可以使用以下各种方法来封装，诸如：封装上封装（PoP）、球栅阵列（BGA）、芯片级封装（CSP）、塑料引线芯片载体（PLCC）、塑料双列直插式封装（PDIP）、华夫包式裸片（a die in waffle pack）、晶圆形式裸片（a die in wafer form）、板上芯片（COB）、陶瓷双列直插式封装（CERDIP）、塑料度量四方扁平封装（MQFP）、薄型四方扁平封装（TQFP）、小外型（SOIC）、收缩型小外型封装（SSOP）、薄型小外型封装（TSOP）、薄型四方扁平封装（TQFP）、系统级封装（SIP）、多芯片封装（MCP）、晶圆级制造封装（WFP）、和/或晶圆级处理层叠封装（WSP）等。
图16是说明图15所示的存储系统的应用的一个实例的框图。
参见图16，存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括多个半导体存储芯片。半导体存储芯片可以划分为多个组。
图16示出分别经由第一至第k通道CH1至CHk与控制器220通信的多个组。每个存储芯片可以采用与上面参照图1描述的半导体存储器件100大体相同的方式来配置和操作。
每个组可以经由单个公共通道与控制器2200通信。控制器2200可以采用与上面参照图15描述的控制器1200大体相同的方式来配置，并且可以控制半导体存储器件2100的多个存储芯片。
图16示出与单个通道耦接的多个半导体存储芯片。然而，存储系统2000可以修改成使得单个半导体存储器芯片可以与单个通道耦接。
图17是说明包括图16所示的存储系统的计算系统的框图。
参见图17，计算系统3000可以包括中央处理单元3100、随机存取存储器（RAM）3200、用户接口3300、电源3400、系统总线3500以及存储系统2000。
存储系统2000可以经由系统总线3500而与中央处理单元3100、RAM3200、用户接口3300和电源3400电耦接。由中央处理单元3100处理的或经由用户接口3300提供的数据可以储存在存储系统2000中。
图17示出经由控制器2200与系统总线3500耦接的半导体存储器件2100。然而，半导体存储器件2100可以与系统总线3500直接耦接。可以由中央处理单元3100和RAM3200来执行控制器2200的功能。
图17示出上面参照图16描述的存储系统2000。然而，可以用参照图15描述的存储系统1000来替代存储系统2000。在一个示例性实施例中，计算系统3000可以分别包括上面参照图15和图16描述的存储系统1000和2000。
根据本发明的一个实施例，提供了具有改进的速度的半导体存储器件及其操作方法、具有所述半导体存储器件的存储系统和具有所述半导体存储器件的计算系统。
通过以上实施例可以看出，本申请提供了以下的技术方案。
1.一种半导体存储器件，包括：
存储器单元；
页缓冲器，所述页缓冲器包括：第一开关器件和第二开关器件，共同耦接到经由位线与所述存储器单元耦接的感测节点；以及第一感测锁存单元和第二感测锁存单元，分别经由所述第一开关器件和所述第二开关器件与所述感测节点耦接；以及
控制逻辑，所述控制逻辑适用于：在验证操作期间，当所述存储器单元的阈值电压经由所述位线反映在所述感测节点上时，分别将第一感测信号和第二感测信号传送至所述第一开关器件和所述第二开关器件，
其中，所述第一开关器件和所述第二开关器件分别响应于所述第一感测信号和所述第二感测信号而导通或关断，以及由所述第一感测锁存单元和所述第二感测锁存单元来感测数据。
2.如技术方案1所述的半导体存储器件，其中，所述第一感测锁存单元和所述第二感测锁存单元分别响应于所述第一感测信号和所述第二感测信号而感测第一比特和第二比特。
3.如技术方案2所述的半导体存储器件，其中，在所述验证操作后续的编程操作期间，响应于所述第一比特和所述第二比特而将编程使能电压、编程禁止电压、或介于所述编程使能电压与所述编程禁止电压之间的电压施加给所述位线。
4.如技术方案3所述的半导体存储器件，其中，当所述第一比特和所述第二比特中的每个具有第一逻辑值时，将所述编程使能电压施加给所述位线，
当所述第一比特具有所述第一逻辑值而所述第二比特具有第二逻辑值时，将介于所述编程使能电压与所述编程禁止电压之间的电压施加给所述位线，以及
当所述第一比特和所述第二比特中的每个具有所述第二逻辑值时，将所述编程禁止电压施加给所述位线。
5.如技术方案1所述的半导体存储器件，其中，在所述验证操作期间，所述位线经由所述感测节点而被预充电有从所述第一感测锁存单元和所述第二感测锁存单元中的至少一个传送来的电荷。
6.如技术方案1所述的半导体存储器件，其中，所述页缓冲器还包括：预充电单元，所述预充电单元耦接在电源节点与所述感测节点之间，并且
在所述验证操作期间，所述位线经由所述感测节点而被预充电有从所述预充电单元传送来的电荷。
7.如技术方案1所述的半导体存储器件，其中，所述控制逻辑适用于进一步将第一使能信号和第二使能信号分别传送至所述第一感测锁存单元和所述第二感测锁存单元。
8.如技术方案7所述的半导体存储器件，其中，当所述第一使能信号和所述第二使能信号被禁止时，所述数据被传送至所述第一感测锁存单元和所述第二感测锁存单元。
9.如技术方案8所述的半导体存储器件，其中，当所述第一使能信号和所述第二使能信号被使能时，传送至所述第一感测锁存单元和所述第二感测锁存单元的数据被保持。
10.如技术方案1所述的半导体存储器件，其中，所述第一开关器件响应于所述第一感测信号的电压而将所述感测节点的电压传送至所述第一感测锁存单元，所述第二开关器件响应于所述第二感测信号而将所述感测节点的电压传送至所述第二感测锁存单元。
11.一种操作半导体存储器件的方法，所述方法包括以下步骤：
对与存储器单元耦接的位线预充电；
将所述存储器单元的阈值电压反映在所述位线上；以及
当所述位线的电压被传送至感测节点时，将多个感测信号传送至耦接在所述感测节点与感测锁存单元之间的多个开关器件，
其中，响应于所述多个感测信号而分别导通或关断所述多个开关器件，以及将数据传送至所述感测锁存单元。
12.如技术方案11所述的方法，其中，对所述位线预充电的步骤包括：经由所述感测节点而从所述感测锁存单元中的一个或更多个提供电荷至所述位线。
13.如技术方案11所述的方法，其中，对所述位线预充电的步骤包括：经由所述感测节点而通过与所述感测节点耦接的预充电单元来提供电荷至所述位线。
14.如技术方案11所述的方法，还包括：将多个使能信号传送至所述感测锁存单元，
其中，所述感测锁存单元响应于所述多个使能信号而被去激活。
15.如技术方案14所述的方法，其中，当所述多个使能信号被禁止时，将数据传送至所述感测锁存单元。
16.如技术方案15所述的方法，其中，当所述多个使能信号被使能时，保持传送至所述感测锁存单元的数据。
17.如技术方案11所述的方法，还包括：在编程操作期间，响应于传送至所述感测锁存单元的数据而将编程使能电压、编程禁止电压、或介于所述编程使能电压与所述编程禁止电压之间的电压施加至所述位线。
18.如技术方案11所述的方法，其中，所述多个感测信号具有不同的电压。
19.一种存储系统，包括：
半导体存储器件；以及
控制器，所述控制器适用于控制所述半导体存储器件，
其中，所述半导体存储器件包括：
存储器单元；
页缓冲器，所述页缓冲器包括：第一开关器件和第二开关器件，共同耦接到经由位线与所述存储器单元耦接的感测节点；以及第一感测锁存单元和第二感测锁存单元，分别经由所述第一开关器件和所述第二开关器件与所述感测节点耦接；以及
控制逻辑，所述控制逻辑适用于：在验证操作期间，当所述存储器单元的阈值电压经由所述位线反映在所述感测节点上时，分别将第一感测信号和第二感测信号传送至所述第一开关器件和所述第二开关器件，
其中，所述第一开关器件和所述第二开关器件分别响应于所述第一感测信号和所述第二感测信号而导通或关断，以及由所述第一感测锁存单元和所述第二感测锁存单元来锁存数据。
20.一种计算系统，包括：
半导体存储器件，
其中，所述半导体存储器件包括：
存储器单元；
页缓冲器，所述页缓冲器包括：第一开关器件和第二开关器件，共同耦接到经由位线与所述存储器单元耦接的感测节点；以及第一感测锁存单元和第二感测锁存单元，分别经由所述第一开关器件和所述第二开关器件与所述感测节点耦接；以及
控制逻辑，所述控制逻辑适用于：在验证操作期间，当所述存储器单元的阈值电压经由所述位线反映在所述感测节点上时，分别将第一感测信号和第二感测信号传送至所述第一开关器件和所述第二开关器件，
其中，所述第一开关器件和所述第二开关器件分别响应于所述第一感测信号和所述第二感测信号而导通或关断，以及由所述第一感测锁存单元和所述第二感测锁存单元来锁存数据。

Claims (20)

1.一种半导体存储器件，包括：
存储器单元；
页缓冲器，所述页缓冲器包括：第一开关器件和第二开关器件，共同耦接到经由位线而与所述存储器单元耦接的感测节点；以及第一感测锁存单元和第二感测锁存单元，分别经由所述第一开关器件和所述第二开关器件而与所述感测节点耦接；以及
控制逻辑，所述控制逻辑适用于：在验证操作期间，当所述存储器单元的阈值电压经由所述位线反映在所述感测节点上时，分别将第一感测信号和第二感测信号传送至所述第一开关器件和所述第二开关器件，第一感测信号和第二感测信号具有不同的电压电平，
其中，所述第一开关器件和所述第二开关器件中的每个根据感测节点的电压以及所述第一感测信号和所述第二感测信号中的每个的电压而导通或关断，使得感测节点的电压经由第一开关器件和第二开关器件而被传送至第一感测锁存单元和所述第二感测锁存单元作为数据比特。
2.如权利要求1所述的半导体存储器件，其中，所述第一感测锁存单元和所述第二感测锁存单元分别响应于所述第一感测信号和所述第二感测信号而感测第一比特和第二比特。
3.如权利要求2所述的半导体存储器件，其中，在所述验证操作后续的编程操作期间，响应于所述第一比特和所述第二比特而将编程使能电压、编程禁止电压、以及介于所述编程使能电压与所述编程禁止电压之间的电压之中的一种施加给所述位线。
4.如权利要求3所述的半导体存储器件，其中，当所述第一比特和所述第二比特中的每个具有第一逻辑值时，将所述编程使能电压施加给所述位线，
当所述第一比特具有所述第一逻辑值而所述第二比特具有第二逻辑值时，将介于所述编程使能电压与所述编程禁止电压之间的电压施加给所述位线，以及
当所述第一比特和所述第二比特中的每个具有所述第二逻辑值时，将所述编程禁止电压施加给所述位线。
5.如权利要求1所述的半导体存储器件，其中，在所述验证操作期间，所述位线经由所述感测节点而被预充电有从所述第一感测锁存单元和所述第二感测锁存单元中的至少一个传送来的电荷。
6.如权利要求1所述的半导体存储器件，其中，所述页缓冲器还包括：预充电单元，所述预充电单元耦接在电源节点与所述感测节点之间，并且
在所述验证操作期间，所述位线经由所述感测节点而被预充电有从所述预充电单元传送来的电荷。
7.如权利要求1所述的半导体存储器件，其中，所述控制逻辑适用于进一步将第一使能信号和第二使能信号分别传送至所述第一感测锁存单元和所述第二感测锁存单元。
8.如权利要求7所述的半导体存储器件，其中，当所述第一使能信号和所述第二使能信号被禁止时，感测节点的电压经由第一开关器件和第二开关器件而被传送至所述第一感测锁存单元和所述第二感测锁存单元作为数据比特。
9.如权利要求8所述的半导体存储器件，其中，当所述第一使能信号和所述第二使能信号被使能时，所述数据比特被保持在所述第一感测锁存单元和所述第二感测锁存单元中。
10.如权利要求1所述的半导体存储器件，其中，所述第一开关器件响应于所述第一感测信号的电压而将所述感测节点的电压传送至所述第一感测锁存单元作为第一数据比特，所述第二开关器件响应于所述第二感测信号的电压而将所述感测节点的电压传送至所述第二感测锁存单元作为第二数据比特。
11.如权利要求1所述的半导体存储器件，其中，第一感测信号和第二感测信号被同时传送至第一开关器件和第二开关器件。
12.一种操作半导体存储器件的方法，所述方法包括以下步骤：
对与存储器单元耦接的位线预充电；
根据所述存储器单元的阈值电压而将预充电至所述位线的电荷放电；以及
当所述位线的电压被传送至感测节点时，将多个感测信号传送至耦接在所述感测节点与感测锁存单元之间的多个开关器件，所述多个感测信号具有不同的电压电平，
其中，所述多个开关器件中的每个根据感测节点的电压以及相应的感测信号的电压而导通或关断，使得感测节点的电压经由所述多个开关器件而被传送至所述感测锁存单元作为多个数据比特。
13.如权利要求12所述的方法，其中，对所述位线预充电的步骤包括：经由所述感测节点而从所述感测锁存单元中的一个或更多个提供所述电荷至所述位线。
14.如权利要求12所述的方法，其中，对所述位线预充电的步骤包括：经由所述感测节点而通过与所述感测节点耦接的预充电单元来提供所述电荷至所述位线。
15.如权利要求12所述的方法，还包括：将多个使能信号传送至所述感测锁存单元，
其中，所述感测锁存单元响应于所述多个使能信号而被去激活。
16.如权利要求15所述的方法，其中，当所述多个使能信号被禁止时，感测节点的电压经由所述多个开关器件而被传送至所述感测锁存单元作为所述多个数据比特。
17.如权利要求16所述的方法，其中，当所述多个使能信号被使能时，所述多个数据比特被保持在所述感测锁存单元中。
18.如权利要求12所述的方法，还包括：在编程操作期间，响应于传送至所述感测锁存单元的所述多个数据比特而将编程使能电压、编程禁止电压、以及介于所述编程使能电压与所述编程禁止电压之间的电压之中的一种施加至所述位线。
19.一种存储系统，包括：
半导体存储器件；以及
控制器，所述控制器适用于控制所述半导体存储器件，
其中，所述半导体存储器件包括：
存储器单元；
页缓冲器，所述页缓冲器包括：第一开关器件和第二开关器件，共同耦接到经由位线而与所述存储器单元耦接的感测节点；以及第一感测锁存单元和第二感测锁存单元，分别经由所述第一开关器件和所述第二开关器件而与所述感测节点耦接；以及
控制逻辑，所述控制逻辑适用于：在验证操作期间，当所述存储器单元的阈值电压经由所述位线反映在所述感测节点上时，分别将第一感测信号和第二感测信号传送至所述第一开关器件和所述第二开关器件，第一感测信号和第二感测信号具有不同的电压电平，
其中，所述第一开关器件和所述第二开关器件中的每个根据感测节点的电压以及所述第一感测信号和所述第二感测信号中的每个的电压而导通或关断，使得感测节点的电压经由第一开关器件和第二开关器件而被传送至所述第一感测锁存单元和所述第二感测锁存单元作为数据比特。
20.一种计算系统，包括：
半导体存储器件，
其中，所述半导体存储器件包括：
存储器单元；
页缓冲器，所述页缓冲器包括：第一开关器件和第二开关器件，共同耦接到经由位线而与所述存储器单元耦接的感测节点；以及第一感测锁存单元和第二感测锁存单元，分别经由所述第一开关器件和所述第二开关器件而与所述感测节点耦接；以及
控制逻辑，所述控制逻辑适用于：在验证操作期间，当所述存储器单元的阈值电压经由所述位线反映在所述感测节点上时，分别将第一感测信号和第二感测信号传送至所述第一开关器件和所述第二开关器件，第一感测信号和第二感测信号具有不同的电压电平，
其中，所述第一开关器件和所述第二开关器件中的每个根据感测节点的电压以及所述第一感测信号和所述第二感测信号中的每个的电压而导通或关断，使得感测节点的电压经由第一开关器件和第二开关器件而被传送至所述第一感测锁存单元和所述第二感测锁存单元作为数据比特。
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