TWI605454B - 半導體記憶體裝置 - Google Patents

半導體記憶體裝置 Download PDF

Info

Publication number
TWI605454B
TWI605454B TW102119486A TW102119486A TWI605454B TW I605454 B TWI605454 B TW I605454B TW 102119486 A TW102119486 A TW 102119486A TW 102119486 A TW102119486 A TW 102119486A TW I605454 B TWI605454 B TW I605454B
Authority
TW
Taiwan
Prior art keywords
redundant
data line
line group
memory block
sub
Prior art date
Application number
TW102119486A
Other languages
English (en)
Other versions
TW201415462A (zh
Inventor
李完燮
朴鎭壽
Original Assignee
愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 愛思開海力士有限公司 filed Critical 愛思開海力士有限公司
Publication of TW201415462A publication Critical patent/TW201415462A/zh
Application granted granted Critical
Publication of TWI605454B publication Critical patent/TWI605454B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2229/00—Indexing scheme relating to checking stores for correct operation, subsequent repair or testing stores during standby or offline operation
    • G11C2229/70—Indexing scheme relating to G11C29/70, for implementation aspects of redundancy repair
    • G11C2229/72—Location of redundancy information
    • G11C2229/723—Redundancy information stored in a part of the memory core to be repaired

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Security & Cryptography (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

半導體記憶體裝置 相關申請案之交叉引用
本申請案主張2012年10月12日向韓國智慧財產局申請之韓國專利申請案第10-2012-0113482號的優先權，其全部內容以引用方式合併於此。
本發明係關於一種半導體記憶體裝置。
半導體記憶體指由諸如矽Si、鍺Ge、砷化鎵GaAs、磷化銦InP等之半導體材料形成的記憶體裝置。半導體記憶體裝置被分成揮發性及非揮發性記憶體裝置。
揮發性記憶體裝置需要電源來保留儲存之資料。揮發性記憶體裝置包括：靜態隨機存取記憶體SRAM、動態隨機存取記憶體DRAM、同步動態隨機存取記憶體SDRAM等。然而，非揮發性記憶體裝置即使在不存在電源之情況下亦保留儲存在裝置中之資料。非揮發性記憶體裝置包括：唯讀記憶體ROM、可程式化唯讀記憶體PROM、電可程式化唯讀記憶體EPROM、電可抹除可程式化唯讀記憶體EEPROM、快閃記憶體、相變隨機存取記憶體PRAM、磁性隨機存取記憶體MRAM、電阻性隨機存取記憶體RRAM、鐵電隨機存取記憶體FRAM等。快閃記憶體裝置被分成NOR型及NAND型記憶體裝置。
半導體記憶體裝置中之記憶體胞陣列的某些部分可能因各種原 因而變得故障。記憶體胞陣列包括用於代替壞區域之冗餘記憶區域。舉例而言，記憶體胞陣列中之壞區域可在半導體記憶體裝置之製造程序之後的測試程序中偵測出。然而，冗餘記憶區域使半導體記憶體裝置之區域增大。因此，需要區域減小但仍能提供冗餘記憶區域之半導體記憶體裝置。
本發明之各種實施例提供了一種區域減小之半導體記憶體裝置。
根據本發明之一實施例之半導體記憶體裝置包括：一記憶體胞陣列，該記憶體胞陣列包括子記憶體區塊及一冗餘記憶體區塊；資料線群組，該等資料線群組經組態以遞送待程式化至子記憶體區塊中之資料及自子記憶體區塊中讀取之資料；一冗餘資料線群組，該冗餘資料線群組經組態以遞送待程式化至冗餘記憶體區塊中之資料及自冗餘記憶體區塊中讀取之資料；及開關電路，該等開關電路經組態以選擇性地耦接資料線群組至冗餘資料線群組。
在本發明之另一實施例中，半導體記憶體裝置進一步包括頁緩衝器，該等頁緩衝器被耦接在子記憶體區塊與資料線群組之間；及冗餘頁緩衝器，該冗餘頁緩衝器被耦接在冗餘記憶體區塊與冗餘資料線群組之間。
待程式化至冗餘記憶體區塊中之資料可藉由資料線群組之一者遞送至冗餘資料線群組，且冗餘頁緩衝器可將藉由冗餘資料線群組遞送之資料程式化至冗餘記憶體區塊。
冗餘頁緩衝器可自冗餘記憶體區塊中進行讀取，且自冗餘記憶體區塊中讀取之資料可藉由冗餘資料線群組遞送至資料線群組之一者。
根據本發明之另一實施例之半導體記憶體裝置包括：一第一子 記憶體區塊及一第二子記憶體區塊；一第一冗餘記憶體區塊及一第二冗餘記憶體區塊；一第一資料線群組及一第二資料線群組，該第一資料線群組及該第二資料線群組分別相對應於第一子記憶體區塊及第二子記憶體區塊；一第一冗餘資料線群組及一第二冗餘資料線群組，該第一冗餘資料線群組及該第二冗餘資料線群組分別相對應於第一冗餘記憶體區塊及第二冗餘記憶體區塊；一第一開關電路，該第一開關電路經組態以選擇性地耦接第一資料線群組至第一冗餘資料線群組；一第二開關電路，該第二開關電路經組態以選擇性地耦接第一冗餘資料線群組至第二冗餘資料線群組；及一第三開關電路，該第三開關電路經組態以選擇性地耦接第二冗餘資料線群組至第二資料線群組。
在本發明之另一實施例中，半導體記憶體裝置可進一步包括一冗餘選擇器，該冗餘選擇器包括一第一冗餘選擇單元及一第二冗餘選擇單元。此處，第一冗餘選擇單元經組態以在第一冗餘記憶體區塊與第二冗餘記憶體區塊之間選擇用於代替第一子記憶體區塊中之壞區域的冗餘記憶體區塊，且第二冗餘選擇單元經組態以在第一冗餘記憶體區塊與第二冗餘記憶體區塊之間選擇用於代替在第二子記憶體區塊中之壞區域的冗餘記憶體區塊。
根據本發明之另一實施例之半導體記憶體裝置包括：一記憶體胞陣列，該記憶體胞陣列包括子記憶體區塊及一冗餘記憶體區塊；資料線群組，該等資料線群組相對應於子記憶體區塊；一冗餘資料線群組，該冗餘資料線群組相對應於冗餘記憶體區塊；及開關電路，該等開關電路經組態以選擇性地耦接資料線群組及冗餘資料線群組。此處，將待程式化至冗餘記憶體區塊之資料藉由資料線群組之一者遞送至冗餘資料線群組，且將自冗餘記憶體區塊中讀取之資料藉由冗餘資料線群組遞送至資料線群組之一者。
在本發明之各種實施例中，提供了區域減小之半導體記憶體裝 置。
51j‧‧‧第j失效位址儲存區塊
52j‧‧‧第j位址比較區塊
61i‧‧‧第i失效位址儲存區塊
62i‧‧‧第i位址比較區塊
100‧‧‧半導體記憶體裝置
110‧‧‧記憶體胞陣列
120‧‧‧位址解碼器
130‧‧‧頁緩衝器電路
140‧‧‧輸入/輸出緩衝器電路
150‧‧‧控制邏輯
151‧‧‧冗餘選擇器/第一冗餘選擇單元
211‧‧‧第一開關
212‧‧‧第二開關
213‧‧‧第三開關
214‧‧‧第四開關
215‧‧‧第五開關
216‧‧‧第六開關
217‧‧‧第七開關
218‧‧‧第八開關
221‧‧‧第一開關
222‧‧‧第二開關
223‧‧‧第三開關
224‧‧‧第四開關
225‧‧‧第五開關
226‧‧‧第六開關
227‧‧‧第七開關
228‧‧‧第八開關
231‧‧‧第一開關
232‧‧‧第二開關
233‧‧‧第三開關
234‧‧‧第四開關
235‧‧‧第五開關
236‧‧‧第六開關
237‧‧‧第七開關
238‧‧‧第八開關
310‧‧‧預充電單元
320‧‧‧鎖存器單元
410‧‧‧第一冗餘選擇單元
420‧‧‧第二冗餘選擇單元
430‧‧‧邏輯操作單元
511‧‧‧第一失效位址儲存區塊
512‧‧‧第二失效位址儲存區塊
520‧‧‧位址比較器
521‧‧‧第一位址比較區塊
522‧‧‧第二位址比較區塊
530‧‧‧冗餘信號產生器
531‧‧‧失效信號產生區塊
532‧‧‧邏輯操作區塊
611‧‧‧第一失效位址儲存區塊
612‧‧‧第二失效位址儲存區塊
620‧‧‧位址比較器
621‧‧‧第一位址比較區塊
622‧‧‧第二位址比較區塊
630‧‧‧冗餘信號產生器
631‧‧‧失效信號產生區塊
632‧‧‧邏輯操作區塊
1000‧‧‧記憶體系統
1200‧‧‧控制器
2000‧‧‧記憶體系統
2100‧‧‧半導體記憶體裝置
2200‧‧‧控制器
3000‧‧‧計算系統
3100‧‧‧中央處理單元
3200‧‧‧RAM
3300‧‧‧使用者介面
3400‧‧‧電源
3500‧‧‧系統匯流排
ADDR‧‧‧位址
BA‧‧‧區塊位址
BL‧‧‧位元線
BL1‧‧‧位元線
BL2‧‧‧位元線
BL3‧‧‧位元線
BL4‧‧‧位元線
BL5‧‧‧位元線
BL6‧‧‧位元線
BL7‧‧‧位元線
BL8‧‧‧位元線
BL9‧‧‧位元線
BL16‧‧‧位元線
BLn-7‧‧‧位元線
BLn‧‧‧位元線
BLG1‧‧‧第一位元線群組
BLG2‧‧‧第二位元線群組
BLK1‧‧‧記憶體區塊
BLK2‧‧‧記憶體區塊
BLKz‧‧‧記憶體區塊
CA‧‧‧行位址
CH1‧‧‧第一通道
CHk‧‧‧第k通道
CT‧‧‧控制電晶體
CTRL‧‧‧控制信號
DATA‧‧‧待程式化之資料/讀取資料
DL‧‧‧資料線
DL1_1‧‧‧第一資料線
DL1_2‧‧‧第二資料線
DL1_3‧‧‧第三資料線
DL1_4‧‧‧第四資料線
DL1_5‧‧‧第五資料線
DL1_6‧‧‧第六資料線
DL1_7‧‧‧第七資料線
DL1_8‧‧‧第八資料線
DL2_1‧‧‧第一資料線
DL2_2‧‧‧第二資料線
DL2_3‧‧‧第三資料線
DL2_4‧‧‧第四資料線
DL2_5‧‧‧第五資料線
DL2_6‧‧‧第六資料線
DL2_7‧‧‧第七資料線
DL2_8‧‧‧第八資料線
DLG1‧‧‧第一資料線群組
DLG2‧‧‧第二資料線群組
FA1_1‧‧‧第一失效位址
FA1_2‧‧‧第二失效位址
FA1_j‧‧‧第j失效位址
FA2_1‧‧‧第一失效位址
FA2_2‧‧‧第二失效位址
FA2_i‧‧‧第i失效位址
FS1‧‧‧第一失效信號
FS2‧‧‧第二失效信號
MS1_1‧‧‧第一匹配信號
MS1_2‧‧‧第二匹配信號
MS1_j‧‧‧第j匹配信號
MS2_1‧‧‧第一匹配信號
MS2_2‧‧‧第二匹配信號
MS2_i‧‧‧第i匹配信號
P1‧‧‧頁緩衝器單元
P2‧‧‧頁緩衝器單元
P3‧‧‧頁緩衝器單元
P4‧‧‧頁緩衝器單元
P5‧‧‧頁緩衝器單元
P6‧‧‧頁緩衝器單元
P7‧‧‧頁緩衝器單元
P8‧‧‧頁緩衝器單元
P9‧‧‧頁緩衝器單元
P10‧‧‧頁緩衝器單元
P11‧‧‧頁緩衝器單元
P12‧‧‧頁緩衝器單元
P13‧‧‧頁緩衝器單元
P14‧‧‧頁緩衝器單元
P15‧‧‧頁緩衝器單元
P16‧‧‧頁緩衝器單元
PB1‧‧‧第一頁緩衝器
PB2‧‧‧第二頁緩衝器
Pn-7‧‧‧頁緩衝器單元
Pn-6‧‧‧頁緩衝器單元
Pn-5‧‧‧頁緩衝器單元
Pn-4‧‧‧頁緩衝器單元
Pn-3‧‧‧頁緩衝器單元
Pn-2‧‧‧頁緩衝器單元
Pn-1‧‧‧頁緩衝器單元
Pn‧‧‧頁緩衝器單元
RA‧‧‧列位址
RBLG1‧‧‧第一冗餘位元線群組
RBLG2‧‧‧第二冗餘位元線群組
RCA‧‧‧冗餘行位址
RDL1_1‧‧‧第一冗餘資料線
RDL1_2‧‧‧第二冗餘資料線
RDL1_3‧‧‧第三冗餘資料線
RDL1_4‧‧‧第四冗餘資料線
RDL1_5‧‧‧第五冗餘資料線
RDL1_6‧‧‧第六冗餘資料線
RDL1_7‧‧‧第七冗餘資料線
RDL1_8‧‧‧第八冗餘資料線
RDL2_1‧‧‧第一冗餘資料線
RDL2_2‧‧‧第二冗餘資料線
RDL2_3‧‧‧第三冗餘資料線
RDL2_4‧‧‧第四冗餘資料線
RDL2_5‧‧‧第五冗餘資料線
RDL2_6‧‧‧第六冗餘資料線
RDL2_7‧‧‧第七冗餘資料線
RDL2_8‧‧‧第八冗餘資料線
RDLG1‧‧‧第一冗餘資料線群組
RDLG2‧‧‧第二冗餘資料線群組
RMB1‧‧‧第一冗餘記憶體區塊
RMB2‧‧‧第二冗餘記憶體區塊
RPB1‧‧‧第一冗餘頁緩衝器
RPB2‧‧‧第二冗餘頁緩衝器
RS1‧‧‧第一冗餘信號
RS2‧‧‧第二冗餘信號
SC‧‧‧行選擇信號
SEL‧‧‧選擇信號
SMB1‧‧‧第一子記憶體區塊
SMB2‧‧‧第二子記憶體區塊
SO‧‧‧感測節點
SS1‧‧‧第一開關信號
SS2‧‧‧第二開關信號
SS3‧‧‧第三開關信號
ST‧‧‧感測電晶體
SW1‧‧‧第一開關電路
SW2‧‧‧第二開關電路
SW3‧‧‧第三開關電路
WL‧‧‧字線
藉由參照以下結合附圖之詳細描述，本發明之以上及其他特點及優點將變得顯而易見，其中：圖1為說明根據本發明之一實施例之半導體記憶體裝置的方塊圖；圖2為說明圖1中之記憶體區塊BLK1、...、BLKz中之一者的方塊圖；圖3為說明根據本發明之一實施例的控制圖1中之資料線DL之方法的視圖；圖4為說明根據本發明之一實施例之頁緩衝器電路、資料線群組DLG1、RDLG1、RDLG2及DLG2、以及開關電路SW1、SW2及SW3的方塊圖；圖5為說明圖4中之頁緩衝器PB1、RPB1、RPB2及PB2中之一PB1的方塊圖；圖6為說明圖5中之頁緩衝器單元P1、...、Pn中之一P1的視圖；圖7為說明根據本發明之一實施例的圖3中之冗餘選擇器的方塊圖；圖8為說明根據本發明之一實施例的圖7中之第一冗餘選擇單元的方塊圖；圖9為說明根據本發明之一實施例的圖7中之第二冗餘選擇單元的方塊圖；圖10為說明用於描述根據失效信號FS1及FS2及冗餘信號RS1及RS2來控制開關電路SW1、SW2及SW3之一種方法之表的視圖；圖11為說明包括圖1中之半導體記憶體裝置之記憶體系統的方塊圖； 圖12為說明圖11中之記憶體系統之應用的方塊圖；及圖13為說明包括圖12中之記憶體系統之計算系統的方塊圖。
在下文中，將參照附圖更詳細地解釋本發明之各種實施例。儘管已參照本發明之一些說明性實施例描述了實施例，但應理解，熟習此項技術者可設計出之大量其他修改及實施例將落入本發明之原理的精神及範圍內。
應理解，當一元件被提及與另一元件「連接」、「耦接」時，其可與另一元件直接連接或直接耦接，或可存在中間元件。相比之下，當一元件被提及與另一元件「直接連接」或「直接耦接」時，則不存在中間元件。用於描述元件之間關係之其他詞語應以相同之方式來解釋(亦即，「在...之間」與「直接在...之間」，「與...相鄰」與「直接與...相鄰」等)。
在圖1中，本發明之一實施例之半導體記憶體裝置100可包括：記憶體胞陣列110、位址解碼器120、頁緩衝器電路130、輸入/輸出緩衝器電路140及控制邏輯150。
記憶體胞陣列110包括記憶體區塊BLK1、...、BLKz。記憶體區塊BLK1、...、BLKz可藉由字線WL而與位址解碼器120耦接，且可藉由位元線BL而與頁緩衝器電路130耦接。記憶體區塊BLK1、...、BLKz中之每一者包括記憶體胞。一列記憶體胞可共同地與字線WL中之一者耦接。一行記憶體胞可共同地與位元線BL中之一者耦接。半導體記憶體裝置100之抹除操作可基於記憶體區塊執行。半導體記憶體裝置100之程式化操作及讀取操作可基於頁執行。
記憶體胞中之每一者可為單位階記憶體胞SLC或多位階記憶體胞MLC。舉例而言，在記憶體胞為單位階記憶體胞之情況下，與一字線耦接之記憶體胞形成一頁。在記憶體胞為多位階記憶體胞之情況下， 與一字線耦接之記憶體胞形成兩頁或兩頁以上。
在圖2中，一記憶體區塊(諸如BLK1)可包括：第一子記憶體區塊SMB1、第二子記憶體區塊SMB2、第一冗餘記憶體區塊RMB1及第二冗餘記憶體區塊RMB2。
在本發明之一實施例中，第一冗餘記憶體區塊RMB1可代替第二子記憶體區塊SMB2中之壞區域及第一子記憶體區塊SMB1中之壞區域。此外，第二冗餘記憶體區塊RMB2可代替第一子記憶體區塊SMB1中之壞區域及第二子記憶體區塊SMB2中之壞區域。壞區域可包括失效之信號線及失效之記憶體胞，但不限於此。
參見圖1，位址解碼器120可藉由字線WL而與記憶體胞陣列110耦接。位址解碼器120可回應於控制邏輯150之各種信號來操作。位址解碼器120可自例如控制邏輯150中接收區塊位址BA及列位址RA。
位址解碼器120可對區塊位址BA解碼，且可根據解碼之區塊位址來選擇記憶體區塊BLK1、...、BLKz中之一記憶體區塊。
位址解碼器120可對列位址RA解碼，且可根據解碼之列位址來選擇與選中之記憶體區塊耦接之字線。
位址解碼器120可包括：區塊解碼器、列解碼器及位址緩衝器等。
頁緩衝器電路130可藉由位元線BL而與記憶體胞陣列110耦接，且可藉由資料線DL而與輸入/輸出緩衝器電路140耦接。頁緩衝器電路130可回應於控制邏輯150之各種信號來操作，諸如接收且隨後解碼來自控制邏輯150之冗餘行位址RCA。
在程式化操作中，頁緩衝器電路130可自輸入/輸出緩衝器電路140中接收待程式化之資料DATA，且可將資料DATA遞送至與位元線BL之解碼行位址相對應之位元線。遞送之資料可經程式化至與選中之字線耦接之記憶體胞中。
在讀取操作中，頁緩衝器電路130可藉由與位元線BL之解碼行位址相對應之位元線來讀取資料，且可將讀取之資料輸出至輸入/輸出緩衝器電路140。
在抹除操作中，頁緩衝器電路130可將位元線BL浮置。
在本發明之一實施例中，頁緩衝器電路130可包括：頁緩衝器(圖3中之PB1、RPB1、RPB2及PB2)及行選擇電路。
輸入/輸出緩衝器電路140可藉由資料線DL與頁緩衝器電路130耦接，且可回應於控制邏輯150之控制來操作。
輸入/輸出緩衝器電路140可與外部裝置進行資料DATA通信。在程式化操作中，輸入/輸出緩衝器電路140可自外部裝置中接收待程式化之資料DATA，且可將資料DATA遞送至頁緩衝器電路130。在讀取操作中，輸入/輸出緩衝器電路140可自頁緩衝器電路130中接收讀取資料DATA，且可將讀取資料DATA輸出至外部裝置。
控制邏輯150可接收控制信號CTRL及位址ADDR。控制邏輯150可回應於控制信號CTRL來控制半導體記憶體裝置100之操作。
控制邏輯150可判定位址ADDR之行位址CA是否與出現故障之失效行位址實質上相同，且可將用於代替行位址CA之冗餘行位址RCA提供給頁緩衝器電路130。舉例而言，失效行位址可為記憶體胞陣列110中之壞區域的行位址。若行位址CA與失效行位址實質上不相同，則控制邏輯150可將行位址CA傳輸至頁緩衝器電路130。若行位址CA與失效行位址實質上相同，則如圖1中所示，控制邏輯150可將冗餘行位址RCA傳輸至頁緩衝器電路130。
控制邏輯150可判定位址ADDR之區塊位址BA是否與失效區塊位址實質上相同，且判定位址ADDR之列位址RA是否與失效列位址實質上相同。舉例而言，失效區塊位址及失效列位址可指示記憶體胞陣列110中之壞區域的區塊位址及列位址。在下文中，為了便於描述，假 設將區塊位址BA及列位址RA提供給位址解碼器120。
在本發明之一實施例中，控制邏輯150可包括冗餘選擇器151。冗餘選擇器151可接收位址ADDR之行位址CA，且可根據接收到之行位址CA來控制資料線DL之間的開關電路(圖3中之SW1、SW2及SW3)。此將參照附圖8至附圖11來詳細地描述。
在本發明之一實施例中，半導體記憶體裝置100可為快閃記憶體裝置。
在圖3中，出於方便，一記憶體區塊(諸如BLK1)可與頁緩衝器電路130耦接。
參見圖1及圖3，頁緩衝器電路130可包括：第一頁緩衝器PB1、第二頁緩衝器PB2、第一冗餘頁緩衝器RPB1及第二冗餘頁緩衝器RPB2。
第一頁緩衝器PB1可藉由第一位元線群組BLG1與第一子記憶體區塊SMB1耦接，且第二頁緩衝器PB2可藉由第二位元線群組BLG2而與第二子記憶體區塊SMB2耦接。第一冗餘頁緩衝器RPB1可藉由第一冗餘位元線群組RBLG1而與第一冗餘記憶體區塊RMB1耦接，且第二冗餘頁緩衝器RPB2可藉由第二冗餘位元線群組RBLG2而與第二冗餘記憶體區塊RMB2耦接。圖3中之第一位元線群組BLG1及第二位元線群組BLG2及第一冗餘位元線群組RBLG1及第二冗餘位元線群組RBLG2可相對應於圖1中之位元線BL。
頁緩衝器中之每一者暫時儲存待程式化至對應記憶體區塊中之資料及自對應記憶體區塊中讀取之資料。第一頁緩衝器PB1可儲存待程式化至第一子記憶體區塊SMB1中之資料及自第一子記憶體區塊SMB1中讀取之資料。第二頁緩衝器PB2可儲存待程式化至第二子記憶體區塊SMB2中之資料及自第二子記憶體區塊SMB2中讀取之資料。第一冗餘頁緩衝器RPB1可儲存待程式化至第一冗餘記憶體區塊RMB1 中之資料及自第一冗餘記憶體區塊RMB1中讀取之資料。第二冗餘頁緩衝器RPB2可儲存待程式化至第二冗餘記憶體區塊RMB2中之資料及自第二冗餘記憶體區塊RMB2中讀取之資料。
圖3中之第一資料線群組DLG1、第二資料線群組DLG2、第一冗餘資料線群組RDLG1及第二冗餘資料線群組RDLG2可包括在圖1中之資料線DL中。第一頁緩衝器PB1、第二頁緩衝器PB2、第一冗餘頁緩衝器RPB1及第二冗餘頁緩衝器RPB2可分別與第一資料線群組DLG1、第二資料線群組DLG2、第一冗餘資料線群組RDLG1及第二冗餘資料線群組RDLG2耦接。頁緩衝器中之每一者與對應資料線交換資料。
可藉由例如全域資料線與輸入/輸出緩衝器電路140耦接第一資料線群組DLG1及第二資料線群組DLG2。可藉由第一資料線群組DLG1及第二資料線群組DLG2與輸入/輸出緩衝器電路140耦接第一冗餘資料線群組RDLG1及第二冗餘資料線群組RDLG2。
在本發明之一實施例中，開關電路SW1、SW2及SW3被設置成與第一資料線群組DLG1、第二資料線群組DLG2、第一冗餘資料線群組RDLG1及第二冗餘資料線群組RDLG2彼此耦接。
第一開關電路SW1可耦接在第一資料線群組DLG1與第一冗餘資料線群組RDLG1之間。第二開關電路SW2可耦接在第一冗餘資料線群組RDLG1與第二冗餘資料線群組RDLG2之間。第三開關電路SW3可耦接在第二冗餘資料線群組RDLG2與第二資料線群組DLG2之間。
在本發明之一實施例中，第一冗餘記憶體區塊RMB1可用於代替第二子記憶體區塊SMB2中之壞區域及第一子記憶體區塊SMB1中之壞區域。
在本發明之一實施例中，第一冗餘記憶體區塊RMB1中之指定區域可代替第二子記憶體區塊SMB2中之壞區域。舉例而言，可自輸入/ 輸出緩衝器電路140藉由第二資料線群組DLG2傳輸待程式化至第二子記憶體區塊SMB2中之資料。若第二開關電路SW2及第三開關電路SW3被啟動且第一開關電路SW1未被啟動，則可將與第二子記憶體區塊SMB2中之壞區域相對應的資料藉由第二資料線群組DLG2、第二冗餘資料線群組RDLG2及第一冗餘資料線群組RDLG1提供給第一冗餘頁緩衝器RPB1。可利用諸如多工器之邏輯區塊(未示出)來選擇資料路線。舉例而言，邏輯區塊可選擇藉由第一冗餘頁緩衝器RPB1及第一冗餘資料線群組RDLG1形成之資料路線，而非藉由第二冗餘頁緩衝器RPB2及第二冗餘資料線群組RDLG2形成之資料路線，使得不將資料儲存在第二冗餘頁緩衝器RPB2中，而將資料儲存在第一冗餘頁緩衝器RPB1中。可將其他資料藉由第二資料線群組DLG2傳輸至第二頁緩衝器PB2。可將自第一冗餘記憶體區塊RMB1中讀取之資料藉由第一冗餘資料線群組RDLG1、第二冗餘資料線群組RDLG2及第二資料線群組DLG2輸出至輸入/輸出緩衝器電路140。因此，第二子記憶體區塊SMB2中之壞區域可以第一冗餘記憶體區塊RMB1中之指定區域來代替。
當第一冗餘記憶體區塊RMB1代替第一子記憶體區塊SMB1中之壞區域時，第一開關電路SW1可被啟動，且第二開關電路SW2及第三開關電路SW3可不被啟動。
在本發明之一實施例中，第二冗餘記憶體區塊RMB2可用於代替第一子記憶體區塊SMB1中之壞區域及第二子記憶體區塊SMB2中之壞區域。
在本發明之一實施例中，第二冗餘記憶體區塊RMB2中之指定區域可代替第一子記憶體區塊SMB1中之壞區域。舉例而言，可自輸入/輸出緩衝器電路140藉由第一資料線群組DLG1傳輸待程式化至第一子記憶體區塊SMB1中之資料。若第一子開關電路SW1及第二子開關電 路SW2被啟動，且第三開關電路SW3未被啟動，則可將與第一子記憶體區塊SMB1中之壞區域相對應的資料藉由第一資料線群組DLG1、第一冗餘資料線群組RDLG1及第二冗餘資料線群組RDLG2提供給第二冗餘頁緩衝器RPB2。可利用諸如多工器之邏輯區塊(未示出)來選擇資料路線。舉例而言，邏輯區塊可選擇藉由第二冗餘頁緩衝器RPB2及第二冗餘資料線群組RDLG2形成之資料路線，而非藉由第一冗餘頁緩衝器RPB1及第一冗餘資料線群組RDLG1形成之資料路線，使得不將資料儲存在第一冗餘頁緩衝器RPB1中，而儲存在第二冗餘頁緩衝器RPB2中。可將自第二冗餘記憶體區塊RMB2中讀取之資料藉由第二冗餘資料線群組RDLG2、第一冗餘資料線群組RDLG1及第一資料線群組DLG1輸出至輸入/輸出緩衝器電路140。
當第二冗餘記憶體區塊RMB2代替第二子記憶體區塊SMB2中之壞區域時，第三開關電路SW3可被啟動，且第一開關電路SW1及第二開關電路SW2可未被啟動。
冗餘選擇器151回應於行位址CA來導通或關斷第一開關電路至第三開關電路SW1、SW2及SW3。此將參照附圖8至附圖11來詳細地描述。
若第一冗餘記憶體區塊RMB1僅代替第一子記憶體區塊SMB1中之壞區域，且第二冗餘記憶體區塊RMB2僅代替第二子記憶體區塊SMB2中之壞區域，則第一冗餘記憶體區塊RMB1及第二冗餘記憶體區塊RMB2應包括足夠之記憶體胞來分別代替第一子記憶體區塊SMB1及第二子記憶體區塊SMB2中之壞區域。
在本發明之實施例中，第一冗餘記憶體區塊RMB1及第二冗餘記憶體區塊RMB2可選擇性地代替第一子記憶體區塊SMB1及第二子記憶體區塊SMB2中之壞區域。因此，可減小第一冗餘記憶體區塊RMB1及第二冗餘記憶體區塊RMB2中所需之記憶體胞的數目。因 此，本發明可提供區域減小之半導體記憶體區塊。
在圖3及圖4中，第一資料線群組DLG1可包括第一資料線至第八資料線DL1_1、...、DL1_8。第一冗餘資料線群組RDLG1可包括第一冗餘資料線至第八冗餘資料線RDL1_1、...、RDL1_8。第一開關電路SW1可包括第一開關至第八開關211、...、218，且耦接在第一資料線群組DLG1之資料線DL1_1、...、DL1_8與第一冗餘資料線群組RDLG1之冗餘資料線RDL1_1、...、RDL1_8之間。
第二冗餘資料線群組RDLG2可包括第一冗餘資料線至第八冗餘資料線RDL2_1、...、RDL2_8。第二開關電路SW2可包括第一開關至第八開關221、...、228，且耦接在第一冗餘資料線群組RDLG1之冗餘資料線RDL1_1、...、RDL1_8與第二冗餘資料線群組RDLG2之冗餘資料線RDL2_1、...、RDL2_8之間。
第二資料線群組DLG2可包括第一資料線至第八資料線DL2_1、...、DL2_8。第三開關電路SW3可包括第一開關至第八開關231、...、238，且耦接在第二冗餘資料線群組RDLG2之冗餘資料線RDL2_1、...、RDL2_8與第二資料線群組DLG2之資料線DL2_1、...、DL2_8之間。
第一開關電路至第三開關電路SW1、SW2及SW3可分別回應於自第一冗餘選擇單元151中輸出之第一開關信號至第三開關信號SS1、SS2及SS3來操作。舉例而言，對應開關電路中之開關可在開關信號被啟動之情況下導通。在開關信號未被啟動之情況下，對應開關電路中之開關可關斷。在本發明之實施例中，開關中之每一者211、...、218，221、...、228及231、...、238可包括至少一電晶體(未示出)。舉例而言，開關中之每一者211、...、218，221、...、228及231、...、238可包括並聯耦接之NMOS電晶體及PMOS電晶體。
在圖5中，第一頁緩衝器PB1可包括頁緩衝器單元P1、...、Pn。 在本發明之一實施例中，可將頁緩衝器單元P1、...、Pn分成群組，群組中之每一者包括八個頁緩衝器單元。在同一群組中之頁緩衝器單元沿著位元線之方向安置。在圖5中僅示出第一頁緩衝PB1，但第二頁緩衝器PB2、第一冗餘頁緩衝器RPB1及第二冗餘頁緩衝器RPB2可具有與第一頁緩衝器PB1相似之組態。
第一頁緩衝器單元至第八頁緩衝器單元可分別與第一位元線至第八位元線耦接。第九頁緩衝器單元至第n頁緩衝器單元可分別與第九位元線至第n位元線BL9、...、BLn耦接。
第一頁緩衝器單元至第n頁緩衝器單元可與第一資料線至第八資料線DL1_1、...、DL1_8耦接。在本發明之一實施例中，第一頁緩衝器單元(例如，P1)可與第一資料線DL1_1耦接，第二頁緩衝器單元(例如，P2)可與第二資料線DL1_2耦接，第三頁緩衝器單元(例如，P3)可與第三資料線DL1_3耦接，以及第四頁緩衝器單元(例如，P4)可與第四資料線DL1_4耦接。第五頁緩衝器單元(例如，P5)可與第五資料線DL1_5耦接，第六頁緩衝器單元(例如，P6)可與第六資料線DL1_6耦接，第七頁緩衝器單元(例如，P7)可與第七資料線DL1_7耦接，以及第八頁緩衝器單元(例如，P8)可與第八資料線DL1_8耦接。
結果，第一頁緩衝器PB1可耦接在第一資料線群組DLG1與位元線群組BLG1之間。
在圖6中，頁緩衝器單元P1可包括：感測電晶體ST、預充電單元310、鎖存器單元320及控制電晶體CT。在程式化操作或讀取操作中，感測電晶體ST可回應於選擇信號SEL而導通或關斷，且可耦接位元線BL1與感測節點SO。可自控制邏輯(例如，圖1中之150)傳輸選擇信號SEL。預充電單元310可藉由利用例如電源電壓來預充電感測節點SO。鎖存器單元320可儲存可藉由資料線DL1_1傳輸之待程式化的資料，或者可儲存可藉由位元線BL1及感測節點SO傳輸之讀取資料。
如圖1中所描述，頁緩衝器電路(例如，圖1中之130)可對自控制邏輯150中輸出之冗餘行位址RCA解碼。參見圖1及圖6，根據解碼之位址RCA來提供行選擇信號SC。可不啟用頁緩衝器單元之與壞區域耦接的行選擇信號SC。可啟用頁緩衝器單元之與用於代替壞區域之指定區域(例如，RMB1或RMB2中之指定區域)耦接的行選擇信號SC。控制電晶體CT可回應於啟用之行選擇信號SC而將鎖存器單元320與資料線DL1_1電連接。因此，可藉由控制相應頁緩衝器單元之行選擇信號SC來將藉由對應資料線傳輸之資料遞送至頁緩衝器單元中之每一者。
在圖7中，冗餘選擇器151可包括：第一冗餘選擇單元410、第二冗餘選擇單元420及邏輯操作單元430。
第一冗餘選擇單元410可相對應於第一子記憶體區塊SMB1。第一冗餘選擇單元410可接收行位址CA，且可基於行位址CA來在第一冗餘記憶體區塊RMB1與第二冗餘記憶體區塊RMB2之間選擇用於代替第一子記憶體區塊SMB1中之壞區域的冗餘記憶體區塊。
第一冗餘選擇單元410可儲存指示第一子記憶體區塊SMB1中之壞區域的失效位址。當所儲存之失效位址中存在與行位址CA相同之失效位址時，第一冗餘選擇單元410可產生第一失效信號FS1。第一冗餘選擇單元410可根據與行位址CA相同之失效位址而產生用於選擇冗餘記憶體區塊之第一冗餘信號RS1。
第二冗餘選擇單元420可相對應於第二子記憶體區塊SMB2。第二冗餘選擇單元420可在第一冗餘記憶體區塊RMB1與第二冗餘記憶體區塊RMB2之間選擇用於代替第二子記憶體區塊SMB2中之壞區域的冗餘記憶體區塊。
第二冗餘選擇單元420可儲存指示第二子記憶體區塊SMB2中之壞區域的失效位址，且當所儲存之失效位址中存在與行位址CA相同 之失效位址時可產生第二失效信號FS2。第二冗餘選擇單元420可根據與行位址CA相同之失效位址而產生用於選擇冗餘記憶體區塊之第二冗餘信號RS2。
邏輯操作單元430可自第一冗餘選擇單元410中接收第一失效信號FS1及第一冗餘信號RS1，且可自第二冗餘選擇單元420中接收第二失效信號FS2及第二冗餘信號RS2。邏輯操作單元430可藉由對接收到之失效信號FS1及FS2與冗餘信號RS1及RS2執行邏輯操作來輸出第一開關信號至第三開關信號SS1、SS2及SS3。第一開關電路至第三開關電路SW1、SW2及SW3可分別藉由第一開關信號至第三開關信號SS1、SS2及SS3來控制。
在圖8中，第一冗餘選擇單元410可包括：第一失效位址儲存區塊至第j失效位址儲存區塊511、...、51j、位址比較器520及冗餘信號產生器530。
第一失效位址儲存區塊至第j失效位址儲存區塊511、...、51j可分別儲存指示第一子記憶體區塊SMB1中之壞區域的第一失效位址至第j失效位址FA1_1、...、FA1_j。失效位址可為指示第一子記憶體區塊SMB1中之壞區域的行位址。壞區域可包括失效之信號線及失效之記憶體胞，但不限於此。
在本發明之一實施例中，失效位址儲存區塊中之每一者可包括鎖存器。當半導體記憶體裝置之電力導通時，可將儲存在記憶體胞陣列110之指定區域中的失效位址載入至對應失效位址儲存區塊。
位址比較器520可包括第一位址比較區塊至第j位址比較區塊521、...、52j。第一位址比較區塊至第j位址比較區塊521、...、52j可接收該位址之行位址CA(例如，圖1中之ADDR)。第一位址比較區塊至第j位址比較區塊521、...、52j可分別接收第一失效位址至第j失效位址FA1_1、...、FA1_j。第一位址比較區塊至第j位址比較區塊中之 每一者521、...、52j可判定行位址CA是否與第一失效位址至第j失效位址FA1_1、...、FA1_j中之對應失效位址實質上相同。第一位址比較區塊至第j位址比較區塊521、...、52j可根據判定結果分別輸出第一匹配信號至第j匹配信號MS1_1、...、MS1_j。位址比較區塊中之每一者在行位址CA與對應失效位址實質上相同時可輸出啟動之匹配信號。
冗餘信號產生器530可包括失效信號產生區塊531及邏輯操作區塊532。在第一匹配信號至第j匹配信號MS1_1、...、MS1_j中存在啟動之匹配信號的情況下，失效信號產生區塊531可啟動第一失效信號FS1。亦即，當第一失效位址至第j失效位址FA1_1、...、FA1_j中存在與行位址CA實質上相同之失效位址時，第一失效信號FS1被啟動。
邏輯操作區塊532可藉由對第一匹配信號至第j匹配信號MS1_1、...、MS1_j編碼來產生第一冗餘信號RS1。亦即，第一冗餘信號RS1可根據第一匹配信號至第j匹配信號MS1_1、...、MS1_j中啟動之匹配信號來判定。舉例而言，第一冗餘信號RS1可在行位址CA與第一子記憶體區塊SMB1中之指定的壞區域相對應時具有邏輯「1」，且在行位址CA與第一子記憶體區塊SMB1中之另一壞區域相對應時具有邏輯「0」。
在圖9中，第二冗餘選擇單元420可具有與圖8中之第一冗餘選擇單元410相似之組態。第二冗餘選擇單元420可包括：第一失效位址儲存區塊至第i失效位址儲存區塊611、...、61i、位址比較器620、及冗餘信號產生器630。
第一失效位址儲存區塊至第i失效位址儲存區塊611、...、61i可分別儲存指示第二子記憶體區塊SMB2中之壞區域的第一失效位址至第i失效位址FA2_1、...、FA2_i。失效位址可為指示第二子記憶體區塊SMB2中之壞區域的行位址。壞區域可包括失效之信號線及失效之記憶體胞，但不限於此。
位址比較器620可包括第一位址比較區塊至第i位址比較區塊621、...、62i。第一位址比較區塊至第i位址比較區塊中之每一者621、...、62i可判定行位址CA是否與第一失效位址至第i失效位址FA2_1、...、FA2_i中之對應失效位址實質上相同，且可根據第一位址比較區塊至第i位址比較區塊621、...、62i之判定來輸出第一匹配信號至第i匹配信號MS2_1、...、MS2_i中之對應匹配信號。
冗餘信號產生器630可包括失效信號產生區塊631及邏輯操作區塊632。在第一匹配信號至第i匹配信號MS2_1、...、MS2_i中存在啟動之匹配信號的情況下，失效信號產生區塊631可輸出啟動之第二失效信號FS2。邏輯操作區塊632可藉由對第一匹配信號至第i匹配信號MS2_1、...、MS2_i編碼來產生第一冗餘信號RS1。
在圖10中，在第一種情況下(亦即，情況1)，可不啟動第一失效信號FS1及第二失效信號FS2(例如，第一失效信號FS1及第二失效信號FS2中之每一者具有邏輯位準「0」)。在第一失效信號FS1未被啟動之情況下，可不需要用於代替第一子記憶體區塊SMB1之冗餘記憶體區塊。在第二失效信號FS2未被啟動之情況下，可不需要用於代替第二子記憶體區塊SMB2之冗餘記憶體區塊。無論第一冗餘信號RS1及第二冗餘信號RS2之邏輯如何，邏輯操作單元430可不啟動第一開關電路至第三開關電路SW1、SW2及SW3。
在第二種情況下(亦即，情況2)，可啟動第一失效信號FS1及第二失效信號FS2(例如，第一失效信號FS1及第二失效信號FS2中之每一者具有邏輯位準「1」)。可需要用於代替第一子記憶體區塊SMB1及第二子記憶體區塊SMB2之每一者的冗餘記憶體區塊。第一冗餘信號RS1具有邏輯「1」，且第二冗餘信號RS2具有邏輯「0」。
在本發明之一實施例中，第一冗餘記憶體區塊RMB1可在冗餘信號具有邏輯「1」時代替對應子記憶體區塊中之壞區域，且第二冗餘 記憶體區塊RMB2可在冗餘信號具有邏輯「0」時代替對應子記憶體區塊中之壞區域。
第一子記憶體區塊SMB1中之壞區域可在第一冗餘信號RS具有邏輯位準「1」時用第一冗餘記憶體區塊RMB1來代替，且第二子記憶體區塊SMB2中之壞區域可在第二冗餘信號RS2具有邏輯位準「0」時用第二冗餘記憶體區塊RMB2來代替。當第一冗餘信號RS具有邏輯位準「1」且第二冗餘信號RS2具有邏輯位準「0」時，第一開關電路SW1及第三開關電路SW3可被啟動，且第二開關電路SW2可未被啟動。因此，可電連接第一資料線群組DLG1及第一冗餘資料線群組RDLG1，且可電連接第二資料線群組DLG2及第二冗餘資料線群組RDLG2。由此，第一子記憶體區塊SMB1中之壞區域可用第一冗餘記憶體區塊RMB1來代替，且第二子記憶體區塊SMB2中之壞區域可用第二冗餘記憶體區塊RMB2來代替。
在第三種情況及第四種情況下(亦即，情況3及情況4)，第一失效信號FS1及第二失效信號FS2可分別具有邏輯位準「1」及邏輯位準「0」。當第二失效信號FS2具有邏輯位準「0」時第三開關電路SW3可不被啟動，而與第二冗餘信號RS2無關。
在第三種情況下(亦即，情況3)，第一冗餘信號RS1具有邏輯位準「1」。第一子記憶體區塊SMB1中之壞區域可用第一冗餘記憶體區塊RMB1來代替。冗餘選擇器151可啟動第一開關電路SW1，且可不啟動第二開關電路SW2。
在第四種情況下(亦即，情況4)，第一冗餘信號RS1具有邏輯位準「0」。結果，第一子記憶體區塊SMB1中之壞區域可用第二冗餘記憶體區塊RMB2來代替。邏輯操作單元430可藉由控制第一開關信號至第三開關信號SS1、SS2及SS3來啟動第一開關電路SW1及第二開關電路SW2且可不啟動第三開關電路SW3。第一資料線群組DLG1、第一 冗餘資料線群組RDLG1及第二冗餘資料線群組RDLG2可彼此電連接。因此，第一子記憶體區塊SMB1中之壞區域可用第二冗餘記憶體區塊RMB2來代替。
在第五種情況及第六種情況下(亦即，情況5及情況6)，第一失效信號FS1具有邏輯位準「0」。可不需要用於代替第一子記憶體區塊SMB1之冗餘記憶體區塊。當第一失效信號FS1具有邏輯位準「0」時第一開關電路SW1可不被啟動。第二失效信號FS2具有邏輯位準「1」。可需要用於代替第二子記憶體區塊SMB2之冗餘記憶體區塊。第二開關電路SW2及第三開關電路SW3可根據第二冗餘信號RS2之邏輯值來控制。
在第五種情況下，第二冗餘信號RS2具有邏輯位準「1」。結果，邏輯操作單元430可啟動第二開關電路SW2及第三開關電路SW3。第二子記憶體區塊SMB2中之壞區域可用第一冗餘記憶體區塊RMB1來代替。
在第六種情況下，第二冗餘信號RS2具有邏輯位準「0」。結果，邏輯操作單元430可不啟動第二開關電路SW2，且可啟動第三開關電路SW3。第二子記憶體區塊SMB2中之壞區域可用第二冗餘記憶體區塊RMB2來代替。
在本發明之一實施例中，第一冗餘記憶體區塊RMB1及第二冗餘記憶體區塊RMB2可被第一子記憶體區塊SMB1及第二子記憶體區塊SMB2共用。因此，本發明可提供區域減小之半導體記憶體裝置。
在圖11中，記憶體系統1000可包括半導體記憶體裝置100及控制器1200。
半導體記憶體裝置100可包括如圖1至圖10中所示之元件及操作。在下文中，將省略關於相同元件及操作之任何進一步描述。
控制器1200可與主機及半導體記憶體裝置100耦接。控制器1200 可回應於來自主機之請求而存取半導體記憶體裝置100。舉例而言，控制器1200可控制半導體記憶體裝置100之讀取操作、程式化操作、抹除操作及背景操作。控制器1200可提供半導體記憶體裝置100與主機之間的介面。控制器1200可驅動用於控制半導體記憶體裝置100之韌體。
控制器1200可包括諸如隨機存取記憶體RAM、處理單元、主機介面及記憶體介面之元件。RAM可用作操作記憶體、半導體記憶體裝置100與主機之間的快取記憶體以及半導體記憶體裝置100與主機之間的緩衝記憶體中之一或多者。處理單元可控制控制器1200之操作。
主機介面可包括用於主機與控制器1200之間的資料交換之協定。在本發明之一實施例中，控制器1200可藉由諸如通用串列匯流排USB協定、多媒體卡MMC協定、周邊組件互連PCI協定、PCI-express(PCI-E)協定、進階技術附件ATA協定、串列ATA協定、並列ATA協定、小型電腦小型介面SCSI協定、增強型小型磁碟介面ESDI協定、整合驅動電子IDE協定、私有協定等之各種介面協定中之至少一種與主機通信。
記憶體介面可與半導體記憶體裝置100介接。舉例而言，記憶體介面可包括NAND介面或NOR介面。
記憶體系統1000可進一步包括錯誤校正區塊。錯誤校正區塊可利用錯誤校正碼ECC來偵測並校正在自半導體記憶體裝置100中讀取之資料中的錯誤。在本發明之一實施例中，錯誤校正區塊可被提供為控制器1200之元件。
儘管執行半導體記憶體裝置100之程式化操作之後存在失效之記憶體胞，但若程式化之失效記憶體胞的數目小於預定數目則可完成程式化操作。換言之，儲存在半導體記憶體裝置100中之資料可包括錯誤。錯誤校正區塊可偵測並校正讀取操作中之錯誤。
控制器1200及半導體記憶體裝置100可被整合在一半導體裝置中。在本發明之一實施例中，控制器1200及半導體記憶體裝置100可被整合在一半導體裝置中以形成記憶卡。舉例而言，控制器1200及半導體記憶體裝置100可被整合在一半導體裝置中以形成諸如個人電腦記憶卡國際協會PCMCIA、小型快閃記憶卡CF、智慧卡SM或SMC、記憶棒、多媒體卡MMC、RS-MMS、MMCmicro、SD卡SD、迷你SD、微SD、SDHC、通用快閃記憶體裝置UFS等之記憶卡。
控制器1200及半導體記憶體裝置100可被整合在一半導體裝置中以形成固態磁碟機SSD。半導體磁碟機SSD可包括用於將資料儲存在半導體記憶體中之儲存裝置。在記憶體系統1000用作半導體磁碟機SSD之情況下，可改良與記憶體系統1000耦接之主機的操作速度。
在本發明之一實施例中，記憶體系統1000可被提供為電子裝備之各種元件中之一種，該電子裝備諸如電腦、超行動PC UMPC、工作站、小型筆記本電腦、個人數位助理PDA、攜帶型電腦、網路板(web tablet)、無線電話、行動電話、智慧型電話、電子書、攜帶型多媒體播放器PMP、數位相機、三維電視機、數位錄音機、數位音訊播放器、數位圖像記錄器、數位圖像播放器、數位視訊記錄器、數位視訊播放器、用於在無線環境中實現傳輸/接收資訊之設備、家庭網路中包括之各種電子裝備中之一種、電腦網路中包括之各種電子裝備中之一種、電傳網路中包括之各種電子裝備中之一種、RFID裝置或計算系統中包括之元件中之一種等。
在本發明之一實施例中，可將半導體記憶體裝置100或記憶體系統1000以各種方式封裝。舉例而言，半導體記憶體裝置100或記憶體系統1000可藉由以下方法來封裝：層疊封裝(PoP)、球柵陣列(BGA)、晶片尺度封裝(CSP)、塑膠引線晶片載體(PLCC)、塑膠雙列直插式封裝(PDIP)、華夫包式晶粒(die in waffle pack)、晶圓形式晶粒(die in wafer form)、板上晶片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑膠度量四方扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外型(SOIC)、收縮型小外型封裝(SSOP)、薄型小外型封裝(TSOP)、薄型四方扁平封裝(TQFP)、系統封裝(SIP)、多晶片封裝(MCP)、晶圓級製造封裝(WFP)、晶圓級處理堆疊封裝(WSP)等。
在圖12中，記憶體系統2000可包括半導體記憶體裝置2100及控制器2200。半導體記憶體裝置2100可包括半導體記憶體晶片。半導體記憶體晶片中之每一者可分成複數個群組。所述群組中之每一者可藉由公共通道與控制器2200通信。在圖12中，群組可分別藉由第一通道至第k通道CH1、...、CHk與控制器2200通信。半導體記憶體晶片中之每一者可類似於圖1中所描述之半導體記憶體裝置100之一者進行操作。
在圖12中，若干半導體記憶體晶片可與一通道耦接。然而，一半導體記憶體晶片可與一通道耦接。
在圖13中，計算系統3000可包括中央處理單元3100、RAM 3200、使用者介面3300、電源3400、系統匯流排3500及記憶體系統2000。
記憶體系統2000可藉由系統匯流排3500而與中央處理單元3100、RAM 3200、使用者介面3300及電源3400電連接。可將藉由使用者介面3300提供之資料或者藉由中央處理單元3100處理之資料儲存在記憶體系統2000中。
在圖13中，半導體記憶體裝置2100可藉由控制器2200與系統匯流排3500耦接。然而，半導體記憶體裝置2100可與系統匯流排3500直接連接。此處，控制器2200之功能可藉由中央處理單元3100及RAM 3200來執行。
在圖13中，提供了圖12中描述之記憶體系統2000。然而，記憶 體系統2000可以圖11中之記憶體系統1000來代替。在本發明之一實施例中，計算系統3000可包括圖11及圖12中描述之記憶體系統1000及記憶體系統2000。
在本發明之一實施例中，冗餘記憶體區塊可被子記憶體區塊共用。因此，半導體記憶體裝置之區域可減小。
儘管已參照本發明之一些說明性實施例描述了實施例，但應理解，熟習此項技術者可設計出之大量其他修改及實施例將落入本發明之原理的精神及範疇內。
130‧‧‧頁緩衝器電路
140‧‧‧輸入/輸出緩衝器電路
151‧‧‧冗餘選擇器/第一冗餘選擇單元
BLG1‧‧‧第一位元線群組
BLG2‧‧‧第二位元線群組
BLK1‧‧‧記憶體區塊
CA‧‧‧行位址
DLG1‧‧‧第一資料線群組
DLG2‧‧‧第二資料線群組
PB1‧‧‧第一頁緩衝器
PB2‧‧‧第二頁緩衝器
RBLG1‧‧‧第一冗餘位元線群組
RBLG2‧‧‧第二冗餘位元線群組
RDLG1‧‧‧第一冗餘資料線群組
RDLG2‧‧‧第二冗餘資料線群組
RMB1‧‧‧第一冗餘記憶體區塊
RMB2‧‧‧第二冗餘記憶體區塊
RPB1‧‧‧第一冗餘頁緩衝器
RPB2‧‧‧第二冗餘頁緩衝器
SMB1‧‧‧第一子記憶體區塊
SMB2‧‧‧第二子記憶體區塊
SS1‧‧‧第一開關信號
SS2‧‧‧第二開關信號
SS3‧‧‧第三開關信號
SW1‧‧‧第一開關電路
SW2‧‧‧第二開關電路
SW3‧‧‧第三開關電路

Claims (12)

  1. 一種半導體記憶體裝置，其包含：一第一子記憶體區塊及一第二子記憶體區塊；一第一冗餘記憶體區塊及一第二冗餘記憶體區塊；一第一資料線群組及一第二資料線群組，該第一資料線群組及該第二資料線群組分別與該第一子記憶體區塊及該第二子記憶體區塊耦接；一第一冗餘資料線群組及一第二冗餘資料線群組，該第一冗餘資料線群組及該第二冗餘資料線群組分別與該第一冗餘記憶體區塊及該第二冗餘記憶體區塊耦接；一第一開關電路，該第一開關電路耦接在該第一資料線群組及該第一冗餘資料線群組之間；一第二開關電路，該第二開關電路耦接在該第一冗餘資料線群組及該第二冗餘資料線群組之間；一第三開關電路，該第三開關電路耦接在該第二冗餘資料線群組及該第二資料線群組之間；一第一頁緩衝器，該第一頁緩衝器將該第一子記憶體區塊耦接至該第一資料線群組；一第二頁緩衝器，該第二頁緩衝器將該第二子記憶體區塊耦接至該第二資料線群組；一第一冗餘頁緩衝器，該第一冗餘頁緩衝器將該第一冗餘記憶體區塊耦接至該第一冗餘資料線群組；及一第二冗餘頁緩衝器，該第二冗餘頁緩衝器將該第二冗餘記憶體區塊耦接至該第二冗餘資料線群組，其中當該第二開關電路及該第三開關電路導通時，將待程式 化至該第一冗餘記憶體區塊中之資料藉由該第二資料線群組傳輸至該第一冗餘頁緩衝器。
  2. 如請求項1之半導體記憶體裝置，其進一步包含：一冗餘選擇器，該冗餘選擇器包括一第一冗餘選擇單元及一第二冗餘選擇單元，其中該第一冗餘選擇單元經組態以選擇該第一冗餘記憶體區塊及該第二冗餘記憶體區塊之其中一者以代替該第一子記憶體區塊中之一壞區域，且該第二冗餘選擇單元經組態以選擇該第一冗餘記憶體區塊及該第二冗餘記憶體區塊之其中一者以代替該第二子記憶體區塊中之一壞區域。
  3. 如請求項2之半導體記憶體裝置，其中該第一冗餘選擇單元及該第二冗餘選擇單元中之每一者包括：複數個失效位址儲存區塊，該複數個失效位址儲存區塊經組態以儲存失效位址；及複數個位址比較區塊，該複數個位址比較區塊經組態以分別接收該等失效位址，其中該等位址比較區塊中之每一者根據自一外部裝置提供之一行位址是否與對應失效位址實質上相同來輸出一匹配信號。
  4. 如請求項3之半導體記憶體裝置，其中該第一冗餘選擇單元及該第二冗餘選擇單元中之每一者進一步包括一冗餘信號產生器，該冗餘信號產生器接收自該等位址比較區塊提供之該等匹配信號，其中該冗餘信號產生器包括：一失效信號產生區塊，該失效信號產生區塊經組態以當該等匹配信號中之一或多者被啟用時輸出啟用之一失效信號；及 一邏輯操作區塊，該邏輯操作區塊經組態以對該等匹配信號編碼以產生一冗餘信號。
  5. 如請求項4之半導體記憶體裝置，其中該冗餘選擇器包括一邏輯操作單元，該邏輯操作單元經組態以藉由對該等失效信號及自該第一冗餘選擇單元及該第二冗餘選擇單元中提供之該等冗餘信號執行邏輯操作來產生一第一開關信號至一第三開關信號，以控制該第一開關電路至該第三開關電路。
  6. 一種半導體記憶體裝置，其包含：一第一子記憶體區塊及一第二子記憶體區塊；一第一冗餘記憶體區塊及一第二冗餘記憶體區塊；一第一資料線群組及一第二資料線群組，該第一資料線群組及該第二資料線群組分別與該第一子記憶體區塊及該第二子記憶體區塊耦接；一第一冗餘資料線群組及一第二冗餘資料線群組，該第一冗餘資料線群組及該第二冗餘資料線群組分別與該第一冗餘記憶體區塊及該第二冗餘記憶體區塊耦接；一第一開關電路，該第一開關電路耦接在該第一資料線群組及該第一冗餘資料線群組之間；一第二開關電路，該第二開關電路耦接在該第一冗餘資料線群組及該第二冗餘資料線群組之間；一第三開關電路，該第三開關電路耦接在該第二冗餘資料線群組及該第二資料線群組之間；一第一頁緩衝器，該第一頁緩衝器將該第一子記憶體區塊耦接至該第一資料線群組；一第二頁緩衝器，該第二頁緩衝器將該第二子記憶體區塊耦接至該第二資料線群組； 一第一冗餘頁緩衝器，該第一冗餘頁緩衝器將該第一冗餘記憶體區塊耦接至該第一冗餘資料線群組；及一第二冗餘頁緩衝器，該第二冗餘頁緩衝器將該第二冗餘記憶體區塊耦接至該第二冗餘資料線群組，其中當該第二開關電路及該第三開關電路導通時，藉由該第二資料線群組輸出自該第一冗餘記憶體區塊讀取至該第一冗餘頁緩衝器之資料。
  7. 如請求項6之半導體記憶體裝置，其中當該第一開關電路及該第二開關電路導通時，將待程式化至該第二冗餘記憶體區塊之資料藉由該第一資料線群組傳輸至該第二冗餘頁緩衝器。
  8. 如請求項6之半導體記憶體裝置，其中當該第一開關電路及該第二開關電路導通時，藉由該第一資料線群組輸出自該第二冗餘記憶體區塊讀取至該第二冗餘頁緩衝器之資料。
  9. 一種半導體記憶體裝置，其包含：一第一子記憶體區塊及一第二子記憶體區塊；一第一冗餘記憶體區塊及一第二冗餘記憶體區塊；一第一資料線群組及一第二資料線群組，該第一資料線群組及該第二資料線群組分別與該第一子記憶體區塊及該第二子記憶體區塊耦接；一第一冗餘資料線群組及一第二冗餘資料線群組，該第一冗餘資料線群組及該第二冗餘資料線群組分別與該第一冗餘記憶體區塊及該第二冗餘記憶體區塊耦接；一第一開關電路，該第一開關電路耦接在該第一資料線群組及該第一冗餘資料線群組之間；一第二開關電路，該第二開關電路耦接在該第一冗餘資料線群組及該第二冗餘資料線群組之間；一第三開關電路，該第三開關電路耦接在該第二冗餘資料線 群組及該第二資料線群組之間；及一輸入/輸出緩衝器電路，該輸入/輸出緩衝器電路經組態以與該第一資料線群組及該第二資料線群組傳送資料，其中當該第二開關電路及該第三開關電路導通且該第一開關電路關斷時，將待程式化至該第一冗餘記憶體區塊中之資料藉由該第二資料線群組及該第二冗餘資料線群組自該輸入/輸出緩衝器電路傳輸至該第一冗餘資料線群組。
  10. 如請求項9之半導體記憶體裝置，其中當該第一開關電路及該第二開關電路導通且該第三開關電路關斷時，將待程式化至該第二冗餘記憶體區塊中之資料藉由該第一資料線群組及該第一冗餘資料線群組自該輸入/輸出緩衝器電路傳輸至該第二冗餘資料線群組。
  11. 一種半導體記憶體裝置，其包含：一第一子記憶體區塊及一第二子記憶體區塊；一第一冗餘記憶體區塊及一第二冗餘記憶體區塊；一第一資料線群組及一第二資料線群組，該第一資料線群組及該第二資料線群組分別與該第一子記憶體區塊及該第二子記憶體區塊耦接；一第一冗餘資料線群組及一第二冗餘資料線群組，該第一冗餘資料線群組及該第二冗餘資料線群組分別與該第一冗餘記憶體區塊及該第二冗餘記憶體區塊耦接；一第一開關電路，該第一開關電路耦接在該第一資料線群組及該第一冗餘資料線群組之間；一第二開關電路，該第二開關電路耦接在該第一冗餘資料線群組及該第二冗餘資料線群組之間；一第三開關電路，該第三開關電路耦接在該第二冗餘資料線 群組及該第二資料線群組之間；及一輸入/輸出緩衝器電路，該輸入/輸出緩衝器電路經組態以與該第一資料線群組及該第二資料線群組傳送資料，其中當該第二開關電路及該第三開關電路導通且該第一開關電路關斷時，將自該第一冗餘記憶體區塊讀取之資料藉由該第一冗餘資料線群組、該第二冗餘資料線群組及該第二資料線群組傳輸至該輸入/輸出緩衝器電路。
  12. 如請求項11之半導體記憶體裝置，其中當該第一開關電路及該第二開關電路導通且該第三開關電路關斷時，將自該第二冗餘記憶體區塊讀取之資料藉由該第二冗餘資料線群組、該第一冗餘資料線群組及該第一資料線群組傳輸至該輸入/輸出緩衝器電路。
TW102119486A 2012-10-12 2013-05-31 半導體記憶體裝置 TWI605454B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120113482A KR101984789B1 (ko) 2012-10-12 2012-10-12 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
TW201415462A TW201415462A (zh) 2014-04-16
TWI605454B true TWI605454B (zh) 2017-11-11

Family

ID=50454193

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102119486A TWI605454B (zh) 2012-10-12 2013-05-31 半導體記憶體裝置

Country Status (4)

Country Link
US (1) US9152326B2 (zh)
KR (1) KR101984789B1 (zh)
CN (1) CN103730151B (zh)
TW (1) TWI605454B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150008281A (ko) * 2013-07-12 2015-01-22 에스케이하이닉스 주식회사 반도체 메모리 장치, 그것을 포함하는 메모리 시스템
CN103956182B (zh) * 2014-04-17 2017-02-15 清华大学 随机访问存储器单元结构、随机访问存储器及其操作方法
CN104637530B (zh) * 2014-04-17 2017-10-24 清华大学 一种冗余结构随机访问存储器
KR20160075070A (ko) * 2014-12-19 2016-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20160094154A (ko) 2015-01-30 2016-08-09 에스케이하이닉스 주식회사 데이터 전송 회로
JP6391172B2 (ja) * 2015-09-10 2018-09-19 東芝メモリ株式会社 メモリシステム
KR102576849B1 (ko) * 2018-07-13 2023-09-14 에스케이하이닉스 주식회사 메모리 장치
CN112365916A (zh) * 2020-11-09 2021-02-12 深圳市芯天下技术有限公司 一种NAND Flash存储架构及存储方法
CN113632171B (zh) 2021-03-24 2024-04-16 长江存储科技有限责任公司 使用冗余存储体进行故障主存储体修复的存储器件
JP7392181B2 (ja) 2021-03-24 2023-12-05 長江存儲科技有限責任公司 冗長バンクを使用した故障メインバンクの修理を伴うメモリデバイス
WO2022198827A1 (en) * 2021-03-24 2022-09-29 Yangtze Memory Technologies Co., Ltd. Memory device with failed main bank repair using redundant bank
TWI801073B (zh) * 2022-01-03 2023-05-01 華邦電子股份有限公司 多通道記憶體裝置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5886943A (en) * 1996-09-18 1999-03-23 Hitachi, Ltd. Semiconductor memory having a hierarchical data line structure
KR20030017885A (ko) 2001-08-23 2003-03-04 플래시스 주식회사 반도체 메모리의 리페어 장치 및 방법
DE602006008480D1 (de) * 2006-09-13 2009-09-24 Hynix Semiconductor Inc NAND-Flash-Speichervorrichtung mit ECC-geschütztem reserviertem Bereich für nicht-flüchtige Speicherung von Redundanzdaten
KR100827659B1 (ko) * 2006-09-20 2008-05-07 삼성전자주식회사 반도체 메모리 장치
US7466611B1 (en) * 2007-06-22 2008-12-16 Elite Semiconductor Memory Technology Inc. Selection method of bit line redundancy repair and apparatus performing the same
KR101616093B1 (ko) * 2010-02-19 2016-04-27 삼성전자주식회사 리페어 동작을 수행하는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
KR101196968B1 (ko) * 2010-04-13 2012-11-05 에스케이하이닉스 주식회사 불휘발성 메모리 소자
KR101644169B1 (ko) * 2010-04-29 2016-08-01 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 비휘발성 메모리 시스템
KR101100958B1 (ko) * 2010-09-06 2011-12-29 주식회사 하이닉스반도체 불휘발성 메모리 장치
KR101196907B1 (ko) * 2010-10-27 2012-11-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
JP5647026B2 (ja) * 2011-02-02 2014-12-24 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
US20130117615A1 (en) * 2011-11-07 2013-05-09 Su-a Kim Semiconductor memory device and system having redundancy cells

Also Published As

Publication number Publication date
KR20140048413A (ko) 2014-04-24
CN103730151B (zh) 2017-11-28
KR101984789B1 (ko) 2019-06-04
CN103730151A (zh) 2014-04-16
US20140108725A1 (en) 2014-04-17
US9152326B2 (en) 2015-10-06
TW201415462A (zh) 2014-04-16

Similar Documents

Publication Publication Date Title
TWI605454B (zh) 半導體記憶體裝置
KR102615659B1 (ko) 메모리 시스템 및 이의 동작 방법
US9741454B2 (en) Semiconductor memory device and method of operating the same
TWI648746B (zh) 半導體記憶體裝置及包含其之記憶體系統
US9293211B2 (en) Semiconductor device and method of operating the same
TWI683317B (zh) 包含三維陣列結構的半導體記憶體裝置和包含其之記憶體系統
KR20110099570A (ko) 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
CN110111832B (zh) 半导体存储器装置及其操作方法
CN109390019B (zh) 存储系统及其操作方法
US9298650B2 (en) Memory system, semiconductor memory device and operating method thereof
TWI645416B (zh) 半導體記憶體裝置及操作其之方法
KR102603243B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
CN109697995B (zh) 半导体存储器装置及其操作方法
CN108461099B (zh) 半导体存储装置
KR102665270B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20170068163A (ko) 반도체 메모리 장치
US9922687B2 (en) Memory system, semiconductor device and methods of operating the same
US8055958B2 (en) Replacement data storage circuit storing address of defective memory cell
CN110838334B (zh) 高速缓存缓冲器以及具有其的半导体存储器装置
CN110413219B (zh) 存储器控制器、存储器系统及其操作方法
CN113220217A (zh) 存储器系统及其操作方法
CN109671463B (zh) 存储器控制器和存储器系统
CN107274928B (zh) 存储器件及其操作方法
CN112748875A (zh) 存储器系统和存储器系统的操作方法
CN111986714A (zh) 半导体存储器装置