TWI648746B - 半導體記憶體裝置及包含其之記憶體系統 - Google Patents

半導體記憶體裝置及包含其之記憶體系統 Download PDF

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Abstract

半導體記憶體裝置包括：記憶體單元陣列，其包括在基板之上的層疊配置的第一多個正常記憶體單元和第二多個虛設記憶體單元；第一多個正常字線，其與第一多個正常記憶體單元電耦接；以及第二多個虛設字線，其與第二多個虛設記憶體單元電耦接，其中，第一多個正常記憶體單元包括至少一個壞的記憶體單元，並且至少一個壞的記憶體單元中的每個被第二多個虛設記憶體單元之中的虛設記憶體單元代替。

Description

半導體記憶體裝置及包含其之記憶體系統
相關申請案之交互參考
本申請要求2014年2月7日提交的申請號為10-2014-0014296的韓國專利申請的優先權和權益，其全部內容通過引用合併於此。
實施例涉及電子裝置和包括電子裝置的記憶體系統，並且更具體地涉及半導體記憶體裝置和包括半導體記憶體裝置的記憶體系統。
半導體記憶體裝置是使用如下半導體材料實現的記憶體裝置：諸如矽(Si)、鍺(Ge)、砷化鎵(GaAs)、磷化銦(InP)。半導體記憶體裝置通常被分成揮發性記憶體裝置或非揮發性記憶體裝置。
揮發性記憶體裝置是當供應至揮發性記憶體裝置的電源被中斷時儲存的資料丟失的記憶體裝置。揮發性記憶體裝置的實例包括，但不限於靜態隨機存取記憶體(SRAM)、動態RAM(DRAM)和同步DRAM(SDRAM)。非揮發性記憶體裝置是當供應至非揮發性記憶體裝置的電源被中斷時，保留儲存的資料的記憶體裝置。非揮發性記憶體裝置的實例包括，但不限於唯讀記憶體(ROM)、可程式設計ROM(PROM)、可消除可程式設計ROM(EPROM)、電可消除可程式設計ROM(EEPROM)、快閃記憶體、 相變RAM(PRAM)、磁性RAM(MRAM)、阻變RAM(RRAM)、鐵電RAM(FRAM)等。快閃記憶體通常被分成NOR型快閃記憶體裝置或NAND型快閃記憶體裝置。
半導體記憶體裝置的一個實施例包括：記憶體單元陣列，其包括在基板之上的層疊配置的第一多個正常記憶體單元和第二多個虛設記憶體單元；第一多個正常字線，其與第一多個正常記憶體單元電耦接；以及第二多個虛設字線，其與第二多個虛設記憶體單元電耦接，其中第一多個正常記憶體單元包括至少一個壞的記憶體單元，並且至少一個壞的記憶體單元中的每個被第二多個虛設記憶體單元之中的虛設記憶體單元代替。
半導體記憶體裝置的一個實施例包括：多個單元串，其分別與多個汲極選擇線電耦接，並且沿著行的方向延伸，且被佈置在列方向上，多個單元串中的每個包括在基板之上的層疊配置的第一多個正常記憶體單元和第二多個虛設記憶體單元；第一多個正常字線，其與第一多個正常記憶體單元電耦接；以及第二多個虛設字線，其與多個虛設記憶體單元電耦接，其中，第一多個正常記憶體單元包括至少一個壞的記憶體單元，並且至少一個壞的記憶體單元中的每個被第二多個虛設記憶體單元之中的虛設記憶體單元代替。
記憶體系統的一個實施例包括半導體記憶體裝置和被配置成控制半導體記憶體裝置的至少一種操作的控制器，其中，半導體記憶體裝置包括：記憶體單元陣列，其包括在基板至少層疊配置的第一多個正常記憶體單元和第二多個虛設記憶體單元；第一多個正常字線，其與第一多 個正常記憶體單元電耦接；以及第二多個虛設字線，其與第二多個虛設記憶體單元電耦接，其中，第一多個正常記憶體單元包括至少一個壞的記憶體單元，並且至少一個壞的記憶體單元中的每個被第二多個虛設記憶體單元之中的虛設記憶體單元代替。
BLK1‧‧‧記憶體區塊
BLK1’‧‧‧第一記憶體區塊
100‧‧‧半導體記憶體裝置
110‧‧‧記憶體單元陣列
120‧‧‧週邊電路
121‧‧‧位址解碼器
122‧‧‧電壓產生器
123‧‧‧讀取/寫入電路
124‧‧‧控制邏輯
125‧‧‧位址轉換單元
200‧‧‧控制器
210‧‧‧隨機存取記憶體
220‧‧‧位址管理模組
1000‧‧‧記憶體系統
1200‧‧‧控制器
1210‧‧‧隨機存取記憶體
1220‧‧‧處理單元
1230‧‧‧主機介面
1240‧‧‧記憶體介面
1250‧‧‧錯誤校正區塊
2000‧‧‧記憶體系統
2100‧‧‧半導體記憶體裝置
2200‧‧‧控制器
3000‧‧‧計算系統
3100‧‧‧中央處理單元
3200‧‧‧隨機存取記憶體
3300‧‧‧使用者介面
3400‧‧‧電源
3500‧‧‧系統匯流排
圖1是表示半導體記憶體裝置的一個實施例的方塊圖；圖2是表示圖1中所示的記憶體單元陣列的方塊圖；圖3是表示圖2中所示的記憶體區塊的一個實施例的電路圖；圖4是表示圖2中所示的記憶體區塊中的一個的一個實施例的電路圖；圖5是表示圖3中所示的在記憶體區塊中沿著列方向佈置的單元串的電路圖；圖6是行的單元串、和包括在每一個單元串中的虛設記憶體單元和正常記憶體單元的一個實施例的圖示；圖7是行的單元串、和包括在每一個單元串中的虛設記憶體單元和正常記憶體單元的一個實施例的圖示；圖8是行的單元串、和包括在每一個單元串中的虛設記憶體單元和正常記憶體單元的一個實施例的圖示；圖9是詳述在根據參照圖8描述的方法來代替壞的記憶體單元之後執行程式設計操作或讀取操作時，施加至虛設字線和正常字線的電壓的表； 圖10是詳述在根據參照圖8描述的方法來代替壞的記憶體單元之後執行消除操作時施加至虛設字線和正常字線的電壓的表；圖11是表示包括半導體記憶體裝置和控制器的記憶體系統的方塊圖；圖12是表示圖11中所示的記憶體系統的一個實施例的方塊圖；圖13是表示圖12中所示的記憶體系統的應用的一個實例的方塊圖；圖14是表示包括參照圖13描述的記憶體系統的計算系統的方塊圖。
圖1是半導體記憶體裝置100的一個實施例的方塊圖。
半導體記憶體裝置100包括記憶體單元陣列110和週邊電路120。
記憶體單元陣列110經由列線RL和位元線BL與週邊電路120電耦接。
記憶體單元陣列110包括多個記憶體區塊。多個記憶體區塊中的每個包括多個單元串。多個串中的每個包括層疊在基板之上的多個記憶體單元。在一個實施例中，多個記憶體單元中的每個是非揮發性記憶體單元。在一個實施例中，多個記憶體單元中的每個可以被定義為單位準單元或多位準單元。以下將參照圖2、圖3和圖4來描述記憶體單元陣列110。
修復資訊被儲存在多個記憶體區塊中的至少一個中。修復資 訊包括關於壞的記憶體單元的資訊。壞的記憶體單元的可靠性通常不確定，並且可以被處理為壞的區域。壞的記憶體單元可以被其他記憶體單元代替。
週邊電路120從記憶體單元陣列110裝載修復資訊，並且根據該修復資訊使用其他記憶體單元來取代壞的記憶體單元。
週邊電路120包括：位址解碼器121、電壓產生器122、讀取/寫入電路123和控制邏輯124。
位址解碼器121經由列線RL與記憶體單元陣列110電耦接。列線RL包括汲極選擇線、字線、源極選擇線和共用源極線。在一個實施例中，列線RL可以包括管道選擇線。
位址解碼器121被配置成在控制邏輯124的控制下驅動列線RL。位址解碼器121從控制邏輯124接收轉換位址CA。
在一個實施例中，當執行程式設計操作或讀取操作時，轉換位址CA包括區塊位址和行位址。位址解碼器121被配置成將接收的轉換位址CA的區塊位址解碼。位址解碼器121選擇與解碼的區塊位址相關的記憶體區塊。位址解碼器121被配置成將接收的轉換位址CA的行位址解碼。位址解碼器121將從電壓產生器122接收的電壓施加至選中記憶體區塊的列線RL，並且然後選擇與解碼的行位址相關的一個汲極選擇線和一個字線。
在一個實施例中，當執行消除操作時，轉換位址CA包括區塊位址。位址解碼器121將區塊位址解碼，並且選擇與解碼的區塊位址相關的記憶體區塊。當消除電壓Vers被施加至記憶體單元陣列110時，位址解碼器121施加從電壓產生器122接收的電壓。電壓的實例包括，但不限於 施加至與選中的記憶體區塊電耦接的列線RL的接地電壓。
在一個實施例中，位址解碼器121可以包括塊解碼器、行解碼器和位址緩衝器。
電壓產生器122在控制邏輯124的控制下操作。電壓產生器122被配置成使用在半導體記憶體裝置100處接收的外部電壓來產生多個電壓。
在一個實施例中，電壓產生器122可以包括被配置成調節接收的外電壓並且產生電源電壓的電路。在一個實施例中，電壓產生器122可以包括多個泵浦電容器(pumping capacitors)，並且通過選擇性地啟動多個泵浦電容器以接收電源電壓來產生多個電壓。
讀取/寫入電路123經由位元線BL與記憶體單元陣列110電耦接。讀取/寫入電路123在控制邏輯124的控制下操作。
當執行程式設計操作和讀取操作時，讀取/寫入電路123可以與半導體記憶體裝置100外部的外部設備交換資料DATA，或可以與半導體記憶體裝置100的輸入/輸出緩衝器(未示出)交換資料DATA。當執行消除操作時，讀取/寫入電路123可以將位元線BL浮接。
在一個實施例中，讀取/寫入電路123可以包括頁緩衝器(或頁暫存器)、列選擇電路等。
控制邏輯124與位址解碼器121、電壓產生器122和讀取/寫入電路123電耦接。控制邏輯124從外部設備或從半導體記憶體裝置100的輸入/輸出緩衝器(未示出)接收命令CMD和物理位址ADDR。控制邏輯124被配置成回應於命令CMD而控制半導體記憶體裝置100的一種或更多 種操作。命令CMD的實例包括，但不限於程式設計操作命令、讀取操作命令和消除操作命令。
控制邏輯124包括位址轉換單元125。位址轉換單元125儲存從記憶體單元陣列110裝載的修復資訊。記憶體單元陣列110的壞的區域和將用於代替壞的區域的記憶體單元在修復資訊中被指明。
位址轉換單元125接收物理位址ADDR。如果物理位址ADDR與壞的區域相對應，則位址轉換單元125提供與將用於代替壞的區域的記憶體單元相關的轉換位址CA。如果物理位址ADDR不與壞的區域相對應，則位址轉換單元125將物理位址ADDR提供作為轉換位址CA。
半導體記憶體裝置100可以包括輸入/輸出緩衝器(未示出)。輸入/輸出緩衝器從外部設備接收命令CMD和物理位址ADDR，並且將接收的命令CMD和物理位址ADDR傳送至控制邏輯124。輸入/輸出緩衝器被配置成將從外部設備接收的資料DATA傳送至讀取/寫入電路123以及將從讀取/寫入電路123接收的資料DATA傳送至外部設備。
在一個實施例中，半導體記憶體裝置100可以是快閃記憶體裝置。
圖2是表示圖1中所示的記憶體單元陣列110的方塊圖。
記憶體單元陣列110包括多個記憶體區塊BLK1至BLKz。每個記憶體區塊具有三維結構。每個記憶體區塊包括層疊在基板之上的多個記憶體單元。多個記憶體單元沿著+X方向、+Y方向和+Z方向佈置。以下將參照圖3和圖4來描述記憶體區塊的結構。
圖3是表示圖2中所示的記憶體區塊BLK1至BLKz的一個 實施例的電路圖。
第一記憶體區塊BLK1包括多個單元串CS11至CS1m、CS21至CS2m。在第一記憶體區塊BLK1中，沿著行方向(即，+X方向)佈置m數目個單元串。圖3中示出了沿著列方向(即，+Y方向)佈置的兩個單元串。然而，p(p是自然數)數目個單元串可以沿著列方向(即，+Y方向)佈置。
多個單元串CS11至CS1m、CS21至CS2m中的每個被形成為U形。多個單元串CS11至CS1m、CS21至CS2m中的每個包括：正常記憶體單元NMC1至NMCn，虛設記憶體單元SDC1至SDC3、DDC1至DDC3，源極選擇電晶體SST、汲極選擇電晶體DST和管道電晶體PT。正常記憶體單元NMC1至NMCn、虛設記憶體單元SDC1至SDC3、DDC1至DDC3、源極選擇電晶體SST、汲極選擇電晶體DST和管道電晶體PT層疊在記憶體區塊BLK1之下基板(未示出)之上。
選擇電晶體SST、DST、虛設記憶體單元SDC1至SDC3、DDC1至DDC3和正常的記憶體單元NMC1至NMCn可以都具有大致相似的結構。例如，選擇電晶體SST、DST，虛設記憶體單元SDC1至SDC3、DDC1至DDC3和正常的記憶體單元NMC1至NMCn中的每個可以包括通道層、隧道絕緣層、電荷儲存層和阻擋絕緣層。通道層在相應的位元線和共用源極線之間延伸。阻擋絕緣層與相應的列線電耦接。
每個單元串的源極選擇電晶體SST與共用源極線CSL共同電耦接。每個單元串的源極選擇電晶體SST電耦接在共用源極線CSL和源極虛設記憶體單元SDC1至SDC3之間。每個單元串的源極選擇電晶體SST 的閘極與源極選擇線SSL共同電耦接。
儘管在圖3中示出了每個單元串的單個源極選擇電晶體SST，但可以使用與每個單元串串聯耦接的兩個或更多個源極選擇電晶體SST。
每個單元串的源極虛設記憶體單元SDC1至SDC3電耦接在源極選擇電晶體SST和正常記憶體單元NMC1至NMCp之間。第一源極虛設記憶體單元SDC1、第二源極虛設記憶體單元SDC2和第三源極虛設記憶體單元SDC3的閘極分別與第一源極虛設字線SDWL1、第二源極虛設字線SDWL2和第三源極虛設字線SDWL3電耦接。
每個單元串的第一正常記憶體單元NMC1至第N正常記憶體單元NMCn電耦接在源極虛設記憶體單元SDC1至SDC3和汲極虛設記憶體單元DDC1至DDC3之間。
第一正常記憶體單元NMC1至第N正常記憶體單元NMCn被分成第一正常記憶體單元NMC1至第p正常記憶體單元NMCp、以及第(p+1)正常記憶體單元NMCp+1至第N正常記憶體單元NMCn。第一正常記憶體單元NMC1至第p正常記憶體單元NMCp、以及第(p+1)正常記憶體單元NMCp+1至第N正常記憶體單元NMCn經由管道電晶體PT電耦接。第一正常記憶體單元NMC1至第p正常記憶體單元NMCp沿著+Z方向的相反方向被順序地佈置，並且串聯電耦接在源極虛設記憶體單元SDC1至SDC3與管道電晶體PT之間。第(p+1)正常記憶體單元NMCp+1至第N正常記憶體單元NMCn沿著+Z方向順序層疊，並且串聯電耦接在管道電晶體PT與汲極虛設記憶體單元DDC1至DDC3之間。第一正常記憶體單元 NMC1至第N正常記憶體單元NMCn的閘極分別與第一正常字線NWL1至第N正常字線NWLn電耦接。
每個單元串的管道電晶體PT的閘極與管道線PL電耦接。
每個單元串的汲極虛設記憶體單元DDC1至DDC3串聯電耦接在汲極選擇電晶體DST與正常記憶體單元NMCp+1至NMCn之間。第一汲極虛設記憶體單元DDC1、第二汲極虛設記憶體單元DDC2和第三汲極虛設記憶體單元DDC3的閘極分別與第一汲極虛設字線DDWL1、第二汲極虛設字線DDWL2和第三汲極虛設字線DDWL3電耦接。
每個單元串的汲極選擇電晶體DST電耦接在相應的位元線與汲極虛設記憶體單元DDC1至DDC3之間。第一行的單元串CS11至CS1m的汲極選擇電晶體DST與第一汲極選擇線DSL1電耦接。第二行的單元串CS21至CS2m的汲極選擇電晶體DST與第二汲極選擇線DSL2電耦接。
沿著同一行(+X方向)佈置的單元串(例如，CS11至CS1m)經由相應的汲極選擇電晶體與同一汲極選擇線(例如，DSL1)電耦接。沿著不同行佈置的單元串(例如，CS11至CS21)與不同的汲極選擇線(例如，DSL1、DSL2)電耦接。
圖4是表示圖2中示出的(BLK1)記憶體區塊BLK1、BLKz的一個實施例BLK1’的電路圖。
第一記憶體區塊BLK1’包括多個單元串CS11’至CS1m’、CS21’至CS2m’。在第一記憶體區塊BLK1’中，沿著行方向(即，+X方向)來佈置m數目個單元串。在圖4中示出了沿著列方向佈置的兩個單元串。然而，沿著列方向(即，+Y方向)可以佈置p(其中，p是自然 數)數目個單元串。
多個單元串CS11’至CS1m’、CS21’至CS2m’中的每個沿著+Z方向延伸。多個單元串CS11’至CS1m’、CS21’至CS2m’中的每個包括：源極選擇電晶體SST，虛設記憶體單元SDC1至SDC3、DDC1、DDC3，第一正常記憶體單元NMC1至第n正常記憶體單元NMCn以及汲極選擇電晶體DST。源極選擇電晶體SST、虛設記憶體單元SDC1至SDC3、DDC1、DDC3，第一正常記憶體單元NMC1至第n正常記憶體單元NMCn以及汲極選擇電晶體DST層疊在記憶體區塊BLK1’之下基板(未示出)之上。
每個單元串的源極選擇電晶體SST與共用源極線CSL共同電耦接。每個單元串的源極選擇電晶體SST電耦接在源極虛設記憶體單元SDC1至SDC3與共用源極線CSL之間。每個單元串的源極選擇電晶體SST的閘極與源極選擇線SSL電耦接。
每個單元串的源極虛設記憶體單元SDC1至SDC3串聯電耦接在正常記憶體單元NMC1至NMCn與源極選擇電晶體SST之間。具有大致相同高度的源極虛設記憶體單元與同一虛設字線電耦接。第一源極虛設記憶體單元SDC1、第二源極虛設記憶體單元SDC2和第三源極虛設記憶體單元SDC3的閘極分別與第一源極虛設字線SDWL1、第二源極虛設字線SDWL2和第三源極虛設字線SDWL3電耦接。
每個單元串的第一正常記憶體單元NMC1至第N正常記憶體單元NMCn串聯電耦接在源極虛設記憶體單元SDC1至SDC3與汲極虛設記憶體單元DDC1至DDC3之間。具有大致相同高度的正常記憶體單元與 同一正常字線電耦接。第一正常記憶體單元NMC1至第N正常記憶體單元NMCn分別與第一正常字線NWL1至第N正常字線NWLn電耦接。
每個單元串的汲極虛設記憶體單元DDC1至DDC3串聯電耦接在汲極選擇電晶體DST與正常記憶體單元NMC1至NMCn之間。第一汲極虛設記憶體單元DDC1、第二汲極虛設記憶體單元DDC2和第三汲極虛設記憶體單元DDC3分別與第一汲極虛設字線DDWL1、第二汲極虛設字線DDWL2和第三汲極虛設字線DDWL3電耦接。
每個單元串的汲極選擇電晶體DST電耦接在相應的位元線與汲極虛設記憶體單元DDC1至DDC3之間。沿著同一行(+X方向)佈置的單元串的汲極選擇電晶體與同一汲極選擇線電耦接。第一行的單元串CS11’至CS1m’的汲極選擇電晶體DST與第一汲極選擇線DSL1電耦接。第二行的單元串CS21’至CS2m’的汲極選擇電晶體DST與第二汲極選擇線DSL2電耦接。
在圖4中，沿著行方向佈置的第一單元串至第m單元串CS11’至CS1m’或CS21’至CS2m’分別與第一位元線BL1至第m位元線BLm電耦接。在一個實施例中，偶數位元線和奇數位元線可以用於代替第一位元線BL1至第m位元線BLm。在沿著行方向佈置的單元串CS11’至CS1m’或CS21’至CS2m’之中偶數編號的單元串可以分別與偶數位元線電耦接，在沿著行方向佈置的單元串CS11’至CS1m’或CS21’至CS2m’之中的奇數編號的單元串可以分別與奇數位元線電耦接。
圖4中所示的記憶體區塊BLK1’和圖3中所示的記憶體區塊BLK1具有除了在每個單元串中不包括管道電晶體PT之外大致相似的電 路。
圖5是表示圖3中所示的在記憶體區塊BLK1中沿著列方向(+Y方向)佈置的單元串CS11至CS41的電路圖。在圖5中，單元串CS11至CS41與第一位元線BL1電耦接作為一個實例。在圖5中，使用沿著列方向佈置的四個單元串CS11至CS41。然而，在記憶體區塊BLK1中沿著列方向的單元串的數目可以變化。
局部橋接可以產生在與單元串CS11相鄰的區域中的兩個正常字線NWLp+1與NWLp+2之間。局部橋接可以導致第(p+1)正常字線NWLp+1和第(p+2)正常字線NWLp+2之間的相對更弱的洩漏電流。局部橋接可以影響與第(p+1)正常字線NWLp+1與第(p+2)正常字線NWLp+2之間的單元串CS11相鄰的區域。例如，經由地址解碼器121(在圖1中示出)提供至第(p+1)正常字線NWLp+1和第(p+2)正常字線NWLp+2的電壓在與單元串CS11相鄰的區域中具有相對大的變化，而在與其他的單元串CS21至CS41相鄰的區域中相對不變。
第(p+1)正常字線NWLp+1的電壓和第(p+2)正常字線NWLp+2的電壓可以由於洩漏電流而偶然地改變。例如，假設相對更高的程式設計電壓被施加至選中的第(p+1)正常字線NWLp+1，以及相對於程式設計電壓更低的程式設計通過電壓被施加至未選中的第(p+2)正常字線NWLp+2。施加至單元串CS11的第(p+1)正常字線NMCp+1的閘極的電壓可以偶然地相對於程式設計電壓更低，以及施加至單元串CS11的第(p+2)正常字線NMCp+2的閘極的電壓可以偶然地相對於程式設計通過電壓更高。例如，假設讀取電壓被施加至選中的第(p+1)正常字線NWLp+1，而 相對於讀取電壓更高的讀取通過電壓被施加至未選中的第(p+2)正常字線NWLp+2。施加至單元串CS11的第(p+1)正常字線NMCp+1的閘極的電壓可以偶然地相對於讀取電壓更高，而施加至單元串CS11的第(p+2)正常字線NWLp+2的閘極的電壓可以偶然地相對於讀取通過電壓更低。
如果由於防止半導體記憶體裝置100的可靠性的相對降低而將由局部橋接引起的壞的記憶體單元無效，則單元串CS11的儲存空間可以更小。因此，記憶體區塊BLK1的儲存空間可以相對於其他記憶體區塊的儲存空間更小。這可以導致難以管理記憶體區塊BLK1的位址。
在一個實施例中，當在正常記憶體單元之中存在壞的記憶體單元時，壞的記憶體單元被處理作為壞的區域，並且被虛設記憶體單元DC代替。由於記憶體區塊中的壞的記憶體單元被同一記憶體區塊中的虛設記憶體單元DC代替，所以壞的記憶體單元可以被處理作為壞的區域，而相應的記憶體區塊BLK1的儲存空間可以被保持為與其他的記憶體區塊大致相同。
圖6是每個行的單元串、包括在每個單元串中的虛設記憶體單元DC和正常記憶體單元NMC1至NMCn的圖示。將參照圖6來描述代替壞的記憶體單元的方法的一個實施例。
單元串CS11至CS1m、CS21至CS2m、CS31至CS3m、CS41至CS4m中的虛設記憶體單元SDC1至SDC3、DDC1至DDC3(DC)可以用作代替壞的記憶體單元的備用單元SCs。
假設在第一行的單元串CS11至CS1m中的正常記憶體單元之間出現壞的記憶體單元。例如，在第一行的單元串CS11至CS1m之中， 第一列的單元串CS11的第(p+1)正常記憶體單元NMCp+1和第(p+2)正常記憶體單元NMCp+2可以是壞的記憶體單元。在這種情況下，與第一行的單元串CS11至CS1m之中壞的記憶體單元電耦接到同一正常字線的正常記憶體單元可以被處理作為壞的區域，並且可以被虛設記憶體單元DC代替。單元串CS11至CS1m的第(p+1)正常記憶體單元NMCp+1、和單元串CS11至CS1m的第(p+2)正常記憶體單元NMCp+2將被處理為壞的區域。壞的區域可以具有相對更低的可靠性，並且壞的區域中的記憶體單元不被使用。
例如，如在圖6中所示，第一行的單元串CS11至CS1m中的第(p+1)正常記憶體單元NMCp+1可以被同一行的單元串CS11至CS1m中的第三源極虛設記憶體單元SDC3代替。第一行的單元串CS11至CS1m中的第(p+2)正常記憶體單元NMCp+2可以被同一行的單元串CS11至CS1m的第一汲極虛設記憶體單元DDC1代替。另外，可以採用不同的方法用備用單元SCs1來代替第一行的單元串CS11至CS1m中的第(p+1)正常記憶體單元NMCp+1和第一行的單元串CS11至CS1m中的第(p+2)正常記憶體單元NMCp+2。在一個實例中，第一行的單元串CS11至CS1m中的第(p+1)正常記憶體單元NMCp+1可以被另一行的單元串(例如，CS21至CS2m)的第三源極虛設記憶體單元SDC3代替。第一行的單元串CS11至CS1m中的第(p+2)正常記憶體單元NMCp+2可以被另一行的單元串(例如，CS21至CS2m)的第一汲極虛設記憶體單元DDC1代替。
圖7是每個行的單元串、包括在每個單元串中的虛設記憶體單元DC和正常記憶體單元NMC1至NMCn的圖示。以下將描述代替壞的 記憶體單元的方法的一個實施例。
當執行半導體記憶體裝置100的程式設計操作時，電源電壓可以被施加至共用源極線CSL(見圖3和圖4)，以及根據要被程式設計的資料，電源電壓或接地電壓可以被施加至位元線BL1至BLm(見圖3和圖4)。當單元串與未選中的汲極選擇線電耦接時，當執行程式設計操作時，相應的通道的電壓被升高。當單元串經由位元線來接收接地電壓時，經由位元線接收的接地電壓與升高的通道電壓之間的差相對於經由共用源極線接收的電源電壓與升高的通道電壓之間的差更大。因此，電流具有從升壓的通道中經由汲極選擇電晶體DST洩漏的相對高的可能性(見圖3和圖4)。為了解決這種問題，從升壓的通道至相應的位元線，可以使用一些汲極虛設記憶體單元DDC1至DDC3來逐步地降低位於正常記憶體單元NMC1至NMCn與汲極選擇電晶體DST之間且在它們之間升高的通道的電壓。
再次參見圖7，在虛設記憶體單元DC之中的汲極虛設記憶體單元DDC1至DDC3可以不被用作為備用單元SCs。在單元串CS11至CS1m、CS21至CS2m、CS31至CS3m、CS41至CS4m之中的源極虛設記憶體單元SDC1至SDC3被用作代替壞的記憶體單元的備用單元SCs。
假設在第一行的單元串CS11至CS1m之中第一列的單元串CS11中的第(p+1)正常記憶體單元NMCp+1和第(p+2)正常記憶體單元NMCp+2是壞的記憶體單元。在這種情況下，第一行的單元串CS11至CS1m中的第(p+1)正常記憶體單元NMCp+1和第一行的單元串CS11至CS1m的第(p+2)正常記憶體單元NMCp+2可以被處理為壞的區域並且被備用單元SCs2代替。
例如，如圖7中所示，第一行的單元串CS11至CS1m中的第(p+1)正常記憶體單元NMCp+1可以被同一行的單元串CS11至CS1m的第二源極虛設記憶體單元SDC2代替。第一行的單元串CS11至CS1m中的第(p+2)正常記憶體單元NMCp+2可以被同一行的單元串CS11至CS1m的第三源極虛設記憶體單元SDC3代替。在一個實例中，第一行的單元串CS11至CS1m中的第(p+1)正常記憶體單元NMCp+1可以被另一行的單元串(例如，CS21至CS2m)中的第二源極虛設記憶體單元SDC2代替。第一行的單元串CS11至CS1m的第(p+2)正常記憶體單元NMCp+2可以被另一行的單元串(例如，CS21至CS2m)的第三源極虛設記憶體單元SDC3代替。
可以採用各種方法用備用單元SCs2來代替第一行的單元串CS11至CS1m中的第(p+1)正常記憶體單元NMCp+1和第(p+2)正常記憶體單元NMCp+2。
圖8是每個行的單元串、包括在每個單元串中的虛設記憶體單元DC和正常記憶體單元NMC1至NMCn的圖示。以下將描述代替壞的記憶體單元的方法的一個實施例。
當執行程式設計操作時，在相應的源極虛設記憶體單元與共用源極線CSL(見圖3和圖4)相鄰時，可以減小施加至源極虛設記憶體單元SDC1至SDC3的閘極的電壓，以逐步降低從單元串的通道至源極選擇電晶體SST的升壓的單元串的通道電壓(見圖3和圖4)。
在單元串CS11至CS1m、CS21至CS2m、CS31至CS3m、CS41至CS4m之中與正常記憶體單元NMC1至NMCn相鄰的第三源極虛設 記憶體單元SDC3可以用作備用單元SC。不與正常記憶體單元NMC1至NMCn相鄰的源極虛設記憶體單元SDC1至SDC2可以不用作備用單元SC。
在當執行程式設計操作時，用單元串CS11至CS1m、CS21至CS2m、CS31至CS3m、CS41至CS4m中的第三源極虛設記憶體單元SDC3代替壞的記憶體單元的情況下，如同正常記憶體單元NMC1至NMCn，程式設計電壓或程式設計通過電壓被施加至第三源極虛設字線SDWL3(見圖3和圖4)。相應的源極虛設字線離共用源極線CSL越近，被施加至第一源極虛設字線SDWL1和第二源極虛設字線SDWL2的電壓的降低就越大。
假設在第一行的單元串CS11至CS1m之中第一列的單元串CS11中的第(p+1)正常記憶體單元NMCp+1和第(p+2)正常記憶體單元NMCp+2是壞的記憶體單元。第一行的單元串CS11至CS1m中的第(p+1)正常記憶體單元NMCp+1和第一行的單元串CS11至CS1m的第(p+2)正常記憶體單元NMCp+2可以被處理為壞的區域並且被備用單元SCs3代替。例如，如在圖8中所示，第一行的單元串CS11至CS1m中的第(p+1)正常記憶體單元NMCp+1可以被另一行的單元串(例如，CS21至CS2m)的第三源極虛設記憶體單元SDC3代替。第一行的單元串CS11至CS1m中的第(p+2)正常記憶體單元NMCp+2可以被同一行的單元串CS11至CS1m中的第三源極虛設記憶體單元SDC3代替。在一個實例中，第一行的單元串CS11至CS1m中的第(p+1)正常記憶體單元NMCp+1可以被另一行的單元串(例如，CS21至CS2m)中的第三源極虛設記憶體單元SDC3代替。第一行的單元串CS11至CS1m中的第(p+2)正常記憶體單元NMCp+2可以被另一行的單元串(例如，CS31至CS3m)的第三源極虛設記憶體單元SDC3 代替。
圖9是詳述在根據參照圖8描述的方法來代替壞的記憶體單元之後執行程式設計操作或讀取操作時施加至虛設字線SDWL1至SDWL3、DDWL1至DDWL3和正常字線NWL1至NWLn的電壓的表。假設包括壞的記憶體單元的壞的區域被與第三源極虛設字線SDWL3電耦接的源極虛設記憶體單元來代替，以及在圖9中選擇第三源極虛設字線SDWL3。
當執行程式設計操作時，第一程式設計虛設電壓Vpdm1和第二程式設計虛設電壓Vpdm2被施加至第一源極虛設字線SDWL1和第二源極虛設字線SDWL2。第一程式設計虛設電壓Vpdm1和第二程式設計虛設電壓Vpdm2相對於程式設計電壓Vpgm和程式設計通過電壓Vppass更低。第一程式設計虛設電壓Vpdm1可以相對於第二程式設計虛設電壓Vpdm2更低。當相應的源極虛設字線與正常字線NWL1至NWLn相鄰時，程式設計虛設電壓Vpdm1、Vpdm2可以相對更高。
當執行程式設計操作時，相對更高的程式設計電壓Vpgm被施加至第三源極虛設字線SDWL3。
相同的程式設計通過電壓Vppass被施加至與壞的記憶體單元電耦接的正常字線NWLp+1、NWLp+2。由於大致上相同的電壓被施加至引起局部橋接的正常字線NWLp+1、NWLp+2，所以正常字線NWLp+1、NWLp+2的電壓可以不經歷偶然的變化。類似地，程式設計通過電壓Vppass被施加至其他的正常字線NWL1至NWLp、NWLp+3至NWLn。
第二程式設計虛設電壓Vpdm2被施加至第一汲極虛設字線DDWL1，第一程式設計虛設電壓Vpdm1被施加至第二汲極虛設字線 DDWL2，以及第0程式設計虛設電壓Vpdm0被施加至第三汲極虛設字線DDWL3。第0程式設計虛設電壓Vpdm0可以相對於第一程式設計虛設電壓Vpdm1和第二程式設計虛設電壓Vpdm2更低。
當執行讀取操作時，第一讀取虛設電壓Vrdm1和第二讀取虛設電壓Vrdm2被分別施加至第一源極虛設字線SDWL1和第二源極虛設字線SDWL2。第一讀取虛設電壓Vrdm1和第二讀取虛設電壓Vrdm2相對於讀取通過電壓Vrpass更低。第一讀取虛設電壓Vrdm1可以相對於第二讀取虛設電壓Vrdm2更低。
當執行讀取操作時，讀取電壓Vread被施加至第三源極虛設字線SDWL3。根據讀取電壓Vread選中的源極虛設記憶體單元的資料被確定。
相同的讀取通過電壓Vrpass被施加至與壞的區域電耦接的正常字線NWLp+1、NWLp+2。類似地，高讀取通過電壓Vrpass被施加至其他的正常字線NWL1至NWLp、NWLp+3至NWLn。
第二讀取虛設電壓Vrdm2被施加至第一汲極虛設字線DDWL1，第一讀取虛設電壓Vrdm1被施加至第二汲極虛設字線DDWL2，以及第0讀取虛設電壓Vrdm0被施加至第三汲極虛設字線DDWL3。第0讀取虛設電壓Vrdm0可以相對於第一讀取虛設電壓Vrdm1和第二讀取虛設電壓Vrdm2更低。
圖10是詳述在根據參照圖8描述的方法來代替壞的記憶體單元之後，執行消除操作時施加至虛設字線SDWL1、SDWL3、DDWL1至DDWL3和正常字線NWL1至NWLn的電壓的表。
接地電壓Vss被施加至如同其他的正常字線NWL1至NWLp和NWLp+3至NWLn一樣的與壞的記憶體單元電耦接的正常字線NWLp+1、NWLp+2。
圖11是表示包括半導體記憶體裝置100和控制器200的記憶體系統的方塊圖。
控制器200與主機Host和半導體記憶體裝置100電耦接。控制器200被配置成回應於來自主機Host的請求而訪問半導體記憶體裝置100。例如，控制器200被配置成控制包括但不限於半導體記憶體裝置100的讀取操作、程式設計操作、消除操作和背景操作的一種或更多種操作。
控制器200被配置成提供半導體記憶體裝置100和主機Host之間的介面。控制器200被配置成驅動用於控制半導體記憶體裝置100的操作的韌體。
控制器200被配置成經由通道與半導體記憶體裝置100通信。控制器200被配置成將命令CMD(見圖1)和物理位址ADDR(見圖1)傳送至半導體記憶體裝置100。半導體記憶體裝置100根據命令CMD來執行讀取、程式設計和消除操作。半導體記憶體裝置100對與物理位址ADDR相對應的區域中的資料進行程式設計，從與物理位址ADDR相對應的區域中讀取資料，或消除與物理位址ADDR相對應的區域的資料。
控制器200包括隨機存取記憶體(RAM)210和位址管理模組220。
映射表包括從主機Host接收的邏輯區塊位址和被提供至半導體記憶體裝置100並且被儲存在RAM 210中的物理位址ADDR之間的映 射關係。
位址管理模組220使用映射表將從主機Host接收的邏輯位址轉換成物理位址ADDR(見圖1)。位址管理模組220通過管理RAM 210的映射表來管理記憶體單元陣列110的壞的區域。例如，位址管理模組220不將與壞的區域相對應的物理位址映射成邏輯位址，而將表示代替壞的區域的虛設記憶體單元的物理位址映射成相應的邏輯位址。位址管理模組220可以將從主機Host接收的邏輯位址轉換成表示相應的虛設記憶體單元的物理位址。物理位址被傳送至半導體記憶體裝置100。
例如，當程式設計操作在半導體記憶體裝置100中失敗時，位址管理模組220可以檢測出在選中的正常記憶體單元中存在的壞的記憶體單元。當執行讀取操作時，位址管理模組220可以使用可包括在控制器200中的錯誤校正區塊1250(見圖12)來檢測出在選中的正常記憶體單元中的壞的記憶體單元。
位址管理模組220更新儲存在RAM 210中的映射表以使得能處理壞的區域中的正常記憶體單元以及用虛設記憶體單元來代替壞的區域中的正常記憶體單元。
圖12是表示記憶體系統1000的一個實施例的方塊圖。
記憶體系統1000包括半導體記憶體裝置100和控制器1200。
半導體記憶體裝置100被配置成採用與參照圖1至圖8描述的半導體記憶體裝置大致相同的方式來操作。
控制器1200與主機Host和半導體記憶體裝置100電耦接。控制器1200被配置成回應於來自主機Host的請求而訪問半導體記憶體裝置 100。例如，控制器1200被配置成控制半導體記憶體裝置100的一種或更多種操作，包括但不限於半導體記憶體裝置100的讀取操作、寫入操作、消除操作和背景操作。控制器1200被配置成提供半導體記憶體裝置100和主機Host之間的介面。控制器1200被配置成驅動韌體以控制半導體記憶體裝置100的一種或更多種操作。
控制器1200包括：隨機存取記憶體(RAM)1210、處理單元1220、主機介面1230、記憶體介面1240和錯誤校正區塊1250。
RAM 1210被用作處理單元1220的操作記憶體、半導體記憶體裝置100和主機Host之間的高速緩衝記憶體以及半導體記憶體裝置100和主機Host之間的緩衝記憶體中的至少一種。處理單元1220控制控制器1200的整體操作。
RAM 1210可以執行RAM 210(見圖11)的功能。此外，處理單元1220可以執行參照圖11描述的位址管理模組220的功能。
主機介面1230包括用於在主機Host和控制器1200之間交換資料的協定。在一個實施例中，控制器1200可以使用諸如以下的各種協定中的至少一種與主機Host通信：通用序列匯流排(USB)協定、多媒體卡(MMC)協定，周邊元件連接(PCI)的協議、PCI-快速(PCI-E)協定，高級技術附件(ATA)協定、串列ATA協定、並行ATA協定、小型電腦系統介面(SCSI)協定，加強型小型硬碟介面(ESDI)協定、集成驅動電子設備(IDE)協定、私有協定等。
記憶體介面1240是與半導體記憶體裝置100的介面。記憶體介面1240的實例包括但不限於NAND介面和NOR介面。
錯誤校正區塊1250被配置成使用錯誤校正碼(ECC)來檢測並校正與從半導體記憶體裝置100中接收的資料相關的錯誤。
當錯誤位元的數目超過從選中的正常記憶體單元中讀取的資料中的限制數目時，錯誤校正區塊1250不能校正錯誤位元。當錯誤位元的數目超過限制的數目時，錯誤校正區塊1250將失敗信號傳送至作為位址管理模組220操作的處理單元1220。處理單元1220回應於失敗信號而更新儲存在RAM 1210中的映射表。
控制器1200和半導體記憶體裝置100可以被集成在單個半導體裝置中。在一個實施例中，控制器1200和半導體記憶體裝置100可以被集成在被配置為記憶卡的單個半導體裝置中。控制器1200和半導體記憶體裝置100可以被集成在被配置為記憶卡的單個半導體裝置中，其中這種記憶卡的實例包括但不限於PC卡(國際個人電腦記憶卡協會(PCMCIA))、緊湊快閃記憶體卡(CF)、智慧媒體(SM)卡(SMC)、記憶棒、多媒體卡(MMC)(減小尺寸的MMC(RS-MMC)、MMCmicro)、安全數位(SD)卡(迷你SD、微型SD或SD高容量(SDHC))以及通用快閃記憶體儲存設備(UFS)等。
控制器1200和半導體記憶體裝置100可以被集成在被配置作為固態驅動(SSD)的單個半導體裝置中。SSD包括被配置成將資料儲存在半導體記憶體中的儲存裝置。當記憶體系統1000用作SSD時，可以增強與記憶體系統1000電耦接的主機Host的操作速率。
記憶體系統1000可以用作電子設備的部件，其中這種電子設備的實例包括但不限於電腦、超級移動PC(UMPC)、工作站、上網本、 個人數位助理(PDA)、可擕式電腦、平板電腦、無線電話、行動電話、智慧型電話、電子書、可擕式多媒體播放機(PMP)、可擕式遊戲機、導航設備、黑匣子、數碼相機、三維電視機、數位音訊答錄機、數位音訊播放機、數位圖片錄影機、數位圖片播放機、數位視訊錄影機、數位視訊播放機、用於無線發送/接收資訊的設備、配置家用網路的各種電子設備中的至少一個、配置電腦網路的各種電子設備中的至少一個、配置遠端資訊處理網路的各種電子設備的至少一個、RFID設備以及配置計算系統的各種部件中的至少一個。
在一個實施例中，半導體記憶體裝置100或記憶體系統1000可以使用各種封裝形式來安裝。這種封裝的實例包括但不限於：層疊封裝(PoP)、球柵陣列(BGA)、晶片級封裝(CSP)、塑膠引線晶片載體(PLCC)、塑膠雙列直插式封裝(PDIP)、華夫包式管芯(die in waffle pack)、晶片形式管芯(die in wafer form)、板上晶片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑膠公制四方扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外型積體電路(SOIC)、緊縮小外型封裝(SSOP)、薄型小外型封裝(TSOP)、薄型四方扁平封裝(TQFP)、系統級封裝(SIP)、多晶片封裝(MCP)、晶片級製造封裝(WFP)以及晶片級處理層疊封裝(WSP)。
圖13是表示圖12中所示的記憶體系統1000的應用的一個實例的方塊圖。
記憶體系統2000包括半導體記憶體裝置2100和控制器2200。半導體記憶體裝置2100包括多個半導體記憶體晶片。多個半導體記憶體晶片被劃分成多個組。
半導體記憶體晶片的多個組分別經由第一通道CH1至第k通道CHk與控制器2200通信。每個半導體記憶體晶片採用與參照圖1描述的半導體記憶體裝置100大致相似的方式來配置和操作。
每個組被配置成經由一個共用通道與控制器2200通信。控制器2200採用與參照圖12描述的控制器1200大致相似的方式來配置，並且被配置成經由多個通道CH1至CHk來控制半導體記憶體裝置2100的多個半導體記憶體晶片的一種或更多種操作。
多個半導體記憶體晶片與單個通道電耦接。然而，在一個實施例中，單個半導體記憶體晶片可以與單個通道電耦接。
圖14是表示包括參照圖13描述的記憶體系統2000的計算系統3000的方塊圖。
計算系統3000包括：中央處理單元3100、RAM 3200、使用者介面3300、電源3400、系統匯流排3500和記憶體系統2000。
記憶體系統2000經由系統匯流排3500與中央處理單元3100、RAM 3200、使用者介面3300、和電源3400電耦接。經由使用者介面3300提供的或通過中央處理單元3100處理的資料被儲存在記憶體系統2000中。
半導體記憶體裝置2100被示為經由圖14中的控制器2200與系統匯流排3500電耦接。然而，半導體記憶體裝置2100可以被配置成與系統匯流排3500直接電耦接。控制器2200的功能可以通過中央處理單元3100和RAM 3200來執行。
在圖14中，提供了參照圖13描述的記憶體系統2000。然而， 記憶體系統2000可以被參照圖12描述的記憶體系統1000代替。在一個實施例中，計算系統3000可以被配置成包括分別參照圖12和圖13描述的記憶體系統1000和記憶體系統2000。
在一個實施例中，可以增加半導體記憶體裝置的可靠性以及可以保持相對穩定的儲存空間。
儘管以上描述了某些實施例，但本領域中的技術人員將理解的是，描述的實施例僅是實例。因此，本文中描述的半導體記憶體裝置、記憶體系統和操作方法不應當基於描述的實施例來限制。更確切地，本文中描述的半導體記憶體裝置、記憶體系統和操作方法應該僅根據所附請求項並結合以上描述和附圖來限制。

Claims (15)

  1. 一種半導體記憶體裝置，包括：記憶體單元陣列，其包括沿著列方向和行方向被佈置的多個單元串，其中所述多個單元串包括在基板之上的層疊配置的第一多個正常記憶體單元、第二多個虛設記憶體單元、汲極選擇電晶體以及源極選擇電晶體；第一多個正常字線，其與所述第一多個正常記憶體單元電耦接；以及第二多個虛設字線，其與所述第二多個虛設記憶體單元電耦接，其中，所述第二多個虛設記憶體單元包括經由所述汲極選擇電晶體與位元線電耦接的第二多個汲極虛設記憶體單元以及經由所述源極選擇電晶體與共用源極線電耦接的第二多個源極虛設記憶體單元，其中，所述第一多個正常記憶體單元被電耦接在所述汲極虛設記憶體單元和所述源極虛設記憶體單元之間，以及其中，被包括在所述單元串之中的第一單元串中且被耦接至第一正常字線的第一壞的記憶體單元被第一虛設記憶體單元代替，所述第一虛設記憶體單元被包括在所述第一單元串中且被耦接至第一虛設字線，以及被包括在所述第一單元串中且被耦接至第二正常字線的第二壞的記憶體單元被第二虛設記憶體單元代替，所述第二虛設記憶體單元被包括在第二單元串中且被耦接至所述第一虛設字線。
  2. 如請求項第1項所述的裝置，其中，所述第一壞的記憶體單元和所述第二壞的記憶體單元中的至少一者的每一個被與所述第一多個正常記憶體單元相鄰的源極虛設記憶體單元代替。
  3. 如請求項第1項所述的裝置，還包括週邊電路，其被配置成控制所述第一多個正常字線和所述第二多個虛設字線的操作。
  4. 如請求項第3項所述的裝置，其中，當執行程式設計操作時，所述週邊電路被配置成將電壓施加至與所述第一壞的記憶體單元和所述第二壞的記憶體單元中的至少一個電耦接的正常字線，所述電壓與施加至所述第一多個正常字線之中的未選中的正常字線的電壓相同。
  5. 如請求項第3項所述的裝置，其中，當執行讀取操作時，所述週邊電路被配置成將電壓施加至與所述第一壞的記憶體單元和所述第二壞的記憶體單元中的至少一個電耦接的正常字線，所述電壓與施加至所述第一多個正常字線之中的未選中的正常字線的電壓相同。
  6. 如請求項第3項所述的裝置，其中，當執行消除操作時，所述週邊電路被配置成將接地電壓施加至與所述第一壞的記憶體單元和所述第二壞的記憶體單元中的至少一個電耦接的正常字線。
  7. 一種半導體記憶體裝置，包括：多個單元串，其分別與多個汲極選擇線電耦接，所述多個汲極選擇線沿著行方向延伸並且沿著列方向被佈置，所述多個單元串中的每個包括在基板之上的層疊配置的第一多個正常記憶體單元、第二多個虛設記憶體單元、汲極選擇電晶體以及源極選擇電晶體；第一多個正常字線，其與所述第一多個正常記憶體單元電耦接；以及第二多個虛設字線，其與所述第二多個虛設記憶體單元電耦接，其中，所述第二多個虛設記憶體單元包括經由所述汲極選擇電晶體與位元線電耦接的第二多個汲極虛設記憶體單元以及經由所述源極選擇電晶體與共用源極線電耦接的第二多個源極虛設記憶體單元，其中，所述第一多個正常記憶體單元被電耦接在所述汲極虛設記憶體單元和所述源極虛設記憶體單元之間，以及其中，被包括在第一單元串和第一頁中的第一壞的記憶體單元被第一虛設記憶體單元代替，所述第一虛設記憶體單元被包括在所述第一單元串和第二頁中，以及被包括在所述第一單元串和第三頁中的第二壞的記憶體單元被第二虛設記憶體單元代替，所述第二虛設記憶體單元被包括在第二單元串和所述第二頁中。
  8. 如請求項第7項所述的裝置，其中，至少一個壞的記憶體單元被包括在所述多個單元串之中的第一單元串中，所述至少一個壞的記憶體單元之中的第一壞的記憶體單元被所述第一單元串的虛設記憶體單元代替，以及所述至少一個壞的記憶體單元之中的第二壞的記憶體單元被所述多個單元串之中的第二單元串的虛設記憶體單元代替。
  9. 如請求項第7項所述的裝置，其中，至少一個壞的記憶體單元被包括在所述多個單元串之中的第一單元串中，所述至少一個壞的記憶體單元之中的第一壞的記憶體單元被所述多個單元串之中的第二單元串的虛設記憶體單元代替，以及所述至少一個壞的記憶體單元之中的第二壞的記憶體單元被所述多個單元串之中的第三單元串的虛設記憶體單元代替。
  10. 如請求項第7項所述的裝置，其中，在每個單元串的所述源極虛設記憶體單元之中與所述第一多個正常記憶體單元相鄰的源極虛設記憶體單元被提供為用於代替所述至少一個壞的記憶體單元的備用單元。
  11. 如請求項第10項所述的裝置，其中，所述至少一個壞的記憶體單元被包括在所述多個單元串之中的第一單元串中，所述至少一個壞的記憶體單元之中的第一壞的記憶體單元被所述第一單元串的備用單元代替，以及所述至少一個壞的記憶體單元之中的第二壞的記憶體單元被所述多個單元串之中的第二單元串的備用單元代替。
  12. 如請求項第10項所述的裝置，其中，所述至少一個壞的記憶體單元被包括在所述多個單元串之中的第一單元串中，所述至少一個壞的記憶體單元之中的第一壞的記憶體單元被所述多個單元串之中的第二單元串的備用單元代替，以及所述至少一個壞的記憶體單元之中的第二壞的記憶體單元被所述多個單元串之中的第三單元串的備用單元代替。
  13. 一種記憶體系統，包括：半導體記憶體裝置；以及控制器，其被配置成控制所述半導體記憶體裝置的至少一種操作，其中，所述半導體記憶體裝置包括：記憶體單元陣列，其包括沿著列方向和行方向被佈置的多個單元串，其中所述單元串包括層疊在基板之上的第一多個正常記憶體單元、第二多個虛設記憶體單元、汲極選擇電晶體以及源極選擇電晶體；第一多個正常字線，其與所述第一多個正常記憶體單元電耦接；以及第二多個虛設字線，其與所述第二多個虛設記憶體單元電耦接，其中，所述第二多個虛設記憶體單元包括經由所述汲極選擇電晶體與位元線電耦接的第二多個汲極虛設記憶體單元以及經由所述源極選擇電晶體與共用源極線電耦接的第二多個源極虛設記憶體單元，其中，所述第一多個正常記憶體單元被電耦接在所述汲極虛設記憶體單元和所述源極虛設記憶體單元之間，以及其中，被包括在所述單元串之中的第一單元串中且被耦接至第一正常字線的第一壞的記憶體單元被第一虛設記憶體單元代替，所述第一虛設記憶體單元被包括在所述第一單元串中且被耦接至第一虛設字線，以及被包括在所述第一單元串中且被耦接至第二正常字線的第二壞的記憶體單元被第二虛設記憶體單元代替，所述第二虛設記憶體單元被包括在第二單元串中且被耦接至所述第一虛設字線。
  14. 如請求項第13項所述的系統，其中，所述第一壞的記憶體單元和所述第二壞的記憶體單元中的至少一者的每一個被與所述第一多個正常記憶體單元相鄰的源極虛設記憶體單元代替。
  15. 如請求項第13項所述的系統，其中，所述控制器被配置成將從外部設備接收的邏輯位址轉換成表示所述汲極虛設記憶體單元和所述源極虛設記憶體單元之中的虛設記憶體單元的物理位址。
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