CN109547207A - 一种采用2t2r混合结构的物理不可克隆函数电路 - Google Patents

Abstract

本发明公开了一种采用2T2R混合结构的物理不可克隆函数电路，包括驱动译码电路、时序控制电路、差分放大器阵列和PUF阵列，PUF阵列由m×m个PUF单元按照m行m列的方式排布形成，每个PUF单元分别包括第一忆阻器、第二忆阻器、第一NMOS管和第二NMOS管，第一忆阻器的一端为PUF单元的位线端，第一忆阻器的另一端和第一NMOS管的漏极连接，第二忆阻器的一端为PUF单元的反相位线端，第二忆阻器的另一端和第二NMOS管的漏极连接，第一NMOS管的栅极和第二NMOS管的栅极连接且其连接端为PUF单元的字线端，第一NMOS管的源极和第二NMOS管的源极均接地；优点是硬件误码率低、且密度高。

Description

一种采用2T2R混合结构的物理不可克隆函数电路

技术领域

本发明涉及一种物理不可克隆函数电路，尤其是涉及一种采用2T2R混合结构的物理不可克隆函数电路。

背景技术

随着物联网(IoT)技术的飞速发展，无处不在的物联网端点设备包括可穿戴设备、家用电器和各种传感器，这些物联网端点设备终端的安全性已经引起广泛关注。在高级别安全应用中，需要高达15Kb的密钥长度和复杂的加密算法，如椭圆曲线加密(ECC)和RSA算法。其中，安全密钥的生成和存储过程必须满足以下条件：确保密钥不可预测和唯一的随机源，以及可靠地存储密钥的受保护存储器。

物理不可克隆函数(Physical Unclonable Functions，PUF)是安全领域的“DNA特征识别技术”，具有唯一性、随机性和不可克隆性，其通过提取制造过程中无法避免引入的工艺偏差，产生无限多个并且特有的密钥。它能够解决上述识别(ID)和加密密钥生成的要求。在CMOS工艺中，基于传播延迟的PUF电路，如环形振荡器和SRAM的阈值电压等，在最先进制造工艺下PUF输出数据，容易在电压-温度-老化等条件下数据发生变化，从而导致较大的误码率(Bit Error Rate,BER)。同时，基于SRAM的PUF可以为所需的BER规范提供了最佳的面积效率，但是物联网端点受到高度区域限制，因此由SRAM实现的长密钥会带来较大面积开销，使得PUF密度降低。华盛顿大学的Ying Su等研究人员在0.13μm工艺下实现有效长度为128位、功耗效率为1.6pJ/bit、稳定性达到96％的SRAM-PUF硬件指纹电路。但是，上述这些物理不可克隆函数电路均存在误码率高，单比特面积大等问题。

发明内容

本发明所要解决的技术问题是提供一种硬件误码率低、且密度高的采用2T2R混合结构的物理不可克隆函数电路。

本发明解决上述技术问题所采用的技术方案为：一种采用2T2R混合结构的物理不可克隆函数电路，包括驱动译码电路、时序控制电路、差分放大器阵列和PUF阵列，所述的驱动译码电路具有时钟端、使能端、5位并行数据输入端、用于输出第一驱动信号的第一输出端、用于输出第二驱动信号的第二输出端和32位并行数据输出端，所述的时序控制电路具有用于接入第一驱动信号的第一驱动端、用于接入第二驱动信号的第二驱动端、用于输出第一时序控制信号的第一输出端、用于输出第二时序控制信号的第二输出端和用于输出第三时序控制信号的第三输出端，所述的差分放大器阵列具有第一控制端、第二控制端、第三控制端、第一输入端、第二输入端、32位并行数据输入端、32位反相并行数据输入端、32位并行数据输出端和32位反相并行数据输出端，所述的PUF阵列由m×m个PUF单元按照m行m列的方式排布形成，m＝32，每个所述的PUF单元分别具有字线端、位线端和反相位线端，位于第j行的32个所述的PUF单元的字线端连接且其连接端为所述的PUF阵列的第j行字线端，j＝1，2，3，…，32，位于第k列的32个所述的PUF电路的位线端连接且其连接端为所述的PUF阵列的第k列的位线端，位于第k列的32个所述的PUF单元的反相位线端连接且其连接端为所述的PUF阵列的第k列的反相位线端，k＝1，2，3，…，32；所述的驱动译码电路的时钟端用于接入时钟信号，所述的驱动译码电路的使能端用于接入使能信号，所述的驱动译码电路的5位并行数据输入端用于接入5位并行输入数据，所述的差分放大器阵列的第一输入端用于接入放电控制信号，所述的差分放大器阵列的第二输入端用于接入钳位电压信号，所述的驱动译码电路的第一输出端与所述的时序控制电路的第一驱动端连接，所述的驱动译码电路的第二输出端与所述的时序控制电路的第二驱动端连接，所述的驱动译码电路的32位并行数据输出端的第j位与所述的PUF阵列的第j行字线端连接，所述的PUF阵列的第k列的位线端和所述的差分放大器阵列的32位并行数据输入端的第k位连接，所述的PUF阵列的第k列的反相位线端和所述的差分放大器阵列的32位反相并行数据输入端的第k位连接，所述的差分放大器阵列的32位并行数据输出端输出32位并行输出数据，所述的差分放大器阵列的32位反相并行数据输出端输出32位反相并行输出数据；每个所述的PUF单元分别包括第一忆阻器、第二忆阻器、第一NMOS管和第二NMOS管，所述的第一忆阻器的一端为所述的PUF单元的位线端，所述的第一忆阻器的另一端和所述的第一NMOS管的漏极连接，所述的第二忆阻器的一端为所述的PUF单元的反相位线端，所述的第二忆阻器的另一端和所述的第二NMOS管的漏极连接，所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的PUF单元的字线端，所述的第一NMOS管的源极和所述的第二NMOS管的源极均接地。

所述的差分放大器阵列由32个差分放大器单元组成，每个所述的差分放大器单元分别具有第一控制端、第二控制端、第三控制端、第一输入端、第二输入端、第三输入端、第四输入端、输出端和反相输出端，32个所述的差分放大器单元的第一控制端连接且其连接端为所述的差分放大器阵列的第一控制端，32个所述的差分放大器单元的第二控制端连接且其连接端为所述的差分放大器阵列的第二控制端，32个所述的差分放大器单元的第三控制端连接且其连接端为所述的差分放大器阵列的第三控制端，32个所述的差分放大器单元的第一输入端连接且其连接端为所述的差分放大器阵列的第一输入端，32个所述的差分放大器单元的第二输入端连接且其连接端为所述的差分放大器阵列的第二输入端，第p个所述的差分放大器单元的第三输入端为所述的差分放大器阵列的32位并行数据输入端的第p位，第p个所述的差分放大器单元的第四输入端为所述的差分放大器阵列的32位反相并行数据输入端的第p位，第p个所述的差分放大器单元的输出端为所述的差分放大器阵列的32位并行数据输出端的第p位，第p个所述的差分放大器单元的反相输出端为所述的差分放大器阵列的32位反相并行数据输出端的第p位，p＝1，2，…，32。

每个所述的差分放大器单元分别包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第一二输入与非门和第二二输入与非门，所述的第一二输入与非门和所述的第二二输入与非门分别具有第一输入端、第二输入端和输出端，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极均接电源，所述的第一PMOS管的栅极为所述的差分放大器单元的第一控制端，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第三PMOS管的栅极、所述的第三NMOS管的漏极、所述的第五NMOS管的漏极、所述的第七NMOS管的栅极和所述的第一二输入与非门的第一输入端连接，所述的第二PMOS管的栅极、所述的第五NMOS管的栅极、所述的第三PMOS管的漏极、所述的第七PMOS管的漏极、所述的第四PMOS管的漏极、所述的第八NMOS管的漏极和所述的第二二输入与非门的第二输入端连接，所述的第四PMOS管的栅极为所述的差分放大器单元的第二控制端，所述的第三NMOS管的栅极和所述的第八NMOS管的栅极连接且其连接端为所述的差分放大器单元的第二输入端VCL，所述的第三NMOS管的源极和所述的第四NMOS管的漏极连接且其连接端为所述的差分放大器单元的第三输入端，所述的第四NMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为所述的差分放大器单元的第一输入端DCH，所述的第四NMOS管的源极接地，所述的第五NMOS管的源极、所述的第七NMOS管的源极和所述的第六NMOS管的漏极连接，所述的第六NMOS管的栅极为所述的差分放大器单元的第三控制端，所述的第六NMOS管的源极接地，所述的第八NMOS管的源极和所述的第九NMOS管的漏极连接且其连接端为所述的差分放大器单元的第四输入端，所述的第九NMOS管的源极接地，所述的第一二输入与非门的输出端和所述的第二二输入与非门的第一输入端连接且其连接端为所述的差分放大器单元的输出端，所述的第一二输入与非门的第二输入端和所述的第二二输入与非门的输出端连接且其连接端为所述的差分放大器单元的反相输出端。该电路中，第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第一二输入与非门和第二二输入与非门构成灵敏放大器结构，采用灵敏放大器结构来实现差分结构放大器，抗干扰能力强，能够从噪声中辨别更小的数据信号，具有较快信号检测速度，且可以获得更高的数据密度，更小的读取时间，进一步降低电路功耗。

所述的驱动译码电路包括第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第一三输入与非门、第二三输入与非门、第三二输入与非门、第四二输入与非门、第五二输入与非门、第六二输入与非门、第七二输入与非门、第八二输入与非门、第九二输入与非门、第十二输入与非门、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、32个译码器输出电路和32个驱动电路；每个所述的译码器输出电路分别具有第一输入端、第二输入端、第三输入端和输出端，每个所述的驱动电路分别具有输入端、使能端和输出端，所述的第一D触发器、所述的第二D触发器、所述的第三D触发器、所述的第四D触发器、所述的第五D触发器和所述的第六D触发器分别具有输入端、时钟端、输出端和反相输出端，所述的第一三输入与非门和所述的第二三输入与非门分别具有第一输入端、第二输入端、第三输入端和输出端，所述的第三二输入与非门、所述的第四二输入与非门、所述的第五二输入与非门、所述的第六二输入与非门、所述的第七二输入与非门、所述的第八二输入与非门、所述的第九二输入与非门和所述的第十二输入与非门分别具有第一输入端、第二输入端和输出端，所述的第一D触发器的时钟端、所述的第二D触发器的时钟端、所述的第三D触发器的时钟端、所述的第四D触发器的时钟端、所述的第五D触发器的时钟端、所述的第六D触发器的时钟端、所述的第一三输入与非门的第二输入端和所述的第二三输入与非门的第二输入端连接且其连接端为所述的驱动译码电路的时钟端；所述的第五D触发器的输入端为所述的驱动译码电路的5位并行数据输入端的第1位；所述的第六D触发器的输入端为所述的驱动译码电路的5位并行数据输入端的第2位；所述的第三D触发器的输入端为所述的驱动译码电路的5位并行数据输入端的第3位；所述的第四D触发器的输入端为所述的驱动译码电路的5位并行数据输入端的第4位；所述的第一D触发器的输入端为所述的驱动译码电路的5位并行数据输入端的第5位；所述的第二D触发器的输入端和32个所述的驱动电路的使能端连接且其连接端为所述的驱动译码电路的使能端；所述的第一D触发器的输出端和所述的第二三输入与非门的第三输入端连接，所述的第一D触发器的反相输出端和所述的第一三输入与非门的第三输入端连接，所述的第二D触发器的输出端、所述的第一三输入与非门的第一输入端和所述的第二三输入与非门的第一输入端连接，所述的第三D触发器的输出端、所述的第四二输入与非门的第一输入端和所述的第六二输入与非门的第一输入端连接，所述的第三D触发器的反相输出端、所述的第三二输入与非门的第二输入端和所述的第五二输入与非门的第一输入端连接，所述的第四D触发器的输出端、所述的第五二输入与非门的第二输入端和所述的第六二输入与非门的第二输入端连接，所述的第四D触发器的反相输出端、所述的第三二输入与非门的第一输入端和所述的第四二输入与非门的第二输入端连接，所述的第五D触发器的输出端、所述的第八二输入与非门的第一输入端和所述的第十二输入与非门的第一输入端连接，所述的第五D触发器的反相输出端、所述的第七二输入与非门的第二输入端和所述的第九二输入与非门的第一输入端连接，所述的第六D触发器的输出端、所述的第九二输入与非门的第二输入端和所述的第十二输入与非门的第二输入端连接，所述的第六D触发器的反相输出端、所述的第七二输入与非门的第一输入端和所述的第八二输入与非门的第二输入端连接，所述的第一三输入与非门的输出端和所述的第一反相器的输入端连接，所述的第二三输入与非门的输出端和所述的第二反相器的输入端连接，所述的第三二输入与非门的输出端和所述的第三反相器的输入端连接，所述的第四二输入与非门的输出端和所述的第四反相器的输入端连接，所述的第五二输入与非门的输出端和所述的第五反相器的输入端连接，所述的第六二输入与非门的输出端和所述的第六反相器的输入端连接，所述的第七二输入与非门的输出端和所述的第七反相器的输入端连接，所述的第八二输入与非门的输出端和所述的第八反相器的输入端连接，所述的第九二输入与非门的输出端和所述的第九反相器的输入端连接，所述的第十二输入与非门的输出端和所述的第十反相器的输入端连接，所述的第一反相器的输出端和第1个译码器输出电路～第16个译码器输出电路的第三输入端连接且其连接端为所述的驱动译码电路的第一输出端，所述的第二反相器的输出端和第17个译码器输出电路～第32个译码器输出电路的第三输入端连接且其连接端为所述的驱动译码电路的第二输出端，所述的第三反相器的输出端分别与第1个译码器输出电路～第4个译码器输出电路的第二输入端和第17个译码器输出电路～第20个译码器输出电路的第二输入端连接，所述的第四反相器的输出端分别与第5个译码器输出电路～第8个译码器输出电路的第二输入端和第21个译码器输出电路～第24个译码器输出电路的第二输入端连接，所述的第五反相器的输出端分别与第9个译码器输出电路～第12个译码器输出电路的第二输入端和第25个译码器输出电路～第28个译码器输出电路的第二输入端连接，所述的第六反相器的输出端分别与第13个译码器输出电路～第16个译码器输出电路的第二输入端和第29个译码器输出电路～第32个译码器输出电路的第二输入端连接，所述的第七反相器的输出端分别与第1个译码器输出电路的第一输入端、第5个译码器输出电路的第一输入端、第9个译码器输出电路的第一输入端、第13个译码器输出电路的第一输入端、第17个译码器输出电路的第一输入端、第21个译码器输出电路的第一输入端、第25个译码器输出电路的第一输入端和第29个译码器输出电路的第一输入端连接，所述的第八反相器的输出端分别与第2个译码器输出电路的第一输入端、第6个译码器输出电路的第一输入端、第10个译码器输出电路的第一输入端、第14个译码器输出电路的第一输入端、第18个译码器输出电路的第一输入端、第22个译码器输出电路的第一输入端、第26个译码器输出电路的第一输入端和第30个译码器输出电路的第一输入端连接，所述的第九反相器的输出端分别与第3个译码器输出电路的第一输入端、第7个译码器输出电路的第一输入端、第11个译码器输出电路的第一输入端、第15个译码器输出电路的第一输入端、第19个译码器输出电路的第一输入端、第23个译码器输出电路的第一输入端、第27个译码器输出电路的第一输入端和第31个译码器输出电路的第一输入端连接，所述的第十反相器的输出端分别与第4个译码器输出电路的第一输入端、第8个译码器输出电路的第一输入端、第12个译码器输出电路的第一输入端、第16个译码器输出电路的第一输入端、第20个译码器输出电路的第一输入端、第24个译码器输出电路的第一输入端、第28个译码器输出电路的第一输入端和第32个译码器输出电路的第一输入端连接，第d个译码器输出电路的输出端和第d个所述的驱动电路的输入端连接，第d个所述的驱动电路的输出端为所述的驱动译码电路的32位并行数据输出端的第d位，d＝1，2，3，…32。

每个所述的译码器输出电路分别包括第三三输入与非门、第十一反相器、第十二反相器和第十三反相器；所述的第三三输入与非门具有第一输入端、第二输入端、第三输入端和输出端，所述的第三三输入与非门的第一输入端为所述的译码器输出电路的第一输入端，所述的第三三输入与非门的第二输入端为所述的译码器输出电路的第二输入端，所述的第三三输入与非门的第三输入端为所述的译码器输出电路的第三输入端，所述的第三三输入与非门的输出端和所述的第十一反相器的输入端连接，所述的第十一反相器的输出端和所述的第十二反相器的输入端连接，所述的第十二反相器的输出端和所述的第十三反相器的输入端连接，所述的第十三反相器的输出端为所述的译码器输出电路的输出端。

每个所述的驱动电路分别包括第十一二输入与非门、第十四反相器和第十五反相器，所述的第十一二输入与非门具有第一输入端、第二输入端和输出端，所述的第十一二输入与非门的第一输入端为所述的驱动电路的输入端，所述的第十一二输入与非门的第二输入端为所述的驱动电路的使能端，所述的第十一二输入与非门的输出端和所述的第十四反相器的输入端连接，所述的第十四反相器的输出端和所述的第十五反相器的输入端连接，所述的第十五反相器的输出端为所述的驱动电路的输出端。

所述的时序控制电路包括第十六反相器、第十七反相器、第十八反相器、第十九反相器、第二十反相器、第二十一反相器、第二十二反相器、第二十三反相器、第二十四反相器、第二十五反相器、第二十六反相器、第二十七反相器、第二十八反相器、第二十九反相器、第三十反相器、第三十一反相器、第十二二输入与非门、第十三二输入与非门、第十四二输入与非门、第十五二输入与非门和第十六二输入与非门；所述的第十二二输入与非门、所述的第十三二输入与非门、所述的第十四二输入与非门、所述的第十五二输入与非门和所述的第十六二输入与非门分别具有第一输入端、第二输入端和输出端；所述的第十六反相器的输入端、所述的第十二二输入与非门的第一输入端、所述的第十四二输入与非门的第一输入端连接且其连接端为所述的时序控制电路的第一驱动端，所述的第十七反相器的输入端、所述的第十三二输入与非门的第一输入端、第十五二输入与非门的第一输入端连接且其连接端为所述的时序控制电路的第二驱动端，所述的第十六反相器的输出端和所述的第十八反相器的输入端连接，所述的第十八反相器的输出端和所述的第二十反相器的输入端连接，所述的第二十反相器的输出端和所述的第二十二反相器的输入端连接，所述的第二十二反相器的输出端、所述的第十二二输入与非门的第二输入端和所述的第十四二输入与非门的第二输入端连接，所述的第十七反相器的输出端和所述的第十九反相器的输入端连接，所述的第十九反相器的输出端和所述的第二十一反相器的输入端连接，所述的第二十一反相器的输出端和所述的第二十三反相器的输入端连接，所述的第二十三反相器的输出端、所述的第十三二输入与非门的第二输入端和所述的第十五二输入与非门的第二输入端连接，所述的第十二二输入与非门的输出端和所述的第二十四反相器的输入端连接，所述的第二十四反相器的输出端和所述的第二十六反相器的输入端连接，所述的第二十六反相器的输出端和所述的第二十八反相器的输入端连接，所述的第二十八反相器的输出端为所述的时序控制电路的第一输出端；所述的第十三二输入与非门的输出端和所述的第二十五反相器的输入端连接，所述的第二十五反相器的输出端和所述的第二十七反相器的输入端连接，所述的第二十七反相器的输出端和所述的第二十九反相器的输入端连接，所述的第二十九反相器的输出端为所述的时序控制电路的第二输出端；所述的第十四二输入与非门的输出端和所述的第十六二输入与非门的第二输入端连接，所述的第十五二输入与非门的输出端和所述的第十六二输入与非门的第一输入端连接，所述的第十六二输入与非门的输出端和所述的第三十反相器的输入端连接，所述的第三十反相器的输出端和所述的第三十一反相器的输入端连接，所述的第三十一反相器的输出端为所述的时序控制电路的第三输出端。

与现有技术相比，本发明的优点在于采用驱动译码电路、时序控制电路、差分放大器阵列和PUF阵列构成物理不可克隆函数电路，PUF阵列由m×m个PUF单元按照m行m列的方式排布形成，m＝32，每个PUF单元分别具有字线端、位线端和反相位线端，每个PUF单元分别包括第一忆阻器、第二忆阻器、第一NMOS管和第二NMOS管，第一忆阻器的一端为PUF单元的位线端，第一忆阻器的另一端和第一NMOS管的漏极连接，第二忆阻器的一端为PUF单元的反相位线端，第二忆阻器的另一端和第二NMOS管的漏极连接，第一NMOS管的栅极和第二NMOS管的栅极连接且其连接端为PUF单元的字线端，第一NMOS管的源极和第二NMOS管的源极均接地，工作时，驱动译码电路32位并行数据输出端产生的32位字线脉冲信号，32位字线脉冲信号的每位字线脉冲信号分别对与其连接的PUF阵列的一行字线端进行控制，PUF阵列的32列位线端和反相位线端开始放电，并经由差分放大器阵列后实现数据输出，本发明采用2T2R结构的PUF单元电路产生1位随机源数据，利用差分放大器阵列将32数据输出，本发明中，构成PUF阵列的基本电路PUF单元采用2T2R结构(两个忆阻器和两个NMOS管结构)实现，两个相同的忆阻器(第一忆阻器和第二忆阻器)并联，刚开始工作时两个忆阻器的初始状态都是高电阻(HRS)状态，当位线端BL和反相位线端BLB端给予它们相同的恒定正电压时，会随机使其中一个忆阻器形成导电细丝(forming)，即进行正向离子迁移，从而会使其从高电阻状态转换成低电阻(LRS)状态，而另一个忆阻器仍然保持高电阻状态，从而使PUF单元具有较大的电阻窗口，以克服由于读/写信号干扰和工艺-电压-温度-老化(PVTA)变化引起的忆阻器阻值的漂移，可以确保从噪声中辨别更小的数据信号，保持稳定的输出，实现ID/密钥的低误码率，测试结果表明本发明的误码率低于10^-5，在TSMC 28nm工艺下，采用全定制方式设计本发明，PUF单元电路面积仅为0.54μm²，而最先进的的SRAM PUF面积为4.6μm²，与之相比，本发明的电路面积小，密度提高了8倍。

附图说明

图1为本发明的物理不可克隆函数电路的结构原理框图；

图2(a)为本发明的物理不可克隆函数电路的PUF单元的电路图；

图2(b)本发明的物理不可克隆函数电路的PUF单元随机输出逻辑1时的示意图；

图2(c)本发明的物理不可克隆函数电路的PUF单元随机输出逻辑0时的示意图；

图3(a)为本发明的物理不可克隆函数电路的差分放大器阵列的电路图；

图3(b)为本发明的物理不可克隆函数电路的差分放大器单元的电路图；

图4(a)为本发明的物理不可克隆函数电路的驱动译码电路的电路图；

图4(b)为本发明的物理不可克隆函数电路的译码器输出电路的电路图；

图4(c)为本发明的物理不可克隆函数电路的驱动电路的电路图；

图5为本发明的物理不可克隆函数电路的时序控制电路的电路图；

图6为本发明的物理不可克隆函数电路在不同温度下的误码率；

图7为本发明的物理不可克隆函数电路的汉明距离。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图1所示，一种采用2T2R混合结构的物理不可克隆函数电路，包括驱动译码电路、时序控制电路、差分放大器阵列和PUF阵列，驱动译码电路具有时钟端、使能端、5位并行数据输入端、用于输出第一驱动信号OUT1的第一输出端、用于输出第二驱动信号OUT2的第二输出端和32位并行数据输出端，时序控制电路具有用于接入第一驱动信号OUT1的第一驱动端、用于接入第二驱动信号OUT2的第二驱动端、用于输出第一时序控制信号PREC_L的第一输出端、用于输出第二时序控制信号PREC_H的第二输出端和用于输出第三时序控制信号SAE的第三输出端，差分放大器阵列具有第一控制端、第二控制端、第三控制端、第一输入端、第二输入端、32位并行数据输入端、32位反相并行数据输入端、32位并行数据输出端和32位反相并行数据输出端，PUF阵列由m×m个PUF单元按照m行m列的方式排布形成，m＝32，每个PUF单元分别具有字线端WL、位线端BL和反相位线端BLB，位于第j行的32个PUF单元的字线端连接且其连接端为PUF阵列的第j行字线端WL(j-1)，j＝1，2，3，…，32，位于第k列的32个PUF电路的位线端连接且其连接端为PUF阵列的第k列的位线端BL(j-1)，位于第k列的32个PUF单元的反相位线端连接且其连接端为PUF阵列的第k列的反相位线端BLB(j-1)，k＝1，2，3，…，32；驱动译码电路的时钟端用于接入时钟信号CLK，驱动译码电路的使能端用于接入使能信号EN，驱动译码电路的5位并行数据输入端用于接入5位并行输入数据IN<0>IN<1>IN<2>IN<3>IN<4>，差分放大器阵列的第一输入端用于接入放电控制信号DCH，差分放大器阵列的第二输入端用于接入钳位电压信号VCL，驱动译码电路的第一输出端与时序控制电路的第一驱动端连接，驱动译码电路的第二输出端与时序控制电路的第二驱动端连接，驱动译码电路的32位并行数据输出端的第j位与PUF阵列的第j行字线端连接，PUF阵列的第k列的位线端和差分放大器阵列的32位并行数据输入端的第k位连接，PUF阵列的第k列的反相位线端和差分放大器阵列的32位反相并行数据输入端的第k位连接，差分放大器阵列的32位并行数据输出端输出32位并行输出数据Q0Q1…Q31，差分放大器阵列的32位反相并行数据输出端输出32位反相并行输出数据QB0QB1…QB31。

本实施例中，如图2(a)所示，每个PUF单元分别包括第一忆阻器L1、第二忆阻器L2、第一NMOS管N1和第二NMOS管N2，第一忆阻器L1的一端为PUF单元的位线端，第一忆阻器L1的另一端和第一NMOS管N1的漏极连接，第二忆阻器L2的一端为PUF单元的反相位线端，第二忆阻器L2的另一端和第二NMOS管N2的漏极连接，第一NMOS管N1的栅极和第二NMOS管N2的栅极连接且其连接端为PUF单元的字线端，第一NMOS管N1的源极和第二NMOS管N2的源极均接地。

实施例二：本实施例与实施例一基本相同，区别如下所述：

本实施例中，如图3(a)所示，差分放大器阵列由32个差分放大器单元组成，每个差分放大器单元分别具有第一控制端、第二控制端、第三控制端、第一输入端、第二输入端、第三输入端、第四输入端、输出端和反相输出端，32个差分放大器单元的第一控制端连接且其连接端为差分放大器阵列的第一控制端，32个差分放大器单元的第二控制端连接且其连接端为差分放大器阵列的第二控制端，32个差分放大器单元的第三控制端连接且其连接端为差分放大器阵列的第三控制端，32个差分放大器单元的第一输入端连接且其连接端为差分放大器阵列的第一输入端，32个差分放大器单元的第二输入端连接且其连接端为差分放大器阵列的第二输入端，第p个差分放大器单元的第三输入端为差分放大器阵列的32位并行数据输入端的第p位，第p个差分放大器单元的第四输入端为差分放大器阵列的32位反相并行数据输入端的第p位，第p个差分放大器单元的输出端为差分放大器阵列的32位并行数据输出端的第p位，第p个差分放大器单元的反相输出端为差分放大器阵列的32位反相并行数据输出端的第p位，p＝1，2，…，32。

本实施例中，如图3(b)所示，每个差分放大器单元分别包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第四PMOS管P4、第三NMOS管N3、第四NMOS管N4、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9、第一二输入与非门B1和第二二输入与非门B2，第一二输入与非门B1和第二二输入与非门B2分别具有第一输入端、第二输入端和输出端，第一PMOS管P1的源极、第二PMOS管P2的源极、第三PMOS管P3的源极和第四PMOS管P4的源极均接电源VDD，第一PMOS管P1的栅极为差分放大器单元的第一控制端，第一PMOS管P1的漏极、第二PMOS管P2的漏极、第三PMOS管P3的栅极、第三NMOS管N3的漏极、第五NMOS管N5的漏极、第七NMOS管N7的栅极和第一二输入与非门B1的第一输入端连接，第二PMOS管P2的栅极、第五NMOS管N5的栅极、第三PMOS管P3的漏极、第七PMOS管的漏极、第四PMOS管P4的漏极、第八NMOS管N8的漏极和第二二输入与非门B2的第二输入端连接，第四PMOS管P4的栅极为差分放大器单元的第二控制端，第三NMOS管N3的栅极和第八NMOS管N8的栅极连接且其连接端为差分放大器单元的第二输入端，第三NMOS管N3的源极和第四NMOS管N4的漏极连接且其连接端为差分放大器单元的第三输入端，第四NMOS管N4的栅极和第九NMOS管N9的栅极连接且其连接端为差分放大器单元的第一输入端，第四NMOS管N4的源极接地，第五NMOS管N5的源极、第七NMOS管N7的源极和第六NMOS管N6的漏极连接，第六NMOS管N6的栅极为差分放大器单元的第三控制端，第六NMOS管N6的源极接地，第八NMOS管N8的源极和第九NMOS管N9的漏极连接且其连接端为差分放大器单元的第四输入端，第九NMOS管N9的源极接地，第一二输入与非门B1的输出端和第二二输入与非门B2的第一输入端连接且其连接端为差分放大器单元的输出端，第一二输入与非门B1的第二输入端和第二二输入与非门B2的输出端连接且其连接端为差分放大器单元的反相输出端。

本实施例中，如图4(a)所示，驱动译码电路包括第一D触发器H1、第二D触发器H2、第三D触发器H3、第四D触发器H4、第五D触发器H5、第六D触发器H6、第一三输入与非门T1、第二三输入与非门T2、第三二输入与非门B3、第四二输入与非门B4、第五二输入与非门B5、第六二输入与非门B6、第七二输入与非门B7、第八二输入与非门B8、第九二输入与非门B9、第十二输入与非门B10、第一反相器I1、第二反相器I2、第三反相器I3、第四反相器I4、第五反相器I5、第六反相器I6、第七反相器I7、第八反相器I8、第九反相器I9、第十反相器I10、32个译码器输出电路和32个驱动电路；每个译码器输出电路分别具有第一输入端、第二输入端、第三输入端和输出端，每个驱动电路分别具有输入端、使能端和输出端，第一D触发器H1、第二D触发器H2、第三D触发器H3、第四D触发器H4、第五D触发器H5和第六D触发器H6分别具有输入端、时钟端、输出端和反相输出端，第一三输入与非门T1和第二三输入与非门T2分别具有第一输入端、第二输入端、第三输入端和输出端，第三二输入与非门B3、第四二输入与非门B4、第五二输入与非门B5、第六二输入与非门B6、第七二输入与非门B7、第八二输入与非门B8、第九二输入与非门B9和第十二输入与非门B10分别具有第一输入端、第二输入端和输出端，第一D触发器H1的时钟端、第二D触发器H2的时钟端、第三D触发器H3的时钟端、第四D触发器H4的时钟端、第五D触发器H5的时钟端、第六D触发器H6的时钟端、第一三输入与非门T1的第二输入端和第二三输入与非门T2的第二输入端连接且其连接端为驱动译码电路的时钟端；第五D触发器H5的输入端为驱动译码电路的5位并行数据输入端的第1位；第六D触发器H6的输入端为驱动译码电路的5位并行数据输入端的第2位；第三D触发器H3的输入端为驱动译码电路的5位并行数据输入端的第3位；第四D触发器H4的输入端为驱动译码电路的5位并行数据输入端的第4位；第一D触发器H1的输入端为驱动译码电路的5位并行数据输入端的第5位；第二D触发器H2的输入端和32个驱动电路的使能端连接且其连接端为驱动译码电路的使能端；第一D触发器H1的输出端和第二三输入与非门T2的第三输入端连接，第一D触发器H1的反相输出端和第一三输入与非门T1的第三输入端连接，第二D触发器H2的输出端、第一三输入与非门T1的第一输入端和第二三输入与非门T2的第一输入端连接，第三D触发器H3的输出端、第四二输入与非门B4的第一输入端和第六二输入与非门B6的第一输入端连接，第三D触发器H3的反相输出端、第三二输入与非门B3的第二输入端和第五二输入与非门B5的第一输入端连接，第四D触发器H4的输出端、第五二输入与非门B5的第二输入端和第六二输入与非门B6的第二输入端连接，第四D触发器H4的反相输出端、第三二输入与非门B3的第一输入端和第四二输入与非门B4的第二输入端连接，第五D触发器H5的输出端、第八二输入与非门B8的第一输入端和第十二输入与非门B10的第一输入端连接，第五D触发器H5的反相输出端、第七二输入与非门B7的第二输入端和第九二输入与非门B9的第一输入端连接，第六D触发器H6的输出端、第九二输入与非门B9的第二输入端和第十二输入与非门B10的第二输入端连接，第六D触发器H6的反相输出端、第七二输入与非门B7的第一输入端和第八二输入与非门B8的第二输入端连接，第一三输入与非门T1的输出端和第一反相器I1的输入端连接，第二三输入与非门T2的输出端和第二反相器I2的输入端连接，第三二输入与非门B3的输出端和第三反相器I3的输入端连接，第四二输入与非门B4的输出端和第四反相器I4的输入端连接，第五二输入与非门B5的输出端和第五反相器I5的输入端连接，第六二输入与非门B6的输出端和第六反相器I6的输入端连接，第七二输入与非门B7的输出端和第七反相器I7的输入端连接，第八二输入与非门B8的输出端和第八反相器I8的输入端连接，第九二输入与非门B9的输出端和第九反相器I9的输入端连接，第十二输入与非门B10的输出端和第十反相器I10的输入端连接，第一反相器I1的输出端和第1个译码器输出电路～第16个译码器输出电路的第三输入端连接且其连接端为驱动译码电路的第一输出端，第二反相器I2的输出端和第17个译码器输出电路～第32个译码器输出电路的第三输入端连接且其连接端为驱动译码电路的第二输出端，第三反相器I3的输出端分别与第1个译码器输出电路～第4个译码器输出电路的第二输入端和第17个译码器输出电路～第20个译码器输出电路的第二输入端连接，第四反相器I4的输出端分别与第5个译码器输出电路～第8个译码器输出电路的第二输入端和第21个译码器输出电路～第24个译码器输出电路的第二输入端连接，第五反相器I5的输出端分别与第9个译码器输出电路～第12个译码器输出电路的第二输入端和第25个译码器输出电路～第28个译码器输出电路的第二输入端连接，第六反相器I6的输出端分别与第13个译码器输出电路～第16个译码器输出电路的第二输入端和第29个译码器输出电路～第32个译码器输出电路的第二输入端连接，第七反相器I7的输出端分别与第1个译码器输出电路的第一输入端、第5个译码器输出电路的第一输入端、第9个译码器输出电路的第一输入端、第13个译码器输出电路的第一输入端、第17个译码器输出电路的第一输入端、第21个译码器输出电路的第一输入端、第25个译码器输出电路的第一输入端和第29个译码器输出电路的第一输入端连接，第八反相器I8的输出端分别与第2个译码器输出电路的第一输入端、第6个译码器输出电路的第一输入端、第10个译码器输出电路的第一输入端、第14个译码器输出电路的第一输入端、第18个译码器输出电路的第一输入端、第22个译码器输出电路的第一输入端、第26个译码器输出电路的第一输入端和第30个译码器输出电路的第一输入端连接，第九反相器I9的输出端分别与第3个译码器输出电路的第一输入端、第7个译码器输出电路的第一输入端、第11个译码器输出电路的第一输入端、第15个译码器输出电路的第一输入端、第19个译码器输出电路的第一输入端、第23个译码器输出电路的第一输入端、第27个译码器输出电路的第一输入端和第31个译码器输出电路的第一输入端连接，第十反相器I10的输出端分别与第4个译码器输出电路的第一输入端、第8个译码器输出电路的第一输入端、第12个译码器输出电路的第一输入端、第16个译码器输出电路的第一输入端、第20个译码器输出电路的第一输入端、第24个译码器输出电路的第一输入端、第28个译码器输出电路的第一输入端和第32个译码器输出电路的第一输入端连接，第d个译码器输出电路的输出端和第d个驱动电路的输入端连接，第d个驱动电路的输出端为驱动译码电路的32位并行数据输出端的第d位，d＝1，2，3，…32。

本实施例中，如图4(b)所示，每个译码器输出电路分别包括第三三输入与非门T3、第十一反相器I11、第十二反相器I12和第十三反相器I13；第三三输入与非门T3具有第一输入端、第二输入端、第三输入端和输出端，第三三输入与非门T3的第一输入端为译码器输出电路的第一输入端，第三三输入与非门T3的第二输入端为译码器输出电路的第二输入端，第三三输入与非门T3的第三输入端为译码器输出电路的第三输入端，第三三输入与非门T3的输出端和第十一反相器I11的输入端连接，第十一反相器I11的输出端和第十二反相器I12的输入端连接，第十二反相器I12的输出端和第十三反相器I13的输入端连接，第十三反相器I13的输出端为译码器输出电路的输出端。

本实施例中，如图4(c)所示，每个驱动电路分别包括第十一二输入与非门B11、第十四反相器I14和第十五反相器I15，第十一二输入与非门B11具有第一输入端、第二输入端和输出端，第十一二输入与非门B11的第一输入端为驱动电路的输入端，第十一二输入与非门B11的第二输入端为驱动电路的使能端，第十一二输入与非门B11的输出端和第十四反相器I14的输入端连接，第十四反相器I14的输出端和第十五反相器I15的输入端连接，第十五反相器I15的输出端为驱动电路的输出端。

本实施例中，如图5所示，时序控制电路包括第十六反相器I16、第十七反相器I17、第十八反相器I18、第十九反相器I19、第二十反相器I20、第二十一反相器I21、第二十二反相器I22、第二十三反相器I23、第二十四反相器I24、第二十五反相器I25、第二十六反相器I26、第二十七反相器I27、第二十八反相器I28、第二十九反相器I29、第三十反相器I30、第三十一反相器I31、第十二二输入与非门B12、第十三二输入与非门B13、第十四二输入与非门B14、第十五二输入与非门B15和第十六二输入与非门B16；第十二二输入与非门B12、第十三二输入与非门B13、第十四二输入与非门B14、第十五二输入与非门B15和第十六二输入与非门B16分别具有第一输入端、第二输入端和输出端；第十六反相器I16的输入端、第十二二输入与非门B12的第一输入端、第十四二输入与非门B14的第一输入端连接且其连接端为时序控制电路的第一驱动端，第十七反相器I17的输入端、第十三二输入与非门B13的第一输入端、第十五二输入与非门B15的第一输入端连接且其连接端为时序控制电路的第二驱动端，第十六反相器I16的输出端和第十八反相器I18的输入端连接，第十八反相器I18的输出端和第二十反相器I20的输入端连接，第二十反相器I20的输出端和第二十二反相器I22的输入端连接，第二十二反相器I22的输出端、第十二二输入与非门B12的第二输入端和第十四二输入与非门B14的第二输入端连接，第十七反相器I17的输出端和第十九反相器I19的输入端连接，第十九反相器I19的输出端和第二十一反相器I21的输入端连接，第二十一反相器I21的输出端和第二十三反相器I23的输入端连接，第二十三反相器I23的输出端、第十三二输入与非门B13的第二输入端和第十五二输入与非门B15的第二输入端连接，第十二二输入与非门B12的输出端和第二十四反相器I24的输入端连接，第二十四反相器I24的输出端和第二十六反相器I26的输入端连接，第二十六反相器I26的输出端和第二十八反相器I28的输入端连接，第二十八反相器I28的输出端为时序控制电路的第一输出端；第十三二输入与非门B13的输出端和第二十五反相器I25的输入端连接，第二十五反相器I25的输出端和第二十七反相器I27的输入端连接，第二十七反相器I27的输出端和第二十九反相器I29的输入端连接，第二十九反相器I29的输出端为时序控制电路的第二输出端；第十四二输入与非门B14的输出端和第十六二输入与非门B16的第二输入端连接，第十五二输入与非门B15的输出端和第十六二输入与非门B16的第一输入端连接，第十六二输入与非门B16的输出端和第三十反相器I30的输入端连接，第三十反相器I30的输出端和第三十一反相器I31的输入端连接，第三十一反相器I31的输出端为时序控制电路的第三输出端。

本发明的物理不可克隆函数电路的PUF单元随机输出逻辑1时的示意图如图2(b)所示，本发明的物理不可克隆函数电路的PUF单元随机输出逻辑0时的示意图如图2(c)所示，分析图2(b)和图2(c)可知：两个相同的忆阻器(第一忆阻器和第二忆阻器)并联，刚开始两个忆阻器的初始状态都是高电阻(HRS)状态，在BL和BLB端给予它们相同的恒定正电压，会随机使其中一个忆阻器形成导电细丝(forming)，即进行正向离子迁移，从而会使其从高电阻状态转换成低电阻(LRS)状态，而另一个仍然保持高电阻状态，如果两个忆阻器都都没有forming成功，那么就需要重新施加电压。

本发明的物理不可克隆函数电路在不同温度下的误码率如图6所示，分析图6可知：我们在0-120℃温度范围内进行了误码率的测试，实验结果表明，我们所设计的电路其误码率低于10^-5。

本发明的物理不可克隆函数电路的汉明距离如图7所示，分析图7可知：测得的芯片片内汉明距离分布符合μ＝0，σ＝0的正态分布，测得的芯片片间汉明距分布符合μ＝0.496，σ＝0.042的正态分布，实验结果表明具有很好的唯一性。

Claims (7)

1.一种采用2T2R混合结构的物理不可克隆函数电路，其特征在于包括驱动译码电路、时序控制电路、差分放大器阵列和PUF阵列，所述的驱动译码电路具有时钟端、使能端、5位并行数据输入端、用于输出第一驱动信号的第一输出端、用于输出第二驱动信号的第二输出端和32位并行数据输出端，所述的时序控制电路具有用于接入第一驱动信号的第一驱动端、用于接入第二驱动信号的第二驱动端、用于输出第一时序控制信号的第一输出端、用于输出第二时序控制信号的第二输出端和用于输出第三时序控制信号的第三输出端，所述的差分放大器阵列具有第一控制端、第二控制端、第三控制端、第一输入端、第二输入端、32位并行数据输入端、32位反相并行数据输入端、32位并行数据输出端和32位反相并行数据输出端，所述的PUF阵列由m×m个PUF单元按照m行m列的方式排布形成，m＝32，每个所述的PUF单元分别具有字线端、位线端和反相位线端，位于第j行的32个所述的PUF单元的字线端连接且其连接端为所述的PUF阵列的第j行字线端，j＝1，2，3，…，32，位于第k列的32个所述的PUF电路的位线端连接且其连接端为所述的PUF阵列的第k列的位线端，位于第k列的32个所述的PUF单元的反相位线端连接且其连接端为所述的PUF阵列的第k列的反相位线端，k＝1，2，3，…，32；所述的驱动译码电路的时钟端用于接入时钟信号，所述的驱动译码电路的使能端用于接入使能信号，所述的驱动译码电路的5位并行数据输入端用于接入5位并行输入数据，所述的差分放大器阵列的第一输入端用于接入放电控制信号，所述的差分放大器阵列的第二输入端用于接入钳位电压信号，所述的驱动译码电路的第一输出端与所述的时序控制电路的第一驱动端连接，所述的驱动译码电路的第二输出端与所述的时序控制电路的第二驱动端连接，所述的驱动译码电路的32位并行数据输出端的第j位与所述的PUF阵列的第j行字线端连接，所述的PUF阵列的第k列的位线端和所述的差分放大器阵列的32位并行数据输入端的第k位连接，所述的PUF阵列的第k列的反相位线端和所述的差分放大器阵列的32位反相并行数据输入端的第k位连接，所述的差分放大器阵列的32位并行数据输出端输出32位并行输出数据，所述的差分放大器阵列的32位反相并行数据输出端输出32位反相并行输出数据；

每个所述的PUF单元分别包括第一忆阻器、第二忆阻器、第一NMOS管和第二NMOS管，所述的第一忆阻器的一端为所述的PUF单元的位线端，所述的第一忆阻器的另一端和所述的第一NMOS管的漏极连接，所述的第二忆阻器的一端为所述的PUF单元的反相位线端，所述的第二忆阻器的另一端和所述的第二NMOS管的漏极连接，所述的第一NMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的PUF单元的字线端，所述的第一NMOS管的源极和所述的第二NMOS管的源极均接地。

2.根据权利要求1所述的一种采用2T2R混合结构的物理不可克隆函数电路，其特征在于所述的差分放大器阵列由32个差分放大器单元组成，每个所述的差分放大器单元分别具有第一控制端、第二控制端、第三控制端、第一输入端、第二输入端、第三输入端、第四输入端、输出端和反相输出端，32个所述的差分放大器单元的第一控制端连接且其连接端为所述的差分放大器阵列的第一控制端，32个所述的差分放大器单元的第二控制端连接且其连接端为所述的差分放大器阵列的第二控制端，32个所述的差分放大器单元的第三控制端连接且其连接端为所述的差分放大器阵列的第三控制端，32个所述的差分放大器单元的第一输入端连接且其连接端为所述的差分放大器阵列的第一输入端，32个所述的差分放大器单元的第二输入端连接且其连接端为所述的差分放大器阵列的第二输入端，第p个所述的差分放大器单元的第三输入端为所述的差分放大器阵列的32位并行数据输入端的第p位，第p个所述的差分放大器单元的第四输入端为所述的差分放大器阵列的32位反相并行数据输入端的第p位，第p个所述的差分放大器单元的输出端为所述的差分放大器阵列的32位并行数据输出端的第p位，第p个所述的差分放大器单元的反相输出端为所述的差分放大器阵列的32位反相并行数据输出端的第p位，p＝1，2，…，32。

3.根据权利要求2所述的一种采用2T2R混合结构的物理不可克隆函数电路，其特征在于每个所述的差分放大器单元分别包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第一二输入与非门和第二二输入与非门，所述的第一二输入与非门和所述的第二二输入与非门分别具有第一输入端、第二输入端和输出端，所述的第一PMOS管的源极、所述的第二PMOS管的源极、所述的第三PMOS管的源极和所述的第四PMOS管的源极均接电源，所述的第一PMOS管的栅极为所述的差分放大器单元的第一控制端，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第三PMOS管的栅极、所述的第三NMOS管的漏极、所述的第五NMOS管的漏极、所述的第七NMOS管的栅极和所述的第一二输入与非门的第一输入端连接，所述的第二PMOS管的栅极、所述的第五NMOS管的栅极、所述的第三PMOS管的漏极、所述的第七PMOS管的漏极、所述的第四PMOS管的漏极、所述的第八NMOS管的漏极和所述的第二二输入与非门的第二输入端连接，所述的第四PMOS管的栅极为所述的差分放大器单元的第二控制端，所述的第三NMOS管的栅极和所述的第八NMOS管的栅极连接且其连接端为所述的差分放大器单元的第二输入端，所述的第三NMOS管的源极和所述的第四NMOS管的漏极连接且其连接端为所述的差分放大器单元的第三输入端，所述的第四NMOS管的栅极和所述的第九NMOS管的栅极连接且其连接端为所述的差分放大器单元的第一输入端，所述的第四NMOS管的源极接地，所述的第五NMOS管的源极、所述的第七NMOS管的源极和所述的第六NMOS管的漏极连接，所述的第六NMOS管的栅极为所述的差分放大器单元的第三控制端，所述的第六NMOS管的源极接地，所述的第八NMOS管的源极和所述的第九NMOS管的漏极连接且其连接端为所述的差分放大器单元的第四输入端，所述的第九NMOS管的源极接地，所述的第一二输入与非门的输出端和所述的第二二输入与非门的第一输入端连接且其连接端为所述的差分放大器单元的输出端，所述的第一二输入与非门的第二输入端和所述的第二二输入与非门的输出端连接且其连接端为所述的差分放大器单元的反相输出端。

4.根据权利要求1所述的一种采用2T2R混合结构的物理不可克隆函数电路，其特征在于所述的驱动译码电路包括第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第一三输入与非门、第二三输入与非门、第三二输入与非门、第四二输入与非门、第五二输入与非门、第六二输入与非门、第七二输入与非门、第八二输入与非门、第九二输入与非门、第十二输入与非门、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器、第八反相器、第九反相器、第十反相器、32个译码器输出电路和32个驱动电路；每个所述的译码器输出电路分别具有第一输入端、第二输入端、第三输入端和输出端，每个所述的驱动电路分别具有输入端、使能端和输出端，所述的第一D触发器、所述的第二D触发器、所述的第三D触发器、所述的第四D触发器、所述的第五D触发器和所述的第六D触发器分别具有输入端、时钟端、输出端和反相输出端，所述的第一三输入与非门和所述的第二三输入与非门分别具有第一输入端、第二输入端、第三输入端和输出端，所述的第三二输入与非门、所述的第四二输入与非门、所述的第五二输入与非门、所述的第六二输入与非门、所述的第七二输入与非门、所述的第八二输入与非门、所述的第九二输入与非门和所述的第十二输入与非门分别具有第一输入端、第二输入端和输出端，所述的第一D触发器的时钟端、所述的第二D触发器的时钟端、所述的第三D触发器的时钟端、所述的第四D触发器的时钟端、所述的第五D触发器的时钟端、所述的第六D触发器的时钟端、所述的第一三输入与非门的第二输入端和所述的第二三输入与非门的第二输入端连接且其连接端为所述的驱动译码电路的时钟端；所述的第五D触发器的输入端为所述的驱动译码电路的5位并行数据输入端的第1位；所述的第六D触发器的输入端为所述的驱动译码电路的5位并行数据输入端的第2位；所述的第三D触发器的输入端为所述的驱动译码电路的5位并行数据输入端的第3位；所述的第四D触发器的输入端为所述的驱动译码电路的5位并行数据输入端的第4位；所述的第一D触发器的输入端为所述的驱动译码电路的5位并行数据输入端的第5位；所述的第二D触发器的输入端和32个所述的驱动电路的使能端连接且其连接端为所述的驱动译码电路的使能端；所述的第一D触发器的输出端和所述的第二三输入与非门的第三输入端连接，所述的第一D触发器的反相输出端和所述的第一三输入与非门的第三输入端连接，所述的第二D触发器的输出端、所述的第一三输入与非门的第一输入端和所述的第二三输入与非门的第一输入端连接，所述的第三D触发器的输出端、所述的第四二输入与非门的第一输入端和所述的第六二输入与非门的第一输入端连接，所述的第三D触发器的反相输出端、所述的第三二输入与非门的第二输入端和所述的第五二输入与非门的第一输入端连接，所述的第四D触发器的输出端、所述的第五二输入与非门的第二输入端和所述的第六二输入与非门的第二输入端连接，所述的第四D触发器的反相输出端、所述的第三二输入与非门的第一输入端和所述的第四二输入与非门的第二输入端连接，所述的第五D触发器的输出端、所述的第八二输入与非门的第一输入端和所述的第十二输入与非门的第一输入端连接，所述的第五D触发器的反相输出端、所述的第七二输入与非门的第二输入端和所述的第九二输入与非门的第一输入端连接，所述的第六D触发器的输出端、所述的第九二输入与非门的第二输入端和所述的第十二输入与非门的第二输入端连接，所述的第六D触发器的反相输出端、所述的第七二输入与非门的第一输入端和所述的第八二输入与非门的第二输入端连接，所述的第一三输入与非门的输出端和所述的第一反相器的输入端连接，所述的第二三输入与非门的输出端和所述的第二反相器的输入端连接，所述的第三二输入与非门的输出端和所述的第三反相器的输入端连接，所述的第四二输入与非门的输出端和所述的第四反相器的输入端连接，所述的第五二输入与非门的输出端和所述的第五反相器的输入端连接，所述的第六二输入与非门的输出端和所述的第六反相器的输入端连接，所述的第七二输入与非门的输出端和所述的第七反相器的输入端连接，所述的第八二输入与非门的输出端和所述的第八反相器的输入端连接，所述的第九二输入与非门的输出端和所述的第九反相器的输入端连接，所述的第十二输入与非门的输出端和所述的第十反相器的输入端连接，所述的第一反相器的输出端和第1个译码器输出电路～第16个译码器输出电路的第三输入端连接且其连接端为所述的驱动译码电路的第一输出端，所述的第二反相器的输出端和第17个译码器输出电路～第32个译码器输出电路的第三输入端连接且其连接端为所述的驱动译码电路的第二输出端，所述的第三反相器的输出端分别与第1个译码器输出电路～第4个译码器输出电路的第二输入端和第17个译码器输出电路～第20个译码器输出电路的第二输入端连接，所述的第四反相器的输出端分别与第5个译码器输出电路～第8个译码器输出电路的第二输入端和第21个译码器输出电路～第24个译码器输出电路的第二输入端连接，所述的第五反相器的输出端分别与第9个译码器输出电路～第12个译码器输出电路的第二输入端和第25个译码器输出电路～第28个译码器输出电路的第二输入端连接，所述的第六反相器的输出端分别与第13个译码器输出电路～第16个译码器输出电路的第二输入端和第29个译码器输出电路～第32个译码器输出电路的第二输入端连接，所述的第七反相器的输出端分别与第1个译码器输出电路的第一输入端、第5个译码器输出电路的第一输入端、第9个译码器输出电路的第一输入端、第13个译码器输出电路的第一输入端、第17个译码器输出电路的第一输入端、第21个译码器输出电路的第一输入端、第25个译码器输出电路的第一输入端和第29个译码器输出电路的第一输入端连接，所述的第八反相器的输出端分别与第2个译码器输出电路的第一输入端、第6个译码器输出电路的第一输入端、第10个译码器输出电路的第一输入端、第14个译码器输出电路的第一输入端、第18个译码器输出电路的第一输入端、第22个译码器输出电路的第一输入端、第26个译码器输出电路的第一输入端和第30个译码器输出电路的第一输入端连接，所述的第九反相器的输出端分别与第3个译码器输出电路的第一输入端、第7个译码器输出电路的第一输入端、第11个译码器输出电路的第一输入端、第15个译码器输出电路的第一输入端、第19个译码器输出电路的第一输入端、第23个译码器输出电路的第一输入端、第27个译码器输出电路的第一输入端和第31个译码器输出电路的第一输入端连接，所述的第十反相器的输出端分别与第4个译码器输出电路的第一输入端、第8个译码器输出电路的第一输入端、第12个译码器输出电路的第一输入端、第16个译码器输出电路的第一输入端、第20个译码器输出电路的第一输入端、第24个译码器输出电路的第一输入端、第28个译码器输出电路的第一输入端和第32个译码器输出电路的第一输入端连接，第d个译码器输出电路的输出端和第d个所述的驱动电路的输入端连接，第d个所述的驱动电路的输出端为所述的驱动译码电路的32位并行数据输出端的第d位，d＝1，2，3，…32。

5.根据权利要求4所述的一种采用2T2R混合结构的物理不可克隆函数电路，其特征在于每个所述的译码器输出电路分别包括第三三输入与非门、第十一反相器、第十二反相器和第十三反相器；所述的第三三输入与非门具有第一输入端、第二输入端、第三输入端和输出端，所述的第三三输入与非门的第一输入端为所述的译码器输出电路的第一输入端，所述的第三三输入与非门的第二输入端为所述的译码器输出电路的第二输入端，所述的第三三输入与非门的第三输入端为所述的译码器输出电路的第三输入端，所述的第三三输入与非门的输出端和所述的第十一反相器的输入端连接，所述的第十一反相器的输出端和所述的第十二反相器的输入端连接，所述的第十二反相器的输出端和所述的第十三反相器的输入端连接，所述的第十三反相器的输出端为所述的译码器输出电路的输出端。

6.根据权利要求5所述的一种采用2T2R混合结构的物理不可克隆函数电路，其特征在于每个所述的驱动电路分别包括第十一二输入与非门、第十四反相器和第十五反相器，所述的第十一二输入与非门具有第一输入端、第二输入端和输出端，所述的第十一二输入与非门的第一输入端为所述的驱动电路的输入端，所述的第十一二输入与非门的第二输入端为所述的驱动电路的使能端，所述的第十一二输入与非门的输出端和所述的第十四反相器的输入端连接，所述的第十四反相器的输出端和所述的第十五反相器的输入端连接，所述的第十五反相器的输出端为所述的驱动电路的输出端。

7.根据权利要求1所述的一种采用2T2R混合结构的物理不可克隆函数电路，其特征在于所述的时序控制电路包括第十六反相器、第十七反相器、第十八反相器、第十九反相器、第二十反相器、第二十一反相器、第二十二反相器、第二十三反相器、第二十四反相器、第二十五反相器、第二十六反相器、第二十七反相器、第二十八反相器、第二十九反相器、第三十反相器、第三十一反相器、第十二二输入与非门、第十三二输入与非门、第十四二输入与非门、第十五二输入与非门和第十六二输入与非门；所述的第十二二输入与非门、所述的第十三二输入与非门、所述的第十四二输入与非门、所述的第十五二输入与非门和所述的第十六二输入与非门分别具有第一输入端、第二输入端和输出端；所述的第十六反相器的输入端、所述的第十二二输入与非门的第一输入端、所述的第十四二输入与非门的第一输入端连接且其连接端为所述的时序控制电路的第一驱动端，所述的第十七反相器的输入端、所述的第十三二输入与非门的第一输入端、第十五二输入与非门的第一输入端连接且其连接端为所述的时序控制电路的第二驱动端，所述的第十六反相器的输出端和所述的第十八反相器的输入端连接，所述的第十八反相器的输出端和所述的第二十反相器的输入端连接，所述的第二十反相器的输出端和所述的第二十二反相器的输入端连接，所述的第二十二反相器的输出端、所述的第十二二输入与非门的第二输入端和所述的第十四二输入与非门的第二输入端连接，所述的第十七反相器的输出端和所述的第十九反相器的输入端连接，所述的第十九反相器的输出端和所述的第二十一反相器的输入端连接，所述的第二十一反相器的输出端和所述的第二十三反相器的输入端连接，所述的第二十三反相器的输出端、所述的第十三二输入与非门的第二输入端和所述的第十五二输入与非门的第二输入端连接，所述的第十二二输入与非门的输出端和所述的第二十四反相器的输入端连接，所述的第二十四反相器的输出端和所述的第二十六反相器的输入端连接，所述的第二十六反相器的输出端和所述的第二十八反相器的输入端连接，所述的第二十八反相器的输出端为所述的时序控制电路的第一输出端；所述的第十三二输入与非门的输出端和所述的第二十五反相器的输入端连接，所述的第二十五反相器的输出端和所述的第二十七反相器的输入端连接，所述的第二十七反相器的输出端和所述的第二十九反相器的输入端连接，所述的第二十九反相器的输出端为所述的时序控制电路的第二输出端；所述的第十四二输入与非门的输出端和所述的第十六二输入与非门的第二输入端连接，所述的第十五二输入与非门的输出端和所述的第十六二输入与非门的第一输入端连接，所述的第十六二输入与非门的输出端和所述的第三十反相器的输入端连接，所述的第三十反相器的输出端和所述的第三十一反相器的输入端连接，所述的第三十一反相器的输出端为所述的时序控制电路的第三输出端。