TWI786008B - 記憶體單元、記憶體裝置以及操作記憶體裝置的方法 - Google Patents

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Abstract

一種記憶體單元，其包含一對交叉耦合的反相器、第一開關電路與第二開關電路。該對交叉耦合的反相器包含第一反相器與第二反相器。該第一反相器的第一高電位供電端與第一低電位供電端分別耦接於高電位訊號與低電位訊號。該第二反相器的輸入端與輸出端分別耦接於該第一反相器的輸出端與輸入端。該第二反相器的第二高電位供電端與第二低電位供電端分別耦接於另一高電位訊號與另一低電位訊號。該第一開關電路用以選擇性地將該第一反相器的輸出端耦接於位元線。該第二開關電路用以選擇性地將該第二反相器的輸出端耦接於該位元線的互補位元線。

Description

記憶體單元、記憶體裝置以及操作記憶體裝置的方法
本發明係關於記憶體單元，尤指一種用以實現可控的物理不可複製功能的記憶體單元與記憶體裝置，以及操作記憶體裝置的方法。
隨著物聯網的概念逐漸在新一代的工業系統實現，物聯網的安全性已是現今面臨的主要挑戰之一。例如，在物聯網設備供應鏈的運輸過程中，晶片可能會被替換為微控制器，導致通訊金鑰外洩。為了保護物聯網裝置不受駭客操控及逆向工程的影響，物聯網的開發者通常會將加密金鑰或關鍵參數保護在加密硬體內部，以防止被盜取或竄改。由於物理不可複製功能（physically unclonable function，PUF）可在無需其他資安資產的情形下，利用元件製程變數的不可控制性而實現安全認證（secure authentication）與專屬晶片識別碼（chip identification，chip ID），因此頗受物聯網的開發者的青睞。
本發明的實施例提供一種用以實現可控的物理不可複製功能的記憶體單元與記憶體裝置，以及操作記憶體裝置的方法。
本發明的某些實施例包含一種記憶體單元，其包含一對交叉耦合的反相器、一第一開關電路以及一第二開關電路。該對交叉耦合的反相器包含一第一反相器與一第二反相器。該第一反相器的一第一高電位供電端與一第一低電位供電端分別耦接於一第一高電位訊號與一第一低電位訊號。該第二反相器的輸入端與輸出端分別耦接於該第一反相器的輸出端與輸入端。該第二反相器的一第二高電位供電端耦接於不同於該第一高電位訊號之一第二高電位訊號，且該第二反相器的一第二低電位供電端耦接於不同於該第一低電位訊號之一第二低電位訊號。該第一開關電路用以選擇性地將該第一反相器的輸出端耦接於一對互補位元線中的一位元線。該第二開關電路用以選擇性地將該第二反相器的輸出端耦接於該對互補位元線中的另一位元線。
本發明的某些實施例包含一種記憶體裝置，其包含複數條字元線、複數對互補位元線、一記憶體單元陣列以及一控制電路。該記憶體單元陣列包含複數個記憶體單元。每一記憶體單元耦接於該複數條字元線中相對應的一字元線，並耦接於該複數對互補位元線中相對應的一對互補位元線。該記憶體單元包含一交叉耦合閂鎖器、一第一開關電路以及一第二開關電路。該交叉耦合閂鎖器包含一第一儲存節點、一第二儲存節點、一第一電路分支與一第二電路分支。該第一電路分支的輸出端與輸入端分別耦接於該第一儲存節點與該第二儲存節點，且該第一電路分支的一第一高電位供電端與一第一低電位供電端分別耦接於一第一高電位訊號與一第一低電位訊號。該第二電路分支的輸出端與輸入端分別耦接於該第二儲存節點與該第一儲存節點，且該第二電路分支的一第二高電位供電端與一第二低電位供電端分別耦接於一第二高電位訊號與一第二低電位訊號。該第一開關電路用以因應該字元線的啟動，將該第一儲存節點耦接於該對互補位元線中的一位元線。該第二開關電路用以因應該字元線的啟動，將該第二儲存節點耦接於該對互補位元線中的另一位元線。該控制電路耦接於該記憶體單元陣列，用以提供該第一高電位訊號、該第二高電位訊號、該第一低電位訊號及該第二低電位訊號。該第一高電位訊號與該第二高電位訊號係於不同的時間點就緒，以及該第一低電位訊號與該第二低電位訊號係於不同的時間點就緒。
本發明的某些實施例包含一種操作一記憶體裝置的方法，其包含：將一第一高電位訊號與一第二高電位訊號耦接於至該記憶體裝置中每一記憶體單元的一對交叉耦合的反相器，其中該第一高電位訊號比該第二高電位訊號提早就緒，該對交叉耦合的反相器包含彼此交叉耦合的一第一反相器與一第二反相器，該第一高電位訊號耦接於該第一反相器的高電位供電端，且該第二高電位訊號耦接於該第二反相器的高電位供電端；將一第一低電位訊號與一第二低電位訊號耦接於該交叉耦合閂鎖器，其中該第二低電位訊號比該第一低電位訊號提早就緒；該第一低電位訊號耦接於該第一反相器的低電位供電端，且該第二低電位訊號耦接於該第二反相器的低電位供電端；以及根據該第一高電位訊號與該第二高電位訊號各自完成上電的時間差，以及該第一低電位訊號與該第低高電位訊號各自完成上電的時間差，調整該記憶體裝置中輸出高邏輯位準之資料的記憶體單元的個數。
藉由本發明所提供之記憶體控制方案，記憶體裝置所實現的物理不可複製功能不僅適用於物聯網應用，並且提供了可控制的解鎖晶片識別碼以及可重複的隨機晶片識別碼。此外，本發明所提供之記憶體控制方案可應用至在記憶體測試之前的記憶體資料狀態之預載操作，而無需額外執行讀取及寫入操作。
以下發明內容提供了多種實施方式或例示，其能用以實現本發明內容的不同特徵。下文所述之元件與配置的具體例子係用以簡化本發明內容。當可想見，這些敘述僅為例示，其本意並非用於限制本發明。舉例來說，本發明內容可能會在多個例示中重複使用元件符號和/或標號。此種重複使用乃是基於簡潔與清楚的目的，且其本身不代表所討論的不同實施例及/或組態之間的關係。此外，若將一元件描述為與另一元件「連接（connected to）」或「耦接（coupled to）」，則兩者可直接連接或耦接，或兩者之間可能出現其他中間（intervening）元件。
基於靜態隨機存取記憶體（static random access memory，SRAM）的物理不可複製功能被視為能夠產生隨機晶片識別碼的技術選項之一。例如，可利用記憶體在上電（power-up）期間受到雜訊與製程變異的影響而不規則產生的儲存狀態，來實現隨機識別碼。然而，由於晶粒與晶粒之間存在變異，因此，不同的晶片難以提供可重複的專屬晶片識別碼。此外，在現有用以實現物理不可複製功能之SRAM中，記憶體單元所輸出之資料「0」與資料「1」兩者出現的機率大致是相同的，因此無法提供其他可能的隨機資料分布。
根據本發明某些實施例所提供的多個記憶體單元（memory bitcell），其中每一記憶體單元的核心部分（例如交叉耦合的閂鎖器，cross-coupled latch）可由不同的電源訊號來供電。藉由各別控制記憶體單元所耦接的不同電源訊號，實現可控制/可重複的資料狀態。根據本發明某些實施例所提供的多個記憶體裝置，其中每一記憶體裝置所包含的多個記憶體單元各自的資料狀態是可控制/可重複的，進而實現可控制/可重複的隨機晶片識別碼。此外，根據本發明的某些實施例，亦具體展現並且提供了操作記憶體裝置的方法。除了實現可重複的隨機晶片識別碼，本發明所提供的記憶體控制方案也可應用於其他方面，諸如提供可控制的解鎖識別碼，或預載記憶體之資料狀態。進一步的說明如下。
圖1是根據本發明某些實施例之記憶體裝置的方塊示意圖。記憶體裝置100可以是靜態隨機存取記憶體（static random access memory，SRAM）或其他包含交叉耦合閂鎖器（cross-coupled latch）的記憶體，例如磁阻式隨機存取記憶體（magnetoresistive random access memory，MRAM）。記憶體裝置100可包含（但不限於）複數條字元線WL[0]～WL[m]、複數對互補位元線102[0]～102[n]、一記憶體陣列110、一控制電路120及複數個感測放大器130[0]～130[n]，其中m與n均是正整數。記憶體陣列110包含複數個記憶體單元，諸如排列為(m+1)列與(n+1)行的複數個記憶體單元MC 0,0～MC m,n。
為了簡潔起見，圖1僅繪示了排列為3列與2行的複數個記憶體單元MC 0,0～MC 2,1（亦即，m=2且n=1）。每一行的記憶體單元經由一對互補位元線（參考圖1的2對互補位元線102[0]及102[1]）耦接於一感測放大器（亦即，感測放大器130[0]/130[1]）。此外，每一記憶體單元可由（但不限於）SRAM記憶體單元來實施，並耦接於一字元線與一對互補位元線。舉例來說，記憶體單元MC 0,0耦接於字元線WL[0]、位元線BL[0]與位元線BLB[0]。
於此實施例中，每一記憶體單元可由不同的電源訊號所供電。例如，記憶體單元MC 0,0可由不同的高電位訊號VDD1與VDD2所供電。不同的高電位訊號VDD1與VDD2可於不同的時間點就緒（ready），或於不同時間點完成上電。又例如，記憶體單元MC 0,0可由不同的低電位訊號VSS1與VSS2所供電。不同的低電位訊號VSS1與VSS2可於不同的時間點就緒，或於不同時間點完成上電。
控制電路120耦接於記憶體單元陣列110，用以提供高電位訊號VDD1、高電位訊號VDD2、低電位訊號VSS1及低電位訊號VSS2。控制電路120可各別控制高電位訊號VDD1、高電位訊號VDD2、低電位訊號VSS1及低電位訊號VSS2的上電行為，諸如各電位訊號（各電源訊號）的啟動時間，及/或訊號位準的變化速率。於此實施例中，控制電路120可經由各自分離的電源軌（power supply rail）（圖1未示）來提供高電位訊號VDD1、高電位訊號VDD2、低電位訊號VSS1及低電位訊號VSS2。
感測放大器130[0]用以根據一對位元線BL[0]與BLB[0]上的訊號產生一感測輸出SO[0]。例如，感測放大器130[0]感測並放大位元線BL[0]與BLB[0]兩者之間的電壓差，據以產生感測輸出SO[0]。同樣地，感測放大器130[1] 用以根據一對位元線BL[1]與BLB[1]上的訊號產生一感測輸出SO[1]。
圖2是圖1所示之記憶體單元MC 0,0根據本發明某些實施的示意圖。應注意到，圖1所示之其他記憶體單元均可採用圖2所示之架構。於圖2所示之實施例中，記憶體單元MC 0,0包含一交叉耦合閂鎖器240、一開關電路262及一開關電路266。交叉耦合閂鎖器240包含儲存節點Q與QB、電路分支242與電路分支246。儲存節點Q與儲存節點QB各自儲存的資料可以是彼此互補的資料。電路分支242的輸出端T O1與電路分支246的輸入端T I2均耦接於儲存節點Q，而電路分支242的輸入端T I1與電路分支246的輸出端T O2均耦接於儲存節點QB。也就是說，電路分支242與電路分支246彼此交叉耦合，其中電路分支242的輸入端T I1與輸出端T O1分別耦接於電路分支246的輸出端T O2與輸入端T I2。
電路分支242與電路分支246可由（但不限於）一對交叉耦合的反相器來實施。該對交叉耦合的反相器包含反相器252與256。反相器252的輸入端T I1與輸出T O1分別耦接於儲存節點QB與儲存節點Q。反相器252的高電位供電端T H1與低電位供電端T L1分別耦接於高電位訊號VDD1與低電位訊號VSS1。舉例來說（但本發明不限於此），反相器252可包含電晶體MP1與MN1。電晶體MP1與電晶體MN1各自的閘極均耦接於輸入端T I1，而電晶體MP1與電晶體MN1各自的汲極均耦接於輸出端T O1。電晶體MP1的源極耦接於高電位供電端T H1，以及電晶體MN1的源極耦接於低電位供電端T L1。
反相器256的輸入端T I2與輸出T O2分別耦接於儲存節點Q與儲存節點QB。反相器256的高電位供電端T H2與低電位供電端T L2分別耦接於高電位訊號VDD2與低電位訊號VSS2。舉例來說（但本發明不限於此），反相器254可包含電晶體MP2與MN2。電晶體MP2與電晶體MN2各自的閘極均耦接於輸入端T I2，而電晶體MP2與電晶體MN2各自的汲極均耦接於輸出端T O2。電晶體MP2的源極耦接於高電位供電端T H2，以及電晶體MN2的源極耦接於低電位供電端T L2。
於此實施例中，高電位訊號VDD1與高電位訊號VDD2可分別經由分開的電源軌耦接於高電位供電端T H1與高電位供電端T H2，而具有不同的上電行為。此外，低電位訊號VSS1與低電位訊號VSS2可分別經由分開的電源軌耦接於低電位供電端T L1與低電位供電端T L2，而具有不同的上電行為。也就是說，反相器252與反相器256可由不同的電源訊號（電源軌）所供電。
開關電路262用以選擇性地將反相器252的輸出端T O1耦接於位元線BL[0]。開關電路266用以選擇性地將反相器256的輸出端T O2耦接於位元線BLB[0]。例如，當字元線WL[0]啟動（activated）時，開關電路262可將反相器252的輸出端T O1耦接於位元線BL[0]。當字元線WL[0]未啟動時，反相器252的輸出端T O1則是未耦接於位元線BL[0]。同樣地，開關電路266可因應字元線WL[0]的啟動將反相器266的輸出端T O2耦接於位元線BLB[0]。
舉例來說，開關電路262可由一電晶體MT1來實施。電晶體MT1用以因應字元線WL[0]的啟動，將儲存節點Q耦接於位元線BL[0]。開關電路266可由一電晶體MT2來實施。電晶體MT2用以因應字元線WL[0]的啟動，將儲存節點QB耦接於位元線BLB[0]。
請連同圖1參閱圖2。於操作中，控制電路120可各別控制高電位訊號VDD1與高電位訊號VDD2的上電行為，及/或各別控制低電位訊號VSS1與低電位訊號VSS2的上電行為。例如，控制電路120可使高電位訊號VDD1比高電位訊號VDD2提早就緒（或提早完成上電）。也就是說，高電位訊號VDD1之訊號位準可比高電位訊號VDD2之訊號位準提早上升至最低工作電壓位準；根據本發明的某些實施例，高電位訊號VDD1/VDD2之額定電壓位準＞0V，由其供電之電晶體，須在高電位訊號VDD1/VDD2上升至前述最低工作電壓位準之後，才能正常運作。因此，高電位供電端T H1的電壓位準可比高電位供電端T H2的電壓位準提早上升至一預定位準（例如該最低工作電壓位準、臨界(threshold)電壓位準，或是觸發電壓位準，亦即電源電壓位準的1/2，又或者是高電位訊號VDD1/VDD2之額定電壓位準）。又例如，控制電路120可使低電位訊號VSS2比低電位訊號VSS1提早就緒（或提早完成上電）。也就是說，低電位訊號VSS2之訊號位準可比低電位訊號VSS1之訊號位準提早下降至最高工作電壓位準；根據本發明的某些實施例，低電位訊號VSS1/VSS2之額定電壓位準≤0V，由其供電之電晶體，須在低電位訊號VSS1/VSS2下降至前述最高工作電壓位準之後，才能正常運作。因此，低電位供電端T L2的電壓位準可比低電位供電端T L1的電壓位準提早下降至一預定位準（例如該最高工作電壓位準、臨界電壓位準，或是觸發電壓位準，亦即電源電壓位準的1/2，又或者是低電位訊號VSS1/VSS2之額定電壓位準）。
當高電位訊號VDD1比高電位訊號VDD2提早就緒，及/或低電位訊號VSS2比低電位訊號VSS1提早就緒時，儲存節點Q處於高邏輯位準的機率可大於儲存節點QB處於高邏輯位準的機率。因此，當字元線WL[0]啟動時，位元線BL[0]/BL[1]輸出高位準訊號的機率會大於位元線BLB[0]/BLB[1]輸出高位準訊號的機率。例如，在高電位訊號VDD2是在高電位訊號VDD1就緒之後才啟動，且低電位訊號VSS1是在低電位訊號VSS2就緒之後才啟動的情形下，記憶體單元陣列110中各記憶體單元的儲存節點Q均可處於高邏輯位準（例如，對應於資料「1」）。
藉由提供不同的電源訊號予記憶體單元中的交叉耦合閂鎖器，並各自控制不同電源訊號的上電行為，本發明所提供之記憶體控制方案能夠實現可控制/可重複的資料狀態。
以上所述係僅供說明之需，並非用來限制本發明的範圍。舉例來說，電路分支242與電路分支246可由一對交叉耦合的反及閘、一對交叉耦合的反或閘或其他交叉耦合的電路分支來實施。只要是電路分支242的高電位供電端T H1與低電位供電端T L1分別耦接於高電位訊號VDD1與低電位訊號VSS1，且電路分支246的高電位供電端T H2與低電位供電端T L2分別耦接於高電位訊號VDD2與低電位訊號VSS2，相關的設計變化亦屬於本發明的範疇。在某些例子中，控制電路120另可藉由控制至少一電源訊號的啟動時間、高電位訊號VDD1與VDD2各自的轉換到高位準（例如上升超過臨界電壓）兩者的重疊時間、低電位訊號VSS1與VSS2各自的轉換到低位準（例如下降低於臨界電壓）兩者的重疊時間，及/或至少一電位訊號之訊號位準的變化速率，來調整電源訊號的上電行為。
為方便理解本發明的內容，以下給出了不同電源訊號各自的上電行為的某些實施方式，以進一步說明本發明所提供之記憶體控制方案。然而，這並非用來限制本發明的範圍。
根據本發明某些實施例，用於操作圖1之記憶體裝置100的方法之流程圖如圖3所示，採用圖3所示之方法來操作圖1之記憶體裝置100其相關訊號波形的示意圖則可參考圖4。請一併參閱圖1～圖4，記憶體裝置100的各記憶體單元均採用圖2所示之記憶體單元結構。首先，於步驟302中，記憶體裝置100可處於初始狀態。舉例來說，記憶體裝置100可操作在解鎖晶片識別碼的除錯模式中。控制電路120可將高電位訊號VDD1、高電位訊號VDD2、低電位訊號VSS1及低電位訊號VSS2分別設定為相對應的初始位準（時間點t0之前）。
於步驟304中，控制電路120啟動高電位訊號VDD1、高電位訊號VDD2、低電位訊號VSS1及低電位訊號VSS2，其中高電位訊號VDD1與高電位訊號VDD2經由彼此分開的電源軌耦接於同一記憶體單元的交叉閂鎖器，低電位訊號VSS1與低電位訊號VSS2經由彼此分開的電源軌耦接於同一記憶體單元的交叉閂鎖器。
控制電路120可各別控制高電位訊號VDD1、高電位訊號VDD2、低電位訊號VSS1及低電位訊號VSS2各自的啟動時間。舉例來說，高電位訊號VDD1係早於高電位訊號VDD2之前啟動。也就是說，控制電路120可先致能高電位訊號VDD1轉換到高位準，再致能高電位訊號VDD2轉換到高位準。此外，高電位訊號VDD1可與低電位訊號VSS2同時啟動，及/或高電位訊號VDD2可與低電位訊號VSS1同時啟動。又例如，低電位訊號VSS2係早於低電位訊號VSS1之前啟動，其中控制電路120可先致能低電位訊號VSS2轉換到低位準，再致能低電位訊號VSS1轉換到低位準。低電位訊號VSS2可與高電位訊號VDD1同時啟動，及/或低電位訊號VSS1可與高電位訊號VDD2同時啟動。
於此實施例中，控制電路120可控制高電位訊號VDD1與高電位訊號VDD2各自的上電時序彼此不重疊，以及控制低電位訊號VSS1與低電位訊號VSS2各自的上電時序彼此不重疊。例如，控制電路120可同時啟動高電位訊號VDD1與低電位訊號VSS2（時間點t0），並且在經過一延遲時間tD之後，同時啟動高電位訊號VDD2與低電位訊號VSS1（時間點t1）。延遲時間tD可大於高電位訊號VDD1轉換到高位準所需的時間，且大於低電位訊號VSS2轉換到低位準所需的時間。
應注意到，在高電位訊號VDD1的上電過程中，增加高電位訊號VDD1之訊號位準可提升儲存節點Q的電壓位準；在高電位訊號VDD2的上電過程中，增加高電位訊號VDD2之訊號位準可提升儲存節點QB的電壓位準，而降低儲存節點Q的電壓位準。因此，在控制電路120是在高電位訊號VDD1完成上電之後才啟動高電位訊號VDD2的情形下，可使儲存節點Q處於高邏輯位準的機率大於儲存節點QB處於高邏輯位準的機率。
此外，在低電位訊號VSS1的上電過程中，低電位訊號VSS1之訊號位準下降會降低儲存節點Q的電壓位準；在低電位訊號VSS2的上電過程中，低電位訊號VSS2之訊號位準下降會降低儲存節點QB的電壓位準，而提升儲存節點Q的電壓位準。因此，在控制電路120是在低電位訊號VSS2完成上電之後才啟動低電位訊號VSS1的情形下，可使儲存節點Q處於高邏輯位準的機率大於儲存節點QB處於高邏輯位準的機率。於此實施例中，由於控制電路120是在高電位訊號VDD1與低電位訊號VSS2均已就緒（完成上電）之後才啟動高電位訊號VDD2與低電位訊號VSS1，因此，記憶體陣列110中的各記憶體單元可處於資料「1」狀態，其中各記憶體單元之儲存節點Q均處於高邏輯位準（步驟306）。
於步驟308中，讀出記憶體裝置100所儲存的資料。例如，感測放大器130[0]可根據位元線BL[0]與位元線BLB[0]上的訊號，產生感測輸出SO[0]，其指示出記憶體單元MC 0,0/MC 1,0/MC 2,0儲存了資料「1」。
於步驟310中，自記憶體裝置100讀出的資料可作為可重複的解鎖晶片識別碼。例如，在各記憶體單元均儲存了相同資料內容（例如資料「1」）的情形下，可根據自記憶體裝置100讀出的資料，實現出每一位數均為「1」或「0」的預設解鎖密碼。
請參閱圖5，其為根據本發明某些實施例採用圖3所示之方法來操作圖1之記憶體裝置100相關感測輸出的機率分布示意圖。曲線500是在記憶體裝置100處於初始狀態時感測輸出的機率分布。曲線501是在記憶體裝置100中是記憶體裝置100中儲存資料「1」之記憶體單元的感測輸出的機率分布。曲線500與曲線501大致相同/相似，兩者主要差別在於曲線501對應的感測輸出平均值μ1位於曲線500對應的感測輸出平均值μ0的右側。因此，記憶體裝置100可實現每一位數均為「1」的預設解鎖密碼。
在某些實施例中，控制電路120可調整高電位訊號VDD1之上電過程（轉換到高位準）與高電位訊號VDD2之上電過程（轉換到高位準）兩者的重疊時間，以調整記憶體陣列110中相對應之儲存節點Q處於高邏輯位準的記憶體單元的個數。在某些實施例中，控制電路120可調整低電位訊號VSS1之上電過程（轉換到低位準）與低電位訊號VSS2之上電過程（轉換到低位準）兩者的重疊時間，以調整記憶體陣列110中相對應之儲存節點Q處於高邏輯位準的記憶體單元的個數。
根據本發明某些實施例，用於操作圖1之記憶體裝置100的方法之流程圖如圖6所示，採用圖6所示之方法來操作圖1之記憶體裝置100其相關訊號波形示意圖則可參考圖7。請一併參閱圖1、圖2、圖6及圖7，記憶體裝置100的各記憶體單元均採用圖2所示之記憶體單元結構。首先，於步驟602中，記憶體裝置100可處於初始狀態，例如操作在解鎖晶片識別碼的除錯模式中。控制電路120可將高電位訊號VDD1、高電位訊號VDD2、低電位訊號VSS1及低電位訊號VSS2分別設定為相對應的初始位準（時間點T0之前）。
於步驟604中，控制電路120可調整/設定至少一電源訊號的上電行為。於此實施例中，控制電路120可調整高電位訊號VDD1轉換到高位準與高電位訊號VDD2轉換到高位準兩者的重疊時間，及/或低電位訊號VSS1轉換到低位準與低電位訊號VSS2轉換到低位準兩者的重疊時間。
例如，控制電路120可藉由調整高電位訊號VDD1與高電位訊號VDD2之至少其一的斜坡上升速率（ramp-up rate），及/或高電位訊號VDD1與高電位訊號VDD2之至少其一的啟動時間，來調整高電位訊號VDD1轉換到高位準與高電位訊號VDD2轉換到高位準兩者的重疊時間。又例如，控制電路120可藉由調整低電位訊號VSS1與低電位訊號VSS2之至少其一的斜坡下降速率（ramp-down rate），及/或低電位訊號VSS1與低電位訊號VSS2之至少其一的啟動時間，來調整低電位訊號VSS1轉換到低位準與低電位訊號VSS2轉換到低位準兩者的重疊時間。
於步驟606中，控制電路120可根據所設定之電源訊號的上電行為，啟動高電位訊號VDD1、高電位訊號VDD2、低電位訊號VSS1及低電位訊號VSS2。於此實施例中，高電位訊號VDD1之訊號位準的上升速率可大於高電位訊號VDD2之訊號位準的上升速率。控制電路120可同時啟動高電位訊號VDD1與高電位訊號VDD2（時間點T0），使高電位訊號VDD1轉換到高位準與高電位訊號VDD2轉換到高位準兩者的重疊時間（標註為Tov），實質上等於高電位訊號VDD1轉換到高位準轉換所需的時間。此外，低電位訊號VSS2之訊號位準的下降速率可大於低電位訊號VSS1之訊號位準的下降速率。控制電路120可同時啟動低電位訊號VSS1與低電位訊號VSS2（時間點T0），使低電位訊號VSS1轉換到低位準與低電位訊號VSS2轉換到低位準兩者的重疊時間（標註為Tov），實質上等於低電位訊號VSS2轉換到低位準轉換所需的時間。
於步驟608中，記憶體裝置100具有可控制/可重複的隨機資料狀態。以記憶體單元MC 0,0為例，在高電位訊號VDD1比高電位訊號VDD2提早完成上電的情形下，儲存節點Q處於高邏輯位準的機率係大於儲存節點QB處於高邏輯位準的機率。在低電位訊號VSS2比低電位訊號VSS1提早完成上電的情形下，儲存節點Q處於高邏輯位準的機率係大於儲存節點QB處於高邏輯位準的機率。因此，在圖7所示之實施例中，處於資料「1」狀態之記憶體單元（亦即，相對應之儲存節點Q處於高邏輯位準的記憶體單元）的個數，會多於處於資料「0」狀態之記憶體單元（亦即，相對應之儲存節點Q處於低邏輯位準的記憶體單元）的個數。處於資料「1」狀態之記憶體單元的個數與處於資料「0」狀態之記憶體單元的個數兩者的比例，可根據控制電路120所設定之電源訊號的上電行為來調整。
於步驟610中，判斷用以產生隨機資料狀態的操作是否已完成。若是，執行步驟612；反之，回到步驟602。舉例來說（但本發明不限於此），控制電路120可判斷處於資料「1」狀態之記憶體單元的個數與處於資料「0」狀態之記憶體單元的個數兩者的比例是否滿足一預定條件，諸如大於或小於一預定值。若判斷出上述比例已滿足該預定條件，則可代表產生隨機資料狀態的操作已完成。若判斷出上述比例尚未滿足該預定條件，則可回到步驟602，使控制電路120可調整至少一電源訊號的上電行為（步驟604）。
於步驟612中，讀出記憶體裝置100所儲存的資料。例如，感測放大器130[0]可根據位元線BL[0]與位元線BLB[0]上的訊號，產生感測輸出SO[0]，其指示出記憶體單元MC 0,0/MC 1,0/MC 2,0儲存了資料「1」或資料「0」。
於步驟614中，自記憶體裝置100讀出的資料可作為可重複的隨機晶片識別碼。舉例來說（但本揭示不限於此），可根據自記憶體裝置100讀出的資料「1」的個數與資料「0」的個數兩者的比例，產生一隨機晶片識別碼。由於資料「1」的個數與資料「0」的個數兩者的比例可根據各電源訊號的上電行為來調整，因此，該隨機晶片識別碼是可控制且可重複的。
請參閱圖8，其為根據本發明某些實施例採用圖6所示之方法來操作圖1之記憶體裝置100相關感測輸出的機率分布示意圖。曲線800是在記憶體裝置100處於初始狀態時感測輸出的機率分布。曲線801是記憶體裝置100中儲存資料「1」之記憶體單元的感測輸出的機率分布。曲線802是記憶體裝置100中儲存資料「0」之記憶體單元的感測輸出的機率分布。於此實施例中，曲線801對應的感測輸出平均值μ1’對應的機率值PY，大於曲線802對應的感測輸出平均值μ2’ 對應的機率值PX。也就是說，處於資料「1」狀態之記憶體單元的個數大於處於資料「0」狀態之記憶體單元的個數。
藉由本發明所提供之記憶體控制方案，記憶體裝置所實現的物理不可複製功能不僅適用於物聯網應用，並且提供了可控制的解鎖晶片識別碼以及可重複的隨機晶片識別碼。此外，由於本發明所提供之記憶體控制方案可使記憶體單元具有可控制/可重複的資料狀態，因此，可應用至在記憶體測試之前的記憶體資料狀態之預載操作，而無需額外執行讀取及寫入操作。
圖9是根據本發明某些實施例的操作記憶體裝置的方法流程圖。為方便說明，以下搭配圖1所示之記憶體裝置100與圖2所示之記憶體單元MC 0,0來說明方法900。應注意到，方法900可應用於圖1所示之各記憶體單元，而不至於悖離本發明的範圍。此外，在某些實施例中，方法900可包含其他操作。在某些實施例中，方法900的操作可採用不同的順序來進行，及/或採用其他實施方式。
於步驟902中，將第一高電位訊號與第二高電位訊號耦接於至記憶體裝置中每一記憶體單元的一對交叉耦合的反相器，其中第一高電位訊號比第二高電位訊號提早就緒。這對交叉耦合的反相器包含彼此交叉耦合的第一反相器與第二反相器，第一高電位訊號耦接於第一反相器的高電位供電端，且第二高電位訊號耦接於第二反相器的高電位供電端。例如，控制電路120將高電位訊號VDD1提供給反相器252之高電位供電端T H1，以及將高電位訊號VDD2提供給反相器256之高電位供電端T H2。高電位訊號VDD1比高電位訊號VDD2提早就緒。
於步驟904中，將第一低電位訊號與第二低電位訊號耦接於前述的一對交叉耦合的反相器，其中第二低電位訊號比第一低電位訊號提早就緒。第一低電位訊號耦接於第一反相器的低電位供電端，且第二低電位訊號耦接於第二反相器的低電位供電端。例如，控制電路120將低電位訊號VSS1提供給反相器252之低電位供電端T L1，以及將低電位訊號VSS2提供給反相器256之低電位供電端T L2。低電位訊號VSS2比低電位訊號VSS1提早就緒。
於步驟906中，根據第一高電位訊號與第二高電位訊號各自就緒的時間差，以及第一低電位訊號與第低高電位訊號各自就緒的時間差，調整記憶體裝置中輸出高邏輯位準之資料的記憶體單元個數與輸出低邏輯位準之資料的記憶體單元個數兩者之間的比例。例如，控制電路120可根據高電位訊號VDD1與高電位訊號VDD2各自完成上電的時間差，以及低電位訊號VSS1與低電位訊號VSS2各自完成上電的時間差，調整記憶體裝置100中輸出高邏輯位準之資料（即資料「1」）的記憶體單元個數。
舉例來說，控制電路120可增加高電位訊號VDD1轉換到高位準與高電位訊號VDD2轉換到高位準兩者的重疊時間，以及增加低電位訊號VSS1轉換到低位準與低電位訊號VSS1轉換到低位準兩者的重疊時間，以減少記憶體裝置100中輸出資料「1」的記憶體單元的個數。
此外，在高電位訊號VDD1與高電位訊號VDD2係同時啟動，且低電位訊號VSS1與低電位訊號VSS2係同時啟動的某些實施例中，控制電路120可增加高電位訊號VDD2之訊號位準的上升速率，及/或增加低電位訊號VSS1之訊號位準的下降速率，以減少記憶體裝置100中輸出資料「1」的記憶體單元的個數。例如，在圖7所示之實施例中，當高電位訊號VDD2之訊號位準的上升速率增加時，高電位訊號VDD2會早一點完成上電（如虛線LH所示之上電行為），使儲存節點QB處於高邏輯位準的機率增加，進而降低儲存節點Q處於高邏輯位準的機率。此外，當低電位訊號VSS1之訊號位準的下降速率增加時，低電位訊號VSS1會早一點完成上電（如虛線LL所示之上電行為），使儲存節點Q處於高邏輯位準的機率減少。因此，可減少記憶體裝置100中輸出資料「1」的記憶體單元的個數。
由於所屬技術領域中具有通常知識者在閱讀上述關於圖1至圖8的段落說明之後，應可瞭解方法900的操作細節，因此，進一步的說明在此便不再贅述。
上文的敘述簡要地提出了本發明某些實施例之特徵，而使得本發明所屬技術領域具有通常知識者可更全面地理解本發明的多種態樣。本發明所屬技術領域具有通常知識者當可明瞭，其可輕易地利用本發明作為基礎，來設計或更動其他製程與結構，以實現與此處所述之實施方式相同的目的和/或達到相同的優點。本發明所屬技術領域具有通常知識者應當明白，這些均等的實施方式仍屬於本發明之精神與範圍，且其可進行各種變更、替代與更動，而不會悖離本發明之精神與範圍。
100:記憶體裝置
102[0],102[1]:一對互補位元線
110:記憶體陣列
120:控制電路
130[0],130[1]:感測放大器
240:交叉耦合閂鎖器
242,246:電路分支
252,256:反相器
262,266:開關電路
302~310,602~614,902~906:步驟
500,501,800,801,802:曲線
900:方法
BL[0],BLB[0],BL[1],BLB[1]:位元線
LH,LL 虛線
MC 0,0~MC 2,1:記憶體單元
MP1,MP2,MN1,MN2,MT1,MT2:電晶體
PX,PY:機率值
Q,QB:儲存節點
SO[0],SO[1]:感測輸出
t0,t1,T0:時間點
tD:延遲時間
T H1,T H2:高電位供電端
T I1,T I2:輸入端
T L1,T L2:低電位供電端
T O1,T O2:輸出端
Tov:重疊時間
VDD1,VDD2:高電位訊號
VSS1,VSS2:低電位訊號
WL[0],WL[1],WL[2]:字元線
μ0,μ1,μ1’,μ2’:感測輸出平均值
搭配附隨圖式來閱讀下文的實施方式，可清楚地理解本發明的多種態樣。應注意到，根據本領域的標準慣例，圖式中的各種特徵並不一定是按比例進行繪製的。事實上，為了能夠清楚地描述，可任意放大或縮小某些特徵的尺寸。 圖1是根據本發明某些實施例之記憶體裝置的方塊示意圖。 圖2是圖1所示之一個記憶體單元根據本發明某些實施例的示意圖。 圖3是根據本發明某些實施例用於操作圖1所示之記憶體裝置的方法流程圖。 圖4是根據本發明某些實施例採用圖3所示之方法來操作圖1所示之記憶體裝置相關訊號波形的示意圖。 圖5是根據本發明某些實施例採用圖3所示之方法來操作圖1所示之記憶體裝置相關感測輸出的機率分布示意圖。 圖6是根據本發明某些實施例用於操作圖1所示之記憶體裝置的方法流程圖。 圖7是根據本發明某些實施例採用圖6所示之方法來操作圖1所示之記憶體裝置相關訊號波形的示意圖。 圖8是根據本發明某些實施例採用圖6所示之方法來操作圖1所示之記憶體裝置相關感測輸出的機率分布示意圖。 圖9是根據本發明某些實施例的操作記憶體裝置的方法流程圖。
240:交叉耦合閂鎖器
242,246:電路分支
252,256:反相器
262,266:開關電路
BL[0],BLB[0]:位元線
MC0,0:記憶體單元
MP1,MP2,MN1,MN2,MT1,MT2:電晶體
Q,QB:儲存節點
TH1,TH2:高電位供電端
TI1,TI2:輸入端
TL1,TL2:低電位供電端
TO1,TO2:輸出端
VDD1,VDD2:高電位訊號
VSS1,VSS2:低電位訊號
WL[0]:字元線

Claims (20)

  1. 一種記憶體單元，包含：一對交叉耦合的反相器，包含：一第一反相器，其中該第一反相器的一第一高電位供電端與一第一低電位供電端分別耦接於一第一高電位訊號與一第一低電位訊號；以及一第二反相器，其中該第二反相器的輸入端與輸出端分別耦接於該第一反相器的輸出端與輸入端，該第二反相器的一第二高電位供電端耦接於不同於該第一高電位訊號之一第二高電位訊號，且該第二反相器的一第二低電位供電端耦接於不同於該第一低電位訊號之一第二低電位訊號；一第一開關電路，用以選擇性地將該第一反相器的輸出端耦接於一對互補位元線中的一位元線；以及一第二開關電路，用以選擇性地將該第二反相器的輸出端耦接於該對互補位元線中的另一位元線。
  2. 如請求項1所述之記憶體單元，其中該第一高電位供電端的電壓位準比該第二高電位供電端的電壓位準提早上升至一預定位準。
  3. 如請求項2所述之記憶體單元，其中該第一高電位供電端所耦接之該第一高電位訊號係於該第二高電位供電端所耦接之該第二高電位訊號啟動之前啟動，並與該第二低電位供電端所耦接之該第二低電位訊號同時啟 動。
  4. 如請求項2所述之記憶體單元，其中該第二高電位供電端所耦接之該第二高電位訊號係於該第一高電位供電端所耦接之該第一高電位訊號啟動之後啟動，並與該第一低電位供電端所耦接之該第一低電位訊號同時啟動。
  5. 如請求項2所述之記憶體單元，其中該第一高電位供電端所耦接之該第一高電位訊號與該第二高電位供電端所耦接之該第二高電位訊號係同時啟動，而該第一高電位訊號之訊號位準的上升速率大於該第二高電位訊號之訊號位準的上升速率。
  6. 如請求項1所述之記憶體單元，其中該第二低電位供電端的電壓位準比該第一低電位供電端的電壓位準提早下降至一預定位準。
  7. 如請求項6所述之記憶體單元，其中該第二低電位供電端所耦接之該第二低電位訊號係於該第一低高電位供電端所耦接之該第一低電位訊號啟動之前啟動，並與該第一高電位供電端所耦接之該第一高電位訊號同時啟動。
  8. 如請求項6所述之記憶體單元，其中該第一低電位供電端所耦接之該第一低電位訊號係於該第二低電位供電端所耦接之該第二低電位訊號啟動之後啟動，並與該第二高電位供電端所耦接之該第二高電位訊號同時啟 動。
  9. 如請求項6所述之記憶體單元，其中該第一低電位供電端所耦接之該第一低電位訊號與該第二低電位供電端所耦接之該第二低電位訊號係同時啟動，而該第二低電位訊號之訊號位準的下降速率大於該第一低電位訊號之訊號位準的下降速率。
  10. 一種記憶體裝置，包含：複數條字元線；複數對互補位元線；一記憶體單元陣列，包含複數個記憶體單元，其中每一記憶體單元耦接於該複數條字元線中相對應的一字元線，並耦接於該複數對互補位元線中相對應的一對互補位元線；該記憶體單元包含：一交叉耦合閂鎖器，包含一第一儲存節點、一第二儲存節點、一第一電路分支與一第二電路分支，其中該第一電路分支的輸出端與輸入端分別耦接於該第一儲存節點與該第二儲存節點，且該第一電路分支的一第一高電位供電端與一第一低電位供電端分別耦接於一第一高電位訊號與一第一低電位訊號；該第二電路分支的輸出端與輸入端分別耦接於該第二儲存節點與該第一儲存節點，且該第二電路分支的一第二高電位供電端與一第二低電位供電端分別耦接於一第二高電位訊號與一第二低電位訊號；一第一開關電路，用以因應該字元線的啟動將該第一儲存節點耦接於該對互補位元線中的一位元線；以及 一第二開關電路，用以因應該字元線的啟動將該第二儲存節點耦接於該對互補位元線中的另一位元線；以及一控制電路，耦接於該記憶體單元陣列，用以提供該第一高電位訊號、該第二高電位訊號、該第一低電位訊號及該第二低電位訊號，其中該第一高電位訊號與該第二高電位訊號係於不同的時間點就緒，以及該第一低電位訊號與該第二低電位訊號係於不同的時間點就緒。
  11. 如請求項10所述之記憶體裝置，其中該第一高電位訊號比該第二高電位訊號提早就緒，且該第二低電位訊號比該第一低高電位訊號提早就緒。
  12. 如請求項11所述之記憶體裝置，其中該控制電路用以控制該第一高電位訊號轉換到高位準與該第二高電位訊號轉換到高位準兩者的重疊時間，以調整相對應之第一儲存節點處於高邏輯位準的記憶體單元的個數。
  13. 如請求項11所述之記憶體裝置，其中該控制電路用以控制該第一低電位訊號轉換到低位準與該第二低電位訊號轉換到低位準兩者的重疊時間，以調整相對應之第一儲存節點處於高邏輯位準的記憶體單元的個數。
  14. 如請求項11所述之記憶體裝置，其中該控制電路是在該第一高電位訊號與該第二低電位訊號均就緒之後，啟動該第二高電位訊號與該第一低電位訊號。
  15. 如請求項10所述之記憶體裝置，其中該第一高電位訊號之訊號位準的上升速率大於該第二高電位訊號之訊號位準的上升速率，以及該第二低電位訊號之訊號位準的下降速率大於該第一電位訊號之訊號位準的下降速率。
  16. 如請求項15所述之記憶體裝置，其中該控制電路用以同時啟動該第一高電位訊號、該第二高電位訊號、該第一低電位訊號與該第二低電位訊號。
  17. 如請求項10所述之記憶體單元，其中該第一電路分支係為一第一反相器，以及該第二電路分支係為與該第一反相器交叉耦合之一第二反相器。
  18. 一種操作一記憶體裝置的方法，包含：將一第一高電位訊號與一第二高電位訊號耦接於至該記憶體裝置中每一記憶體單元的一對交叉耦合的反相器，其中該第一高電位訊號比該第二高電位訊號提早就緒；該對交叉耦合的反相器包含彼此交叉耦合的一第一反相器與一第二反相器，該第一高電位訊號耦接於該第一反相器的高電位供電端，且該第二高電位訊號耦接於該第二反相器的高電位供電端；將一第一低電位訊號與一第二低電位訊號耦接於該對交叉耦合的反相器，其中該第二低電位訊號比該第一低電位訊號提早就緒；該 第一低電位訊號耦接於該第一反相器的低電位供電端，且該第二低電位訊號耦接於該第二反相器的低電位供電端；以及根據該第一高電位訊號與該第二高電位訊號各自完成上電的時間差，以及該第一低電位訊號與該第二低高電位訊號各自完成上電的時間差，調整該記憶體裝置中輸出高邏輯位準之資料的記憶體單元的個數。
  19. 如請求項18所述之方法，其中調整該記憶體裝置中輸出高邏輯位準之資料的記憶體單元的個數的步驟包含：增加該第一高電位訊號轉換到高位準與該第二高電位訊號轉換到高位準兩者的重疊時間，以及增加該第一低電位訊號轉換到低位準與該第二低電位訊號轉換到低位準兩者的重疊時間，以減少該記憶體裝置中輸出高邏輯位準之資料的記憶體單元的個數。
  20. 如請求項18所述之方法，其中該第一高電位訊號與該第二高電位訊號係同時啟動，且該第一低電位訊號與該第二低電位訊號係同時啟動；調整該記憶體裝置中輸出高邏輯位準之資料的記憶體單元的個數的步驟包含：增加該第二高電位訊號之訊號位準的上升速率，以及增加該第一低電位訊號之訊號位準的下降速率，以減少該記憶體裝置中輸出高邏輯位準之資料的記憶體單元的個數。
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