KR101060922B1 - 복수의 마스킹된 메모리 셀 작동 방법, 장치 및 제어기 - Google Patents

복수의 마스킹된 메모리 셀 작동 방법, 장치 및 제어기 Download PDF

Info

Publication number
KR101060922B1
KR101060922B1 KR1020090034765A KR20090034765A KR101060922B1 KR 101060922 B1 KR101060922 B1 KR 101060922B1 KR 1020090034765 A KR1020090034765 A KR 1020090034765A KR 20090034765 A KR20090034765 A KR 20090034765A KR 101060922 B1 KR101060922 B1 KR 101060922B1
Authority
KR
South Korea
Prior art keywords
mask
logically
signal
mask signal
bit line
Prior art date
Application number
KR1020090034765A
Other languages
English (en)
Other versions
KR20090111294A (ko
Inventor
토마스 쿠에네문드
아투 로블스키
Original Assignee
인피니언 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피니언 테크놀로지스 아게 filed Critical 인피니언 테크놀로지스 아게
Publication of KR20090111294A publication Critical patent/KR20090111294A/ko
Application granted granted Critical
Publication of KR101060922B1 publication Critical patent/KR101060922B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G11C7/1009—Data masking during input/output
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Abstract

본 발명에 따르면, 각각이 개별 마스크 신호를 사용하는 적어도 2개의 그룹으로 조직된 복수의 마스킹된 메모리 셀이, 논리적으로 유효한 마스크 신호(a logically valid mask signal)를 액세스될 메모리 셀을 포함하는 선택된 그룹에만 제공하는 반면에, 논리적으로 무효인 마스크 신호(a logically invalid mask signal)를 선택된 그룹 외의 다른 모든 그룹에 제공함으로써, 동작한다.

Description

복수의 마스킹된 메모리 셀 작동 방법, 장치 및 제어기{METHOD AND APPARATUS FOR OPERATING MASKABLE MEMORY CELLS}
본 발명은 마스크 가능(maskable) 메모리를 작동시키는 방법 및 장치에 관한 것으로, 보다 구체적으로는 에너지 및 반도체 면적에 있어서 효율적인 방식으로 이러한 메모리 소자들을 동작시키는 장치 및 판독 전략에 관한 것이다.
보안 애플리케이션 분야에서, 특히 메모리 회로에 있어서, 다양한 공격 방법이 알려져 있는데, 이들 공격으로부터 메모리 회로가 보호되어야 한다. 차분 전력 분석(DPA; differential power analysis)은 IC(integrated circuit) 및/또는 메모리 회로를 공격하는 일반적인 기법이다. 이들 공격은 또한 패스워드 또는 암호키와 같은 비밀 정보에 대한 계획적인 공격과 관련한 보안 애플리케이션에 대한 패키지의 민감도를 평가하는 역할을 한다. 소정의 프로그램 또는 소정의 알고리즘에 있어서, 이들 공격에서, 통계적 방법에 의해 측정된 전력 프로파일 및/또는 하나 이상의 클록 사이클에 대해 계산된 이들의 전하 합(charge integral)이 계산되는 데, 여기서 복수의 프로그램에 대해, 보호될 정보에 대한 추론이 체계적인 데이터 변화 및 각 전하 합의 상관으로부터 유도될 수 있다.
적어도 실질적으로 DPA 공격을 방해하는 한 방법은, 가능하다면 암호화된 IC의 서브시스템 사이에서 데이터를 교환하거나 전송하는 것으로 이루어진다. 이 목적을 위한 가능한 한 암호법은 이른바 원타임 패드 암호(one-time-pad encryption)로서, 이것은 안전한 것으로 증명되었다. 이 방법에서, 비트 시퀀스로서 암호화된 평문(m=(m1, m2, ...))이
Figure 112009024148619-pat00001
에 따라서 랜덤 시퀀스로부터 획득된 키(k=(k1, k2, ...))로 암호화된다. 즉, 암호문 c=e(m,k)의 비트(cj)는 키(k)와 평문(m)의 대응 비트들의 XOR 연산
Figure 112009024148619-pat00002
로 인한 것이다.
Figure 112009024148619-pat00003
및
Figure 112009024148619-pat00004
로 인해,
Figure 112009024148619-pat00005
는 참인데, 즉 평문(m)을 복원하기 위해 c의 해독이 동일한 비트 방식의 XOR 연산에 따라서 발생한다.
원타임 패드 암호법에서, 각각의 키 시퀀스가 암호 및 해독 각각에 대해 한번만 사용된다는 것이 중요한데, 그렇지 않으면 평문 상의 정보가 통계적 방법에 의해 결정될 수 있다.
도 1은 암호없이 메모리 셀에 저장된 데이터를 전송해야 하는 문제점, 즉, 저장된 데이터의 판독과 동시에 원타임패드 암호를 적용하는 문제점을 극복하기 위해 개발된 마스크 가능 메모리 셀의 어레이의 일례를 도시한 것으로, 이하에 보다 상세히 설명할 것이다.
이하에서는 도 1의 메모리 셀 어레이의 예시적인 메모리 셀(160)에 대해 논 의할 것이다.
도 1은 mROM 셀(160)을 도시한 것이다. mROM 셀(160)은 논리 0으로 프로그램되며, 여기서 논리 1로의 프로그래밍은 점선으로 도시된 접속으로 표시되어 있다. mROM 셀(160)은 2진 질의(query) 신호가 인가될 수 있는 워드 라인(150)을 도시한 것이다. 또한, mROM 셀(160)은 제 1 이진값(b1)에 대한 제 1 출력(110) 및 제 1 이진값(bl)에 대해 상보적인 제 2 이진 값(blq)에 대한 제 2 출력(120)을 나타낸다. 또한, mROM 셀(160)은 제 1 마스킹값(m)에 대한 제 1 입력(130) 및 제 1 마스킹값(m)에 대해 상보적인 제 2 마스킹값(mq)에 대한 제 2 입력(140)을 나타낸다(이들은 2개의 논리적으로 상보성 서브신호(m, mq)를 포함하는 유효 마스크 신호이다).
다음 도면들에서, 논리 소자들은 주로 n 채널 및 p 채널 FET에 의해 구현된다. 이들의 제어 신호는 소문자로 표시된다. 명확성을 위해, 모든 디바이스에 대한 부가적인 참조번호에 대한 소개는 생략한다. 이중 레일(dual-rail) 로직으로 구현된 신호는 도 1에서 m 및 bl과 같은 소문자로 표시되고, 상보성 구성요소들은 mq 및 bq와 같이 소문자 q를 첨부하여 표시한다.
도 1은 n-채널 FET를 갖는 mROM 셀(160)의 예시적인 구현예를 도시한 것이다. 이 특정 구현예는 단지 예로서 제시한 것으로 한정적인 것은 아니며, p-채널 FET 또는 다른 트랜지스터 및/또는 전기 스위치를 갖는 다른 예도 상정할 수 있다. 도 1은 또한 워드 라인(150)(wl)에 결합되어 이 워드 라인을 통해 제어가능한 제 1 트랜지스터(170)를 도시하고 있다. 트랜지스터(170)는 한편으로는 기준 신호 또는 기준 전위(195)에 연결되고, 제 2 FET(180)를 통해 제 1 이진값에 대한 출력(110)에 연결된다. 또한, 트랜지스터(170)는 제 3 FET(190)를 통해 제 2 이진값에 대한 출력(120)에 연결된다. 제 2 FET(180)는 제 2 마스킹값(mq)으로부터 및/또는 입력(140)을 통해 제어가능하다. 제 3 FET(190)는 제 1 마스킹값(m) 및/또는 입력(130)을 통해 제어가능하다.
따라서, 도 1에 도시된 접속은 저장된 논리 0에 대응하며, 여기서 점선은 논리 1이 저장된 경우에 대한 트랜지스터(180, 190)의 제어를 나타낸다. 저장된 논리 0의 실시예는 한정을 의미하지는 않는다.
판독 동안에, 활성화된 워드 라인(wl=1)에 대해, 그리고 마스킹값 (m,mq)=(0,1)인 경우에 비트라인 쌍(bl, blq)은 프리차지 상태(1,1)에서 상태(0,1)로 되는 반면에, (m,mq)=(1,0)인 경우에는 bl 및 blq의 표시가 (bl, blq)로서 교환되어 상태(1,0)로 된다. (m,mq)의 충분히 빈번한 교환은 매번 bl 및 blq의 표시를 교환한다. 따라서 DPA 공격의 위험이 감소할 수 있고 프로빙(probing) 또한 충분히 억제된다.
도 2는 재기록가능한 RAM 셀에 대한 도 1의 개념의 일반화를 도시한 것이다. 마스킹 동작의 기본 기능은 도 1에서 이미 논의한 바와 본질적으로 동일하다. 일례로서, 메모리 셀(200)을 고려하면, 메모리 셀에 저장된 데이터는 통상 2개의 래치된 인버터(202a, 202b)를 사용하여 유지된다. ROM 셀과 비교하여, RAM 셀을 갖는 이중 레일 로직을 구현할 때, 래치된 인버터에 저장된 두 상태는 동시에 액세스되어야 하며, 따라서 워드 라인(210)에 의해 활성화되는 2개의 판독/기록 트랜지스 터(204a, 204b)를 사용한다. 2개의 가능한 논리 상태가 래치된 인버터(202a, 202b)에 저장될 수 있으므로, 각각의 출력을 비트 라인(220a, 220b) 중 하나로 전환할 수 있는 것이 필수적이다. 따라서, 4개의 제어 트랜지스터(230a, 20b, 240a, 240b)가 필요하며, 이들은 도 1의 메모리 셀과 마찬가지로 마스크 비트 라인(250a, 250b)에 의해 제어된다.
마스크 가능 메모리 셀의 어레이를 작동시키기 위해, 아래에 간단히 요약한 바와 같이 적절한 액세스 로직이 필요하다.
도 3의 블록도는 mROM 어드레스 및/또는 데이터 플로를 도시한 것이다. 도 3은 단일-이중 레일 변환부(single-to-dual-rail conversion)(810)를 갖는 어드레스 래치를 도시한 것이다. 도 3은 또한 액세스되는 메모리 셀의 행(mAdr_msb)과 액세스되는 메모리 셀의 열(mAdr_lsb)을 나타내는 어드레스 위치 내의 어드레스를 분할하도록 동작하는 마스킹된 어드레스 디코더(820)를 도시하고 있다. 워드 라인 드라이버(830)는 액세스되는 행을 어드레스하는데 사용된다. 마스킹된 ROM 셀(840)은 도 1의 실시예의 복수의 마스킹된 ROM 셀에 따라 조립될 수 있다. 도 3은 또한 주변 접속부를 갖는 마스킹된 비트라인과 개별 구성요소에 대해 인에이블 신호를 제공하여 셀프클로킹(self-clocking)을 실현하는 제어 블록(860)을 도시하고 있다.
제어 블록(860)은 또한 개별 구성요소의 프리차지 상태를 조정한다. 어드레스 래치(810)는 외부적으로, m 비트의 폭을 갖는 추가적인 입력 신호 마스크로 인한 마스크에 의해 마스킹되는 비트 폭을 갖는 어드레스 입력(mAdr)을 구비한다. 이들 두 입력 신호로부터, 어드레스 래치(810)는 a_msb 비트의 폭을 갖는 mAdr_msb(msb=most significant bit) 최고 순위의 어드레스를 선택을 위해 m_msb 비트의 폭을 갖는 마스크(mask_msb)에 기초하여 디마스킹(demasking)을 수행하는 마스킹된 어드레스 디코더(820)에 전달할 수 있다.
마스크 신호(mask_msb)는 입력 신호 마스크로부터 생성된다.
마스킹된 어드레스 디코더(820)는 이제 a_mWl의 비트 폭을 갖는 신호(mWl)의 디마스킹을 위해 m_mWl 비트의 폭을 갖는 신호(mask_Wl)를 워드라인 드라이버(830)로 전달할 수 있다. 워드라인 드라이버(830)는 이들 신호로부터 평문에 존재하는 a_mWl 비트의 폭을 갖는 워드라인 신호를 추출할 수 있다. 이들 신호에 기초하여, 마스킹된 ROM 셀(840)은 이제 어드레스 영역을 판독할 수 있고, 이를 신호(mBl) 내에서 d_mbl 비트의 폭을 갖는 마스킹된 비트라인 멀티플렉서(850)로 제공할 수 있다. 마스킹된 비트라인 멀티플렉서(850)는 또한 어드레스 래치(810)로부터 a_lsb 비트의 폭을 갖는 신호(mAdr_lsb)(lsb=least significant bit)와 그 마스킹을 위한 m_lsb 비트의 촉을 갖는 신호(mask_lsb)를 수신한다. 이들 신호에 기초하여, 마스킹된 비트라인 멀티플렉서(850)는 마스킹된 ROM 셀 필드(840)에 의해 제공된 데이터 영역으로부터 원하는 데이터를 추출하여 출력부에서 이를 d 비트폭을 갖는 mDo로서 제공한다. 마스크 비트라인 멀티플렉서는 또한 어드레스 래치로부터 신호(mask_dbl)를 수신하고, 이것을 마스킹된 ROM 셀 필드(840)로 전달하며, 이것에 기초하여 데이터 영역이 마스크될 수 있는데, 즉 이들 신호는 데이터 영역의 정상 표현 및 상보적 표현 사이를 비트 방식으로 전환할 수 있다.
mAdr은 a 비트 폭의 마스킹된 어드레스 입력을 나타내고, 마스크(mask)는 적어도 mAdr에 대한 m 비트폭의 마스크를 나타내며, mDo는 마스크로 마스킹된 d 비트 폭의 출력을 나타낸다. a_msb 비트 폭의 신호(mAdr_msb)는 a_mWl 마스킹된 워드라인(mWl)의 선택을 위한 최고 순위(이중 레일)의 어드레스를 포함하고, mask_msb 및 mask_Wl은 대응하는 m_msb 비트 또는 m_mWl 비트폭의 마스크를 각각 포함한다. 신호(wl)는 a_mWl 비트폭의 워드라인 및 일반적으로는 여러 개의 mROM 셀 필드를 포함하는데, 이들은 동시에 판독될 수 있으며 본 예에서 평문으로 존재한다. 신호(mbl)는 일반적으로 여러 개의 mROM 셀 필드의 m_mbl 비트폭의 마스크로 마스킹된 d_mbl 비트폭의 비트라인 쌍을 포함하며, 이로부터 mAdr_lsb 비트폭의 최저 순위 및 m_lsb를 갖는 d_bit 폭의 데이터 출력(mDo)이 선택된다(a_lsb 비트폭의 최저 순위의 이중 레일 어드레스는 m_lsb 비트폭 마스크(mask_lsb)로 마스킹된다).
전술한 구현예로부터 명확해지듯이, 마스킹 및 이중 레일 구현예들은 복잡한 메모리 셀 및 동작 회로를 사용하여 향상된 보안 요건을 달성한다.
이하에 논의되는 여러 실시예들은 필요한 구성요소의 수 또는 비트 라인을 감소시킴으로써 마스킹된 메모리 셀을 동작시키는데 사용된 회로의 메모리 셀의 레이아웃의 복잡성을 감소시키고, 따라서 동시에 마스킹된 저장 셀 및 이송 경로를 사용하여 높은 보안성을 갖는 메모리를 구현하는데 필요한 에너지 소비 및 칩 면적을 감소시킬 것이다.
이하, 첨부 도면을 참조하여 바람직한 실시예를 보다 상세히 설명한다.
후술하는 일부 실시예에 따르면, 마스킹된 메모리 셀로의 액세스는 증가된 효율로 구현되고 동작될 수 있는데, 제공되는 마스크 비트 라인이 메모리 셀을 어드레싱하기 위해 사용되기 때문이다. 이는, 액세스될 메모리 셀에만 영향을 주는 선택된 메모리 셀 그룹에 대한 논리적으로 유효한 마스크 신호만을 제공함으로써 달성될 수 있다. 나머지 메모리 셀에는 논리적으로 무효인 마스크 신호, 즉, 마스킹된 신호([0,0] 또는 [1,1])의 제공을 위해 사용되는 두 비트 라인에 적용되는 동일한 논리 상태를 갖는 마스크 신호가 제공된다. 아래의 도 4에 상세히 도시된 바와 같이, 이는 판독 시스템의 요구되는 면적과 장치의 심한 감소를 유도할 수 있는데, 예를 들어 멀티플렉서 및 복수의 데이터 경로가 절감될 수 있기 때문이다.
도 4는 전술한 사상을 구현하는 실시예의 블록도를 도시하고 있는데, 도 3에 도시된 종래 방안이 간략화될 수 있다. 도 3에서뿐만 아니라, 판독 방안의 실시예는 워드 라인 디코더(870)를 사용하여 마스킹된 어드레스를 디코딩하고 워드 라인을 출력하는데, 활성화될 워드 라인은 메모리 어드레스의 가장 중요한 비트로부터 유도되며, 이는 도 3을 참조하여 설명한 바와 같다. 즉, 마스킹된 메모리 셀 어레이(840)를 형성하는 모든 서브 어레이(가령, 4개의 개별적으로 장착되는 메모리 서브 어레이, 각 서브 어레이는 동일한 크기를 가짐)는 동일한 워드 라인 어드레스로 제어될 수 있는데, 즉, 메모리 요소의 동일한 행은 메모리 셀 어레이의 모든 메모리 서브 어레이 내에서 선택된다.
그러나, 이 실시예에 따르면, 액세스될 열 또한 마스크 비트 라인을 사용하여 액세스 사이클 내에서 선택되어, 마스킹된 메모리 셀 어레이는 선택된 행에 관련되는 모든 열의 콘텐츠를 더 이상 전달하지 않고 메모리 어드레스의 최하위 비트에 의해 표시되는 특정 열의 콘텐츠만을 전달한다. 즉, 도 3의 비트 라인 블록(850)을 마스크하기 위해 모든 열의 데이터를 전송하는 일부 비트 라인이 절감될 수 있다. 또한, 마스킹된 비트 라인 블록(850) 자체 내에서 구현되는 멀티플렉서가 절감될 수 있는데, 이는 개별 메모리 서브 어레이에 의해 제공된 비트의 선택된 행으로부터 실제로 요구되는 비트를 추출하도록 이전에 의도되었다.
이를 위해, 액세스될 메모리 셀들(즉, 메모리 어드레스의 관련 최하위 비트에 의해 표시되는 메모리 셀들)만을 선택하도록 허용되는 마스킹된 비트 라인 판독 회로(900)의 실시예는 LSB 어드레스 디코더가 어드레싱될 열을 식별할 것을 요구한다. 또한, 이는 액세스될 열을 선택하며 액세스되지 않을 열의 정보를 억제하는 회로인 마스킹된 비트 라인 "Muxor"를 요구한다. 또한, 데이터 래치가 구현될 수 있어서, 잠재적으로 단일 레일 신호로 이미 변환된, 액세스될 메모리 셀 내에 저장되는 마스킹된 데이터(910)를 제공한다.
메모리 어레이의 열을 내부적으로 선택하고 멀티플렉싱하는 특징을 제공하는 일 실시예를 도 5의 예시적 회로를 참조하여 보다 상세히 설명할 것이다. 4개의 마스킹된 메모리 서브 어레이(840a - 840d)가 액세스될 마스킹된 메모리 셀 어레이(840)를 형성한다고 가정하자. 그러므로, 서브 어레이 내의 동일한 행은 워드 라인 신호(920)에 의해 동시에 선택된다. 또한, 각 메모리 서브-어레이(840a 내지 840d)가 4개의 열을 가지며, 4개의 마스킹된 비트 라인(또는 이중 레일의 비트 라인 쌍)이 개별 메모리 서브-어레이 내에 존재한다고 가정하자. 도 5의 예는 개별 메모리 서브 어레이에 대해 매우 대칭적이므로, 추가 설명은 서브 메모리 어레이(840a) 및 그 대응 로직(LSB 어드레스 디코더(3)에 대응하는 로직)에 초점을 맞출 것이다.
또한, 풀 듀얼 레이 구현은 4개의 마스킹된 비트 라인 쌍(930)이 마스킹된 비트 라인 Muxor(940)에 접속되어, 도 6에 상세히 도시된 바와 같이 멀티플렉싱을 허용하도록 연결 OR(wired-OR) 기능성을 구현하는 것으로 가정하자. 마스킹된 비트 라인 Muxor(940)의 구현으로 인해, 액세스될 열이 선택되므로, 한쌍의 비트 라인(950)(mD_msb)만이 데이터 래치(960)에 접속될 것을 요구하는데, 이 특정 구현에서 이는 듀얼 레이 이브 신호를 단일 레일 신호로 변환한다. 멀티플렉싱을 수행하기 위해, 마스킹된 비트 라인 Muxor(940)는 액세스될 메모리 열의 정보를 요구한 다. 이 정보는 메모리 어드레스(972)의 최하위 비트와, 대응 전송 마스크(974)와, 각 프로세싱을 인에이블하는 인에이블 신호(976)(enAD)를 수신하는 LSB 어드레스 디코더(970)에 의해 제공된다.
풀 이중 레일 로직, 즉, 상보적 비트 라인 쌍을 갖는 특정 실시예를 설명할 것이지만, 후술할 마스킹된 비트 라인 주변부는 단일 레일 로직, 즉, 각 열에 대해 하나의 비트 라인인 구현에서도 사용될 수 있다.
도 5에서, 마스킹된 메모리 셀 어레이가 4개의 서브 메모리 어레이에서 분할되는 것으로 가정하는데, 각각은 4개의 비트 와이드이며, mROM Cell Array<MSB>, mROM Cell Array<MSB-1>, mROM Cell Array<LSB>로 불린다.
각각의 4 비트 와이드 상보적 비트 라인은 마스킹된 비트 라인 주변부(941) 및 연결 OR 회로(942)를 포함하는 각각의 마스킹된 비트 라인 Muxor(940)에 접속된다. 도 6에 상세히 도시된 바와 같이, 마스킹된 비트 라인 주변부(941)는 메모리 서브 어레이에 액세스하기 이전에 비트 라인(930)을 프리차지하는 역할을 한다. 이는 비트 라인 mBL<j> 및 mBLq<j>이 프리차지 트랜지스터(944)를 통해 프리차지되도록 인에이블 신호 enBL<j=0>을 제공함으로써 달성되는데, 이 특정 실시예에서 프리차지 트랜지스터는 p-채널-트랜지스터로 선택된다. 그러나, 다른 실시예에서, 회로는 상보적 기술, 즉, n-채널 트랜지스터를 사용하여 제공될 수 있다. 또한, 다른 종류의 스위칭 장치가 사용되어 전술하고 후술할 스위칭 기능을 달성할 수 있다. 이를 위해, 바이폴라 트랜지스터 및 다른 스위칭 회로의 사용이 다른 실시예에서 예상될 수 있다.
이 특정 실시예에서, 프리차지하는 동안 비트 라인은 기준 전위 VDD에 접속된다. 비트 라인의 단부에, 연결 OR 회로(942)는 복수의 인버터(942a 및 942b) 드라이브 풀-다운 트랜지스터(944a 및 944b)를 포함한다(높은 대칭성으로 인해 단 하나의 특정 실시예, 즉, 하나의 특정 비트 라인 쌍만을 설명한다는 것을 유의하자). 즉, 비트 라인이 로우(low)인 동안, 풀-다운 트랜지스터(944a 또는 944b)는 VDD로부터 접지로 프리차지된 이중 레일 데이터 출력(mD 및 mDq)을 전환시켜서, 각각의 전위는 논리 "1"을 나타내는 상태로부터 논리 "0"을 나타내는 상태로 풀링다운된다.
이와 관련하여, 도면에서 양의 공급 전위 VDD는 논리 "하이 상태"에 관련된다는 것을 알 수 있다. 그러나, 다른 실시예에서, 물론 부의 공급 전위 VSS를 관련시킬 수도 있다(도면의 실시예에서, 부의 공급 전위 VSS는 접지 전위이다).
그러나, 이러한 회로를 모든 비트 라인에 대해 병렬로 전환하는 것은 소위 연결 OR 네트워크를 구현한다. 도 6의 연결 OR 멀티플렉싱 네트워크는, 예를 들어, 그 출력단에서 상태(1,1)을 제공하는데, 이 때 모든 4개의 비트 라인 쌍 mBL<j> 및 mBLq<j>는 그들의 프리차지 상태(1,1)이다. 이와 반대로, 8개의 비트 라인 중 정확히 하나가 로우 상태인 경우, 각각의 출력(mD 또는 mDq)도 로우 상태로 풀 다운된다. 즉, 정확히 하나의 열이 "유효" 신호 세트(즉, 하나의 신호는 로우이고 상보적 신호 라인은 하이임)를 제공하는 것이 달성될 수 있는 경우, 도 6의 회로는 이 특정 열의 콘텐츠를 출력(mD 및 mDq)으로 멀티플렉싱하여, 후속 멀티플렉서로의 모든 4개의 출력 비트 라인의 이동을 불필요하게 만들 것이다. 이중 레 일 출력(950)(mD 및 mDq)는 도 7에 도시된 바와 같은 데이터 래치 구조에 저장될 수 있는데, 이는 인에이블 신호(955)를 수신하면 수신된 데이터를 단일 레일 출력 데이터 라인(910)으로 변환한다.
유효 상태(즉, 양쪽 비트 라인에서 상보적 신호에 의해 정의되는 상태)인 단 하나의 비르 라인을 갖는 시나리오를 달성하기 위해, 도 6에서는 명료히 하기 위해 생략된 마스트 비트 라인은 관심 대상인 (즉, 2개의 마스크 비트 라인의 양쪽에 상보적 상태를 갖는) 특정 열에 대해서만 유효 마스크를 나타내는 상태로 된다. 즉, 도 5의 4개의 신호 쌍((mask_bl_j<3:0>, maskq_bl_j<3:0>), j=3..0) 중 단 하나에만 외부적으로 제공되는 마스크(mask_bl<3:0>, maskq_bl<3:0>)가 제공된다.
즉,
Figure 112009024148619-pat00006
여기서, enBl<j>는 디코딩된 열 어드레스(4개 중 하나의 어드레스)인데, 이는 다음 공식에 따라 제공될 수 있다.
Figure 112009024148619-pat00007
여기서, enAd는 외부적으로 제공되는 인에이블 신호이고, (enAd=1일 때)어드레스 디코더를 온으로 전환한다. 즉, enAd=1일 때, enBl<j> 중 정확히 하나는 1이며, 나머지 열-특정 인에이블 신호는 0이다. 이 경우, 4개의 가능한 마스크 비트 라인 쌍 중 단 하나
Figure 112009024148619-pat00008
는 논리적으로 유효, 즉, 상보적 논리 상태로 설정된다. 나머지 마스크 비트 라인은 변경되지 않는 상태를 갖는데, 즉, 각각의 프리차지 조건에 남아 있으며, 이는 (0,0)이다.
결과적으로, 각각의 마스킹 트랜지스터(예를 들어, 도 1의 트랜지스터 180 및 190) 는 비도전성 오프-상태에 남아 있어서, 각각의 비트 라인 쌍도 프리차지 조건에 남아 있는다. 다시 말해, 단 하나의 마스크 비트 라인 쌍에 유효 마스킹 조건이 제공될 때, 각각의 비트 라인 쌍만이 논리적으로 유효한 조건을 가질 것이며, 프리차지 상태에 있지 않는 하나의 비트 라인에 의해 특징지워 진다. 이 조건은 도 6의 비트 라인 Muxor(950)의 데이터 출력(950)으로 전송된다. 따라서, 데이터의 요구되는 멀티플렉싱은 단지 수개의 회로 요소로 수행되며, 단 하나의 단일 비트 라인 쌍을 사용한다. 일반적으로, 다음의 마스킹 조건(외부적으로 제공되는mask_bl의 내부 mask_bl_msb로의 맵핑)이 적용된다(도 5 참조).
Figure 112009024148619-pat00009
Figure 112009024148619-pat00010
하나의 특정 예는 각각의 열에 대해 마스크 신호만을 제공함으로써 출력되는 하나의 특정 비르 라인을 선택하기만 하는 가능성을 도시한다.
LSB-어드레스(및 액세스될 열)의 디코딩은
Figure 112009024148619-pat00011
을 얻고, 역시 마스크 비트 라인 주변 회로(900)에 제공되는 각각의 비트 라인 마스크는 다음과 같이 정의될 수 있다고 가정하자.
Figure 112009024148619-pat00012
따라서, 단일 서브 어레이의 각각의 마스크 비트 라인에만 외부적으로 제공되는 마스크가 제공된다.
Figure 112009024148619-pat00013
Figure 112009024148619-pat00014
요약하면, 4 비트 와이드 메모리 서브 어레이(940a 내지 940d)의 각각에서, 액세스될 메모리 셀에 대응하는 비트 라인 쌍은 마스트 신호 비트 라인을 통해 선택된다. 이와 같이, 전술한 특정 예의 대응하는 비트 라인(bl<1>, blq<1>)만이 논리적으로 유효한 상태를 전달하는데, 이는 액세스될 특정 메모리 셀에 의해 정의된다.
이는 특정 메모리 구현에서 요구되는 회로 요소 및/또는 신호 라인의 현저한 감소를 일으킬 수 있다. 또한, 신호 실행 시간 및/또는 전체 전력 소비가 감소될 수 있는데, 특정 비트 라인 및 마스크 비트 라인만이 충전될 필요가 있기 때문이며, 이는 어드레싱된 정보를 전달한다. 4개의 열을 갖는 전술한 예에 있어서, 3개의 비트 라인의 프리차지 및 재충전이 절감될 수 있다.
각각의 컬럼을 선택하는, 즉, 중요한 특정의 컬럼에 (2개의 상보성 논리 상태로 구성되는) 유효 마스크 신호를 제공하는 LSB 검출기의 특정의 일례가 도 8에 도시되어 있다.
판정 회로(970)가 그 출력(975)에서 어드레스 디코더와 연관된 마스크 신호 비트 라인이 어드레싱될 컬럼에 대응하는지를 나타내는 인에이블 신호를 제공하도록 하는 전역 인에이블 신호 en/ld(960)의 수신 시에, 인에이블 신호가 생성된다. 이를 위해, 마스크 어드레스 디코더는 대상 컬럼, 즉, 마스크 어드레스 디코더가 연관되는 컬럼이 액세스될 컬럼인지를 결정하는 것과 같이, 대응하는 어드레스 마스크(m0 및 m1)와 함께 마스킹된 어드레스(a0 및 a1)를 수신한다. 이를 위해, 판정 회로(970)는 다음과 같은 계산을 수행한다.
Figure 112009024148619-pat00015
결과적으로, 마스크 어드레스 디코더가 연관되는 컬럼이 액세스될 컬럼에 대응하는 경우, 논리적으로 하이(high)인 인에이블 신호(975)(enHL)를 생성한다. 그러한 특정 경우에만, 2개의 AND 게이트(980a 및 980b)는 마스크 어드레스 디코더의 각각의 마스크 신호 출력(995)에 마스크 신호(어레이 마스크 신호 m_j<3"0 및 mq_j<3:0>)를 전송한다. 따라서, 액세스될 컬럼에 대응하는 마스크 비트 라인만이 논리적으로 유효 상태로 도출된다.
예를 들어, 이전의 액세스 로직을 구현함으로써, 마스킹된 메모리 셀의 메모리 셀 어레이의 마스크 비트 라인을 선택적으로 사용할 수 있을 때, 도 9의 실시예에 따라 구성되거나 레이아웃된 메모리 셀을 이용하여 반도체 면적을 더 절약할 수 있다. 이를 위해, 이웃 컬럼의 메모리 셀이 동일한 비트 라인을 공유하는 마스킹된 메모리 셀의 어레이가 제공될 수 있다. 즉, 이웃 메모리 셀(1000 및 1002)은 상이한 컬럼(그룹)의 메모리 셀의 각각의 출력이 접속되는 동일한 비트 라인(1004)을 이용할 수 있다. 모든 마스크 비트 라인 m(j) mq(j)이 프라차지 상태, 즉, 액세스될 컬럼의 마스크 비트 라인을 제외한 (0,0) 상태에 있으면, 각각의 컬럼의 마스킹된 메모리 셀만이 프리차지된 비트 라인을 (그 (1) 상태로부터 (0) 상태로) 풀 다운할 것이다. 즉, 선택된 칼럼(즉, 워드 라인 신호 wl에 의해 선택된 바와 같은 메모리 셀)은 각각의 메모리 셀에 접속된 비트 라인의 논리적 상태 또는 전위를 변경한다. 따라서, 이웃 메모리 셀은 서로 간에 부정적으로 영향을 미치지 않고 비 트 라인을 공유할 수 있다.
즉, 도 9는 제 1 컬럼의 제 1 메모리 셀 및 제 2 상이한 컬럼의 제 2 메모리 셀을 포함하는 마스킹된 메모리 셀의 어레이를 도시하며, 제 1 메모리 셀은 이진 마스크 신호에 따라, 제 1 출력에서의 제 1 이진 값 및 제 2 출력에서의 제 2 이진 값 또는 그 반대를 출력하도록 액세스될 수 있다. 제 2 메모리 셀은 이진 마스크 신호에 따라, 제 3 출력에서의 제 1 이진 값 및 제 4 출력에서의 제 2 이진 값 또는 그 반대를 출력하도록 액세스될 수 있다. 메모리 셀의 제 2 및 제 3 출력은 메모리 어레이의 동일한 비트 라인에 접속된다.
마스킹된 메모리 셀의 어레이는 다수의 메모리 셀에 대한 액세스를 가능하게 하는 워드 라인을 더 포함하며, 다수의 메모리 셀의 각각은 메모리 어레이의 상이한 컬럼에 연관된다.
마스킹된 메모리 셀의 어레이는 컬럼 내의 각각의 마스크 메모리 셀에 이진 마스크 신호를 제공하기 위해, 각각이 컬럼에 대해 마스크 신호 비트 라인의 쌍을 더 포함한다.
마스킹된 메모리 셀의 어레이는 ROM 셀 또는 RAM 셀을 포함할 수 있다.
도 9에서 기술된 바와 같은 메모리 구성을 이용하면, 각각의 메모리 어레이에 의해 소모된 면적은 30% 감소될 수 있다.
그러나, 마스킹된 메모리에 의해 요구된 회로 요소의 면적 및 수는 마스킹된 비트 라인을 선택적으로 이용하는 성능에 관계없이, 더 감소될 수 있다.
예를 들어, 도 10은 마스킹된 ROM 셀이 단지 2개의 트랜지스터를 이용하여 형성될 수 있는 실시예를 도시한다. 이러한 크기 및 회로의 감소는 2개의 상보성 마스크 비트 라인(1102a 및 1102b)과 함께 단일의 비트 라인(1100)을 이용함으로써 부분적으로 실행 가능해진다. 메모리 셀(예로서, 메모리 셀(1110)만 기술함)은 메모리 셀(1110)의 워드 라인 트랜지스터(1112)의 게이트 단자에 접속된 각각의 워드 라인에 의해 선택된다. 워드 라인 트랜지스터(1112)의 제 1 채널 단자는 기준 전위(1114)(이러한 특정의 예에서 접지 전위)에 결합되는 반면, 제 2 채널 단자는 마스킹 트랜지스터(1116)의 제 1 채널 단자에 결합되며, 그 제 2 채널 단자는 비트 라인(1100)에 접속된다. 마스킹 트랜지스터(1116)의 게이트 단자는 제 1 마스크 비트 라인(1102a)에 접속되거나, 또는 검사된 메모리 셀(1110)에서 제 2 마스크 비트 라인(1102b)에 접속되어, ROM(read-only memory) 셀 내에 저장된 콘텐츠를 정의한다. 메모리 셀에 대한 액세스 이전에, 비트 라인은 그 프리차지 상태(bl=1)로 프리차지된다. 액세스를 위해, 워드 라인(wl=0)이 활성화되고(즉, 하이, wl=1) 각각의 마스크 비트 라인은 상보 상태, 즉, (m,mq)=(0,1) 또는 (1,0)에 있다. 즉, 국소적으로 유효 마스크 상태가 마스크 비트 라인에 인가된다. 앞서 언급된 바와 같이, 논리적 "1" 상태는 전위 VDD에 대응하고 "0" 상태는 전위 VSS에 대응하는 것으로 가정한다.
예를 들어, 다음과 같은 테이블에 따라 어느 상태가 논리적으로 하이인 것으로 추정되는지를 판정하는 규약(convention)을 정의할 수 있다.
"0"으로 프로그래밍된 셀에 대해 (m,mq)=(0,1)을 갖는 bl=0;
"0"으로 프로그래밍된 셀에 대해 (m,mq)=(1,0)을 갖는 bl=1;
"1"로 프로그래밍된 셀에 대해 (m,mq)=(0,1)을 갖는 bl=1;
"1"로 프로그래밍된 셀에 대해 (m,mq)=(1,0)을 갖는 bl=0;
따라서, 감소된 수의 회로 요소를 갖는 메모리 셀(1110)은 논리 "0"을 나타내는 반면, 마스크 비트 라인(1102a)에 결합된 마스킹 트랜지스터의 게이트 단자를 갖는 다른 도시된 메모리 셀은 논리 "1"을 나타낸다. 도 10의 마스킹된 메모리 셀을 이용하여, 요구된 반도체 영역의 현저한 감소가 성취될 수 있다.
즉, 도 10은 메모리 어레이의 워드 라인에 결합되도록 구성된 게이트 단자, 기준 전위에 결합되도록 구성된 제 1 채널 단자 및 마스킹 트랜지스터의 제 3 채널 단자에 결합된 제 2 채널 단자를 갖는 워드 라인 트랜지스터를 포함하는 마스크 가능한 메모리 어레이에서 사용하기 위한 마스크 가능한 ROM 셀을 도시한다. 마스킹 트랜지스터는 메모리 어레이의 비트 라인에 결합되도록 구성된 제 4 채널 단자를 포함하며, 여기서 마스킹 트랜지스터의 게이트 단자는 메모리 셀에 저장된 논리 상태에 따라, 메모리 셀의 마스크 비트 라인 쌍의 제 1 마스크 비트 라인 또는 제 2 마스크 비트 라인에 결합되도록 구성된다.
도 11은 도 10의 메모리 셀에 기반하는 다른 실시예를 도시한다. 메모리 셀(1200)은 도 10의 메모리 셀과 동일한 요소를 포함한다. 따라서, 이들 공유 요소는 동일한 참조 번호로 주어지며 단지 추가적인 요소만이 보다 상세하게 설명된다. 특히, 메모리 셀(1200)은 기준 전이(이 예에서 접지 전위)에 결합된 채널 단자를 갖는 추가적인 밸런싱 트랜지스터(1202)의 메모리 셀(1110)과 상이하다. 그러나, 밸런싱 트랜지스터(1202)의 게이트 단자는 마스크 트랜지스터(1116)의 단자 에 의해 결합되지 않는 마스크 비트 라인에 결합된다. 즉, 도 11의 예에서, 밸런싱 트랜지스터(1202)의 게이트 단자는 마스크 비트 라인(1102a)에 접속된다. 이 실시예는 개별적인 마스크 비트 라인(1102a 및 1102b)의 용량 대칭성을 감소시킬 수 있다. 즉, 다수의 저장된 값 "0" 및 "1"이 컬럼 상에서 크게 상이하더라도, 두 마스크 비트 라인의 용량성 부하는 여전히 동일할 것이다. 이것은 도 10의 예에서 반드시 동일할 필요는 없다. 따라서, 이들 비트 라인을 재충전할 때에, 신호 라인의 동등하지 않은 전위 용량 및 대응하는 상이한 전류 흐름을 목표로 하는 DPA/EMA 침입의 위험성이 감소될 수 있다.
즉, 도 11은 제 5 및 제 6 채널 단자를 갖는 기준 전위에 결합되는 밸런싱 트랜지스터를 더 포함하는 도 10의 마스크 가능한 ROM 셀을 도시하며, 여기서 밸런싱 트랜지스터의 게이트 단자는 밸런싱 트랜지스터의 게이트 단자에 의해 결합되지 않는 마스크 비트 라인에 결합된다.
도 12는 마스킹된 정보를 저장하기 위해 단일의 트랜지스터를 이용하는 마스킹된 메모리 셀의 다른 실시예를 도시한다. 마스크 가능한 ROM 셀(1300)은 워드 라인(1320)에 결합된 게이트 단자를 갖는 트랜지스터(1310)를 포함한다. 제 1 채널 단자는 비트 라인(1110)에 결합되는 반면, 제 2 채널 단자는 ROM 셀 내에 저장된 노닐 정보에 따라, 제 1 마스크 비트 라인(1102a) 또는 제 2 마스크 비트 라인(1102b)에 결합될 수 있다. 특정의 메모리 셀(1300)은 앞서 도입된 규약에 따라, 논리 "1"을 나타낸다.
그러나, 메모리 셀(1300)은 메모리 셀에 대한 액세스 이전의 마스크 비트 라 인(1102a 및 1102b)의 프리차지 상태가 (1,1)이 된다는 점에서 앞서 논의된 메모리 셀과 상이하다. 그러나, 비트 라인의 프리차지 상태는 여전히 (1)이다. 따라서, 마스킹된 논리 값은 단지 하나의 트랜지스터를 이용하여 구현될 수 있으며, 마스킹된 신호 트랜스포트의 하이 특성을 안전하게 또한 구현한다.
즉, 도 12는 메모리 어레이의 워드 라인에 결합되도록 구성된 게이트 단자, 메모리 어레이의 비트 라인에 결합되도록 구성된 제 1 채널 단자, 메모리 셀 내에 저장된 논리 상태에 따라, 메모리 셀과 연관된 마스크 비트 라인의 제 1 마스크 비트 라인 또는 제 2 마스크 비트 라인에 결합되도록 구성된 제 1 채널 단자를 포함하는 마스크 가능한 메모리 어레이에서 사용하기 위해 마스크 가능한 ROM 셀을 도시한다.
도 12의 실시예를 이용하여, 메모리 어레이에 의해 요구된 반도체 면적은 도 1의 메모리 셀에 비해 75%까지 감소될 수 있다.
이것은 통상적으로 반도체 면적의 감소만을 의미하는 것이 아니라 신호 실행 시간 및 셀의 에너지 감소를 또한 초래한다. 보다 효율적인 구현을 제공하기 위해, 통합된 멀티플렉싱(예를 들어, 도 4 내지 도 8에 따라)을 구현하는 실시예는 본 명세서에서 기술된 메모리 셀의 다른 모든 실시예와 결합될 수 있다. 도 12의 메모리 셀의 특정의 셀에서, 마스크 비트 라인의 프리차지 상태가 (1,1)이 될 필요가 있다는 점에서 요구된 수정은 명백하다.
도 13은 도 12에 도시된 메모리 셀을 이용하는 메모리 어레이의 다른 구현을 제공한다. 마스크 비트 라인(1102a 및 1102b) 상에서 동등한 용량을 제공하기 위 해, 밸런싱 트랜지스터(1450)는, 예를 들어, 메모리 셀(1300 및 1350)로서 임의의 2개의 메모리 셀에 대해 도입된다. 밸런싱 트랜지스터(1450)의 게이트 단자는 밸런싱 트랜지스터(1450)가 정상 동작 동안 스위칭되지 않도록, 충전되지 않은 상태로 유지되는 기준 전위에 결합된다. 또한, 밸런싱 트랜지스터의 채널 단자는 2개의 메모리 셀(1300 및 1350)의 채널 단자의 총 수 및 두 마스크 비트 라인에 결합된 연관된 밸런싱 트랜지스터(1450)가 동등하도록, 제 1 마스크 비트 라인(1102a) 및 제 2 마스크 비트 라인(1102b)에 결합된다. 따라서, 메모리 어레이의 개별적인 컬럼 내에서 다수의 논리적으로 저장된 값 "0" 및 "1"이 동등하기 않게 분배되더라도, 용량 대칭성이 발생하지 않을 수 있다.
즉, 도 13은 도 12에서 도입된 바와 같은 마스크 가능한 ROM 어레이를 도시하며, 이는 동일한 비트 라인 및 동일한 비트 라인 쌍을 이용하여 로우로 구성되어 도 12에 따른 적어도 2개의 ROM 셀을 포함하며, 2개의 ROM 셀의 채널 단자의 총 수 및 두 마스크 비트 라인에 결합된 밸런싱 트랜지스터가 동등하도록, 기준 전위에 결합되도록 구성된 게이트 단자와, 제 1 및/또는 제 2 마스크 비트 라인에 결합된 제 1 및 제 2 채널 단자를 포함하는 밸런싱 트랜지스터를 더 포함한다.
도 13에 도시된 메모리 셀을 구현하는 실시예는 도 1의 메모리 셀에 비해 55%까지의 필요한 면적을 감소시킬 수 있다.
이전의 규약에 따르면, 도 10 내지 13의 실시예의 논리적으로 "0"으로 프로그램된 마스킹된 메모리 셀은 다음 관계에 의해 특징지워질 수 있다.
Figure 112009024148619-pat00016
반면에 논리적으로 "1"로 프로그램된 메모리 셀은 다음 관계에 의해 특징지워질 수 있다.
Figure 112009024148619-pat00017
요약하면, 도 10 내지 13의 마스크 가능 메모리 셀은, 단일 비트라인 출력과, 이진 마스크 신호를 위한 제 1 및 제 2 입력을 포함하고, 마스크 가능 메모리 셀은 이진 마스크 신호에 따라서, 그 비트라인 출력부에 제 1 이진값 또는 제 2 이진값을 출력하도록 액세스될 수 있다.
이들 마스크 가능 메모리 셀은 상보성 논리 신호 쌍을 유효 마스크 신호로서 받아들이도록 구성된다.
앞에서 논의한 실시예들은 어떤 상태가 논리 "1" 및 "0"으로 해석되는 지에 대해 특정 규약에 따라 특정 FET 및 대응하는 전압 레벨을 함께 이용하여 구현되지만, 다른 실시예들은 물론 이들 가정에 제한되지 않는다. 특히, 물리적 상태와 대응 논리 상태 사이의 맵핑이 상이하게 선택될 수도 있다.
또한, 앞에서 논의한 스위칭 소자들 및 실시예들을 구현하는 기술은 일특정 구현예에 한정되지 않는다. 대신에, 예를 들어 n-채널 또는 p-채널 FET, 바이폴라 트랜지스터 또는 기타 스위칭 소자와 같은 다른 활성 스위칭 소자들을 사용해도 된다. 전술한 논리 소자는 특정 구현예에 한정되지 않는다. 대신에, 인버터, OR 게이트 또는 XOR 게이트 또는 AND 게이트 또는 XOR 기능부를 상이한 기술 및 회로로 구현하여 동일한 결과를 얻을 수 있다.
또한, 실시 효율을 증가시키기 위해 앞에서 논의한 특정 예들 또는 기법들을 결합할 수도 있다.
소정의 구현 조건에 따라서, 하드웨어 또는 소프트웨어로 다른 실시예를 구현할 수도 있다. 이 구현은 방법들의 실시예를 수행하도록 프로그램 가능한 컴퓨터 시스템과 협력하는 디지털 저장 매체, 특히 전자적으로 판독 가능한 제어 신호를 저장하고 있는 디스크, DVD 또는 CD를 사용하여 수행될 수 있다. 일반적으로, 일부 실시예는 머신 판독가능한 캐리어에 저장된 프로그램 코드로서, 컴퓨터 상에서 실행될 때 실시예들을 실행하는 동작을 하는 컴퓨터 프로그램 코드를 포함하는 컴퓨터 프로그램 제품일 수 있다. 즉, 일부 실시예는 컴퓨터 프로그램이 컴퓨터 상에서 실행될 때 상기 방법들 중 적어도 하나를 실행하는 프로그램 코드를 갖는 컴퓨터 프로그램이다.
이상, 특정 실시예를 참고하여 본 발명을 설명하였지만, 당업자라면 본 발명의 사상 및 범주로부터 벗어나지 않고 형태 및 세부사항에 있어 다양한 다른 변형들이 이루어질 수 있음을 이해할 수 있을 것이다. 이러한 다양한 변형들은 본 명세서에 개시되고 청구범위에 포함된 보다 넓은 개념들로부터 벗어나지 않고 다른 실시예에 적응하도록 만들어질 수 있다.
도 1은 마스킹된 ROM 셀을 도시한 도면.
도 2는 마스킹된 RAM 셀을 도시한 도면.
도 3은 마스킹된 메모리 셀에 액세스하기 위한 액세스 방안의 블록도.
도 4는 마스킹된 메모리 셀에 대한 다른 실시예를 도시한 도면.
도 5는 멀티플렉싱 기능을 구현하는 액세스 회로의 일실시예를 도시한 도면.
도 6은 비트 라인에 액세스하기 위한 판독 방안의 일실시예를 도시한 도면.
도 7은 이중 레일-단일 레일 판독 래치의 일실시예를 도시한 도면.
도 8은 마스킹된 어드레스 디코더의 일실시예를 도시한 도면.
도 9는 다른 셀-어레이 구성의 일실시예를 도시한 도면.
도 10은 마스킹된 메모리 셀의 일실시예를 도시한 도면.
도 11은 마스킹된 메모리 셀의 다른 실시예를 도시한 도면.
도 12는 마스킹된 메모리 셀의 또 다른 실시예를 도시한 도면.
도 13은 도 12의 메모리 셀의 다른 메모리 어레이를 도시한 도면.

Claims (19)

  1. 각각이 개별 마스크 신호를 사용하는 적어도 2개의 그룹으로 조직된 복수의 마스킹된 메모리 셀을 작동하는 방법에 있어서,
    액세스될 메모리 셀을 포함하는 선택된 그룹에 논리적으로 유효한 마스크 신호(a logically valid mask signal)를 제공하는 단계와,
    상기 선택된 그룹 외의 다른 모든 그룹에 논리적으로 무효인 마스크 신호(a logically invalid mask signal)를 제공하는 단계를 포함하는
    복수의 마스킹된 메모리 셀 작동 방법.
  2. 제 1 항에 있어서,
    상기 논리적으로 유효한 마스크 신호로서 2개의 논리적으로 상보성인(logically complementary) 서브신호(sub-signal)를 포함하는 신호를 제공하는 단계와,
    상기 논리적으로 무효인 마스크 신호로서 2개의 논리적으로 동일한 서브신호를 포함하는 신호를 제공하는 단계를 더 포함하는
    복수의 마스킹된 메모리 셀 작동 방법.
  3. 제 1 항에 있어서,
    상기 논리적으로 유효한 마스크 신호를 상기 선택된 그룹과 관련된 마스크 비트 라인 쌍에 인가하는 단계와,
    상기 논리적으로 무효인 마스크 신호를 상기 선택된 그룹 이외의 다른 모든 그룹과 관련된 다른 마스크 비트 라인 쌍에 인가하는 단계를 더 포함하는
    복수의 마스킹된 메모리 셀 작동 방법.
  4. 각각이 개별 마스크 신호를 사용하는 적어도 2개의 그룹으로 조직된 복수의 마스킹된 메모리 셀을 작동하는 장치에 있어서,
    액세스될 메모리 셀을 포함하는 선택된 그룹에 논리적으로 유효한 마스크 신호를 제공하고, 상기 선택된 그룹 외의 다른 모든 그룹에 논리적으로 무효인 마스크 신호를 제공하는 마스크 신호 생성기를 포함하는
    복수의 마스킹된 메모리 셀 작동 장치.
  5. 제 4 항에 있어서,
    상기 마스크 신호 생성기는 상기 논리적으로 유효한 마스크 신호로서 2개의 논리적으로 상보성 서브신호를 포함하는 신호를 제공하고, 상기 논리적으로 무효인 마스크 신호로서 2개의 논리적으로 동일한 서브신호를 포함하는 신호를 제공하도록 구성되는
    복수의 마스킹된 메모리 셀 작동 장치.
  6. 제 4 항에 있어서,
    상기 논리적으로 유효한 마스크 신호를 상기 선택된 그룹과 관련된 마스크 비트 라인 쌍에 인가하고, 상기 논리적으로 무효인 마스크 신호를 상기 선택된 그룹 이외의 다른 모든 그룹과 관련된 다른 마스크 비트 라인 쌍에 인가하도록 구성된 마스크 비트 라인 인터페이스를 더 포함하는
    복수의 마스킹된 메모리 셀 작동 장치.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 각각이 개별 마스크 신호를 사용하는 적어도 2개의 그룹으로 조직된 마스킹된 메모리 셀들에 대한 액세스를 제어하는 제어기에 있어서,
    액세스될 메모리 셀을 포함하는 선택된 그룹에 논리적으로 유효한 마스크 신호를 제공하는 수단과,
    상기 선택된 그룹 외의 다른 모든 그룹에 논리적으로 무효인 마스크 신호를 제공하는 수단을 포함하는
    제어기.
  18. 제 17 항에 있어서,
    상기 마스크 신호 제공 수단은 상기 논리적으로 유효한 마스크 신호로서 2개의 논리적으로 상보성 서브신호를 포함하는 신호를 제공하고, 상기 논리적으로 무효인 마스크 신호로서 2개의 논리적으로 동일한 서브신호를 포함하는 신호를 제공하도록 구성되는
    제어기.
  19. 제 17 항에 있어서,
    상기 논리적으로 유효한 마스크 신호를 상기 선택된 그룹과 관련된 마스크 비트 라인에 인가하는 수단과,
    상기 논리적으로 무효인 마스크 신호를 상기 선택된 그룹 이외의 다른 모든 그룹과 관련된 마스크 비트 라인에 인가하는 수단을 더 포함하는
    제어기.
KR1020090034765A 2008-04-21 2009-04-21 복수의 마스킹된 메모리 셀 작동 방법, 장치 및 제어기 KR101060922B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/106,931 2008-04-21
US12/106,931 US7826299B2 (en) 2008-04-21 2008-04-21 Method and apparatus for operating maskable memory cells

Publications (2)

Publication Number Publication Date
KR20090111294A KR20090111294A (ko) 2009-10-26
KR101060922B1 true KR101060922B1 (ko) 2011-08-30

Family

ID=41112107

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090034765A KR101060922B1 (ko) 2008-04-21 2009-04-21 복수의 마스킹된 메모리 셀 작동 방법, 장치 및 제어기

Country Status (3)

Country Link
US (1) US7826299B2 (ko)
KR (1) KR101060922B1 (ko)
DE (1) DE102009018075B4 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120077280A (ko) * 2010-12-30 2012-07-10 에스케이하이닉스 주식회사 반도체 메모리 장치의 컬럼 어드레스 카운터 회로
DE102018107114A1 (de) * 2018-03-26 2019-09-26 Infineon Technologies Ag Seitenkanalgehärtete Operation

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001148191A (ja) 1999-11-22 2001-05-29 Fujitsu Ltd 半導体記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6154384A (en) 1999-11-12 2000-11-28 Netlogic Microsystems, Inc. Ternary content addressable memory cell
JP3408479B2 (ja) 1999-12-17 2003-05-19 日本電気株式会社 半導体記憶装置
US6496399B1 (en) 2001-08-28 2002-12-17 Integrated Device Technology, Inc. Compact ternary content addressable memory cell
JP3808753B2 (ja) 2001-10-31 2006-08-16 川崎マイクロエレクトロニクス株式会社 連想メモリ装置
US6760241B1 (en) * 2002-10-18 2004-07-06 Netlogic Microsystems, Inc. Dynamic random access memory (DRAM) based content addressable memory (CAM) cell
US6906937B1 (en) 2003-03-21 2005-06-14 Netlogic Microsystems, Inc. Bit line control circuit for a content addressable memory
US6845025B1 (en) 2003-03-21 2005-01-18 Netlogic Microsystems, Inc. Word line driver circuit for a content addressable memory
DE102007009526B4 (de) 2007-02-27 2017-08-24 Infineon Technologies Ag Vorrichtung zum Speichern eines binären Zustandes

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001148191A (ja) 1999-11-22 2001-05-29 Fujitsu Ltd 半導体記憶装置

Also Published As

Publication number Publication date
DE102009018075B4 (de) 2018-08-09
DE102009018075A1 (de) 2009-10-29
US7826299B2 (en) 2010-11-02
KR20090111294A (ko) 2009-10-26
US20090262595A1 (en) 2009-10-22

Similar Documents

Publication Publication Date Title
CN108694335B (zh) 基于sram的物理不可克隆函数及产生puf响应的方法
US10163501B2 (en) Apparatuses, memories, and methods for address decoding and selecting an access line
US5999441A (en) Random access memory having bit selectable mask for memory writes
US6791869B2 (en) Nonvolatile memory device with configuration switching the number of memory cells used for one-bit data storage
JP4780874B2 (ja) 薄膜磁性体記憶装置
US7894242B2 (en) Device for storing a binary state
CN109074834B (zh) 用于减少存储器单元器件上的编程电压应力的系统和方法
US11056161B2 (en) Data processing system and method for generating a digital code with a physically unclonable function
KR20180054755A (ko) 감소된 누설을 위한 sram 아키텍처들
KR20090090601A (ko) 리드 와일 라이트 동작시 커플링 노이즈를 방지할 수 있는상 변화 메모리 장치
TWI509608B (zh) 靜態隨機存取記憶體之行選擇多工器與方法及使用其的電腦記憶體次系統
KR101060922B1 (ko) 복수의 마스킹된 메모리 셀 작동 방법, 장치 및 제어기
US7457143B2 (en) Memory device with shared reference and method
US20150194206A1 (en) Method of writing to and reading data from a three-dimensional two port register file
KR101060804B1 (ko) 마스킹된 메모리 셀의 어레이, 마스킹된 판독 전용 메모리 셀, 마스킹된 판독 전용 메모리 어레이 및 마스킹된 메모리 셀
US20220300255A1 (en) Ram true random number generator
KR20030009060A (ko) 불휘발성 반도체기억장치
JP5745086B2 (ja) Ｎｏｒロジックワード線選択
KR100378855B1 (ko) 다단 판독 작동 방법 및 회로
US20100002526A1 (en) Latch-based Random Access Memory
JP2011187159A (ja) 薄膜磁性体記憶装置
US20060133128A1 (en) Method and storage device for the permanent storage of data
US20240161815A1 (en) Dual port dual power rail memory architecture
US20240112728A1 (en) Analog in-memory computation processing circuit using segmented memory architecture
US20230133922A1 (en) Electroinc devices and electroinc systems for transmitting bit stream including programming data

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140818

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150817

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160812

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170811

Year of fee payment: 7