KR20030009060A - 불휘발성 반도체기억장치 - Google Patents

불휘발성 반도체기억장치 Download PDF

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요시아키카미가키
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가부시키가이샤 히타치세이사쿠쇼
가부시기가이샤 히다치초엘에스아이시스템즈
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Abstract

본 발명은 불휘발성 반도체기억장치에 관한 것으로서, 1메모리셀에서 2비트를 기억하고, 이 2비트를 기입 또는 독출하는 경우는 이 메모리셀에 대해서 2회의 기입 또는 독출이 필요해진다. 이 메모리셀을 사용하여 메모리어레이를 구성한 경우, 이 2회 엑세스에 의해 종래보다 2배의 판독시간 및 기입시간이 필요해지고 이 메모리를 사용 하는 시스템속도의 저하가 발생해버리는 것에 의해, 종래 메모리셀 어레이의 비트배열을 도 9와 같이 기입방법 또는 독출방법에 의해 교체하는 것에 의해, 복수 바이트를 동시에 1회의 엑세스로 기입 또는 독출이 가능해진다. 또한, 독출의 고속화로서, 프리챠지하지 않는 센스앰프를 제공하여 고속화를 도모하기 위하여, 본 발명에 의하면 1메모리셀에 2비트를 축적하는 메모리어레이 구성에 있어서도, 1회의 엑세스로 복수바이트를 독출 또는 기입하는 것이 가능하다. 또한, 고속독출방식인 프리챠지하지 않는 센스앰프를 사용하는 것으로, 독출 고속화와 함께 아울러 시스템 용도에 이 메모리어레이가 사용하는 것이 가능해진다.

Description

불휘발성 반도체기억장치{NOV-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 원은 반도체기억장치에 관한것으로 특히, 하나의 메모리 트랜지스터에 2비트의 정보를 기억시키도록 한 불휘발성반도체기억장치에 관한 것이다.
종래의 전기적 변환이 가능한 EEPROM의 메모리어레이구성예를 도 1에 나타낸다. 종래형의 EEPROM은 단위메모리셀로서 도 1에 나타나는 바와 같이 스위치트랜지스터와 메모리트랜지스터의 2트랜지스터로 이루어지고, 메모리트랜지스터에 1비트의 정보를 기억시키고 있다. 비트의 배열로서는 도 1에 나타나는 바와 같이 b0로부터 순서로 인접한 메모리셀을 확대하여 비트를 정의하고 있었다.
또한, 도 2에 CPU(Central Processor Unit)와 메모리등을 1칩에 탑재한 1칩 마이컴퓨터 블록도를 나타낸다. 메모리, 시리얼 인터페이스 유니트, 병렬 인터페이스 유니트의 각 블록은 CPU와 어드레스 버스 및 데이터버스를 매개하여 접속하고 있고, 이들 어드레스 버스 및 데이터버스를 사용 하여 데이터의 취급이 실행된다.
도 3은 도 2안의 메모리블록을 또한, 상세한 도면이고, 또한, 메모리단체로서 블록도이다. 메모리단체로서 본 경우에 있어서도, 동일하게 어드레스 버스 및 데이터버스를 매개하여 CPU등과 데이터판독이 이루어진다.
본원의 일부 발명자에 의해 하나의 메모리트랜지스터에 2비트의 정보를 기억시키도록 메모리셀의 검토가 이루어져 있다. 이 메모리셀에 관해서는 일본국 특원 2000-83246으로서 출원되어 있다. 이 메모리셀 은 도 4에 나타나는 바와 같이 산화막(Oxide)에 끼워진 질화막(Nitride)의 채널방향의 양단부에 국속적으로 전하를 축적하는 것에 의해, 1메모리 트랜지스터로 2비트정보의 기억을 실현하고 있는 것이다. 도 5에 나타나는 바와같이, 이 메모리셀에 대한 2비트정보의 독출 및 기입에는 소스와 드레인을 교체하여 메모리셀에게 2회의 독출동작 및 기입동작을 실행한다. 또한, 독출동작시에는, 질화막의 소스측의 단부에 전자가 주입된다. 또한, 독출동작시에는 트랜지스터를 도전상태로서 하여 Vth를 검출한다. 또한, 소거동작은, 게이트측에서 질화막에 보충된 전자를 일괄하여 제거하고 또한 기판측에서 일괄하여 전자를 제거하는 것에 의해 실행이 가능하다. 상기 메모리셀의 메리트로서는, 1비트당 셀면적이 종래셀의 1/2에서 1/3으로 축소가능한 메리트가 있다.
본원 발명자등은 이 2비트/셀의 메모리셀을 사용할 때 메모리어레이 구성에 대해서 검토하였다.
도 6은 도 1에 나타난 종래의 메모리어레이를 구성의 사상을 적용한 경우의 메모리어레이 구성도이다.
도 6에 있어서는, 1 메모리셀 의 2비트정보를 독출 및 기입하기 위해서는 도 5와 같이 1메모리셀에 대해서 소스와 드레인을 교체하여 2회 엑세스하지 않으면 안된다. 이 메모리어레이가 도 2에 나타난 1칩 마이컴퓨터의 메모리블록에 조립된 경우에는 예를 들면, CPU가 1바이트(b0 ~ b7)를 독출할 때, 도 6의 메모리어레구성에서는, CPU는 1회째의 독출사이클에서 b0, b2, b4, b6를 독출하고, 다음 2회째의 독출사이클에서 b1, b3, b5, b7을 독출하게 된다. 또는, 메모리블록안에서 2회 독출을 실행하고 b0 ~ b7이 독출시킨 후에, CPU에게 독출데이터를 송출하게 된다. 이때, CPU는 대기하여 b0 ~ b7이 정렬하기까지 대기한다.
상기 어느 경우에서도, CPU는 도 1에 나타난 EEPROM 메모리어레이보다 2배의 리드사이클이 걸리게 되버린다. 도 1에서 구성한 메모리어레이를 사용한 경우는, 1메모리트랜지스터에 1 비트만 기억하고 있지 않으므로, b0 ~ b7의 1바이트를 동시에 CPU의 1리드 사이클에서 독출하는 것이 가능하다.
또한, 도 3에 나타난 바와 같은 메모리단체소자를 CPU가 독출하는 경우에 있어서도 도 6과 같은 2비트/셀의 메모리어레이를 사용한 경우에는 상기와 동일하게 2배의 리드사이클이 걸려버린다. 또한, 상기 문제점은, 독출시만뿐 아니라 기입시에 대해서도 동일하게 발생한다.
본 발명은 2비트/셀을 기억시키도록 메모리셀을 사용한 경우에 메모리의 독출 및 기입사이클이 2배가 되는 상기 문제를 해소하며, 또한, 면적을 축소가능한 메모리구성으로 한 경우의 주변제어회로를 제공하는 것을 목적으로 한다.
상기 문제를 해결하기 위하여, 비트배열정의를 인접한 메모리셀 또는 비트에서 확대하여 비트정의할 뿐 아니라, 독출 또는 기입방법에 의해 복수바이트단위로 동시에 판독할 수 있는 비트배열을 정의한 것이다.
또한, 단위메모리어레이를 복수배열로, 복수 바이트를 동시에 독출 또는 기입가능하도록 한 것이다.
또한, 단위메모리를 복수배열한 메모리어레이에서 또한, 면적축소를 위하여 단위메모리의 드레인 또는 소스를 공통으로 하여 메모리어레이를 구성한 것이고, 독출할 때에 우수어드레스, 기수어드레스에서 독출방법 및 회로를 변경하도록 한 것이다.
또한, 상기 독출회로에서, 종래형의 프리챠지시키지 않고 고속독출을 한 것이다.
또한, 목적에 따라서 독출회로의 조합을 실행하고,독출회로를 최적화 한 것이다.
도 1 은 EEPROM의 메모리어레이 구성도이다.
도 2 는 1 칩 마이컴퓨터 블록도이다.
도 3 은 메모리블록도이다.
도 4 는 2비트/셀의 메모리단면도이다.
도 5 는 2비트/셀의 메모리독출 및 기입방식이다.
도 6 은 2비트/셀의 메모리어레이 구성도이다.
도 7 은 본 발명에 의한 2비트/셀의 메모리어레이 구성도이다.
도 8 은 본 발명에 의한 2비트/셀의 메모리어레이 구성도이다.
도 9 는 본 발명에 의한 2비트/셀의 메모리어레이 구성도이다.
도 10 은 본 발명에 의한 2비트/셀의 메모리어레이 구성도에 있어서의 기입방법이다.
도 11 은 본 발명에 의한 2비트/셀의 메모리어레이 구성도이다.
도 12 는 본 발명에 의한 2비트/셀의 메모리어레이 구성도이다.
도 13 은 본 발명에 의한 2비트/셀의 메모리어레이 구성도에 있어서의 독출방법이다.
도 14 는 본 발명에 의한 개량형 드레인 전압검출방식이다.
도 15 는 접촉/비접촉형 IC카드블록도이다.
<주요부위를 나타내는 도면부호의 설명>
11 : 메모리 12 : 메모리
13 : 직렬인터페이스 유니트 14 : 병렬인터페이스 유니트
15 : 클록 드라이버 121 : 메모리어레이
122 : 데이터 버퍼/래치 123 : 전압생성
124 : 클록생성 125 : X/Y 디코더
21 : 시스템 콘트롤/보안로직부속 CPU 22 : RAM
23 : ROM 24 : EEPROM
25 : 직렬인터페이스 26 : 클록 디바이더
27 : 전원공급/리셋 28 : 변복조/전원
도 7에 발명에 의한 반도체메모리어레이 블록도를 나타낸다. 도 7은, 도 6의 종래형 메모리어레이와 구성은 동일하였지만, 비트배열의 정의를 변경한 것이다. 이 비트배열정의를 하는 것에 의해, b0 ~ b7은 각 8개의 메모리셀로 할당되기 때문에, 비트선 0, 2, 4, 6, 8, 10, 12, 14를 소스에, 비트선 1, 3, 5, 7, 9, 11, 13, 15를 드레인으로 하는 것에 의해, b0 ~ b7의 1바이트를 동시에 독출하고/기입하는 것이 가능하다. 또한, b8 ~ b15에 대해서는 비트선 0, 2, 4, 6, 8, 10, 12, 14를드레인에, 비트선 1, 3, 5, 7, 9, 11, 13, 15를 소스로 하는 것에 의해, 동시에 독출하고/기입이 가능해진다. 여기에서 예는 1바이트의 예이지만, 단위메모리어레이를 횡렬로 배열하는 것에 의해 복수바이트의 동시독출 및 기입이 가능해진다. 4바이트 동시 독출 또는 기입예로서 메모리셀 어레이와 비트 배열을 도 8에 나타낸다.
본 발명의 도 7의 메모리어레이를 또한 집적화 한 메모리어레이를 도 9에 나타낸다. 각 메모리는 도 9에 나타난 2셀이 드레인 또는 소스로 이루어지는 공통비트선을 매개하여 접속되어 있고, 이 2셀 단위 메모리어레이를 복수배열하는 것에 의해 메모리어레이를 구성한다. 이 2셀의 단위메모리 어레이의 독출 및 기입방법을 도 10에 나타낸다. 도 10A와 같은 바이어스를 부가하여 소스, 드레인을 교체하는 것에 의해, 2셀에 4비트의 정보를 축적하는 것이 가능해진다.
또한, 독출시에는 각 드레인 및 소스에 접속된 비트선에 센스앰프를 접속하고, 센스앰프에서 메모리셀의 임계고시(Vth)를 검출하는 디지털의 "0" 또는 "1"로 변환한다. 이 때, 공통비트선측으로 축적된 전자(Bb, Bc)와 반전측으로 축적된 전자(Ba, Bd)에서는 센스앰프의 회로방식을 변경할 필요가 있다. Bb/Bc를 독출할 때에는 바이후우(培風)관 1989년 초판발행 스가노 타쿠유우감수 이쯔카테쯔야편저[CMOS 초LSI 설계] p189등의 문헌에 기재되어 있는 바와 같은 싱글 엔드형 센스앰프방식을 채용하는 것이 가능하고, 도 10B와 같이 공통비트선을 소스로서 0V로 하여, 각 셀의 드레인측으로 프리챠지한 전하를 메모리트랜지스터를 ON시켜서, 이 메모리트랜지스터에 전류가 흐르는가를 판정한다. 여기에서는, 이 독출방식을 드레인전압검출방식으로 칭한다.
예를들면, Bb 또는 Bc에 전하가 주입되어 있지 않는 경우는, 프리챠지 트랜지스터를 ON으로 하고, 메모리셀의 드레인에 프리챠지를 실행하는 것에 의해, 메모리셀의 드레인 전압이 상승한다. 이 프리챠지 기간은, 메모리셀의 바이어스를 OFF로 하여 둘 필요가 있다. 드레인전압이 Vcc 또는 Vcc근방까지 간 후, 다음으로 프리챠지 트랜지스터를 OFF로 하여, 프리챠지를 정지 후, 메모리바이어스를 ON으로 한다. 그리하면, 메모리에 전하가 주입되어 있지 않기 때문에 메모리셀의 임계고시(Vth)는 낮은 상태에서 메모리셀에 전류가 흐르고 드레인전압이 하강해간다. 메모리셀 바이어스 ON 후, 어느 정도 시간경과후에 하강한 드레인전압을 검출하면 "Low"로 판정한다. Bp 또는 Bc에 전하가 주입되어 있는 경우는, 메모리셀의 Vth가 높아지기 때문에, 메모리셀이 ON되지 않고 전류가 흐르지않으므로, 드레인전압은 Vcc 또는 Vcc근방을 보유유지한다. 동일하게 메모리셀 바이어스 ON후, 어느정도 시간이 경과 후에 드레인전압을 검출하면 "High"로 판정한다.
또한, Ba/Bd를 독출할 때에는 상기한 센스앰프는 사용 할 수 없다. 이유는, 드레인과 소스를 교체한 경우, 공통비트선이 드레인으로 이루어지고, 드레인에 프리챠지된 전하는 2셀의 메모리트랜지스터를 동시에 ON시킨 경우, 어느한쪽의 셀에서 전류가 흐르고 있는가를 판별할 수 없게 되기 때문이다. 물론 이런 점에서, 시간을 지연하여 한쪽의 메모리트랜지스터를 ON시키면, 다른 한쪽으로 독출이 가능하지만, Bb/Bc의 독출시보다 독출시간이 더 걸리게 되게 된다.
상기에서 Ba/Bd를 독출할 때에는 공통비트선을 드레인으로 하는 것은 동일하지만 도 10C와 같이 소스를 0V로 하는 것은 아니고, 오픈하여 공통비트선에 전압을 부가하면 동시에, 각 셀의 메모리트랜지스터를 ON시켜서, 공통비트선의 드레인전압이 소스로 구현되는가를(소스전압 검출방식) 검출하게 하였다. 상기에 의해, 각 셀의 메모리트랜지스터를 동시에 ON시켜서, Ba/Bd를 검출하는 것이 가능해진다.
예를들면, 리드트랜지스터 및 메모리바이어스를 동시에 ON하면, 메모리셀의 임계고시(Vth)는 낮은상태이므로 리드메모리셀이 ON하고, Vcc가 리드트랜지스터 및 메모리셀 드레인을 경유하여 메모리셀의 소스의 Vcc 및 Vcc근방의 전압이 구현되므로, 어느 정도 시간 경과 후, 소스전압을 검출하면 "High"로 판정한다. Ba 또는 Bd에 전하가 주입되어 있는 경우는, 메모리셀의 Vth가 높아지기 때문에, 메모리셀이 ON하지 않으므로, 소스전압은 상승되지 않고 0V 근방을 이루고 있다. 동일하게 메모리셀바이어스 ON 후, 어느정도 시간경과 후에 소스전압을 검출하면 "Low"로 판정한다.
이 2셀의 단위메모리어레이를 사용 하여, 도 9에 나타난 바와 같은 비트배열을 하는 것에 의해 1회의 엑세스로 1바이트를 독출 또는 기입가능해진다. 이 경우, 상기한 바와 같이 우수어드레스 b0 ~ b7 독출에서는, 소스전압 검출방식을 이용하고, 기수어드레스 b8 ~ b15에서는 드레인전압검출방식을 이용하지 않으면 되지않고, 독출시의 센스앰프방식 및 회로는 다르다.
상기에서의 예는 1바이트의 예이지만, 2셀의 단위 메모리어레이를 횡렬로 배열하는 것에 의해, 복수바이트의 동시 독출 및 기입이 가능해진다. 4바이트 동시 독출 또는 기입예로서 메모리셀 어레이와 비트배열을 도 11에 나타내었다.
또한, 고집적화의 예로서 복수셀을 공통의 소스 또는 드레인선으로 접속한 메모리셀 어레이를 도 12에 나타내었다. b0 ~ b7에 기입하는 경우는, 우수비트선 0, 2, 4, 6, 8을 소스(0V)로, 기수비트선 1, 3, 5, 7을 드레인(플러스 전압 인가)하는것에 의해 기입이 가능해진다. 또한, b8 ~ b15에 대해서는, b0 ~ b7의 기입시와 소스 및 드레인을 교체하는 것에 의해 기입이 가능해진다.
다음으로, 독출시에 있어서는, 도 9의 2셀단위 메모리어레이에서는, 우수어드레스 b0 ~ b7의 독출에 있어서, 소스전압 검출방식을 사용하였다. 도 12에 있어서도 동일하게 소스전압 검출방식을 사용할 수 있지만, 양립하는 셀이 공통이기 때문에 동시에 b0 ~ b7을 독출할 수 없다.
예를들면, 도 13에 나타난 바와 같이, b0 ~ b7을 독출하는 경우는, 우수비트선을 소스로하여 오픈으로 하고, 기수비트선에 플러스 전압을 인가하여, 소스에 플러스전압이 나올 가능성이 있다. 이 경우, b1, b2의 판정은 불가능하다. 이와 같은 경우는, b1의 검출과 b2의 검출을 시간을 지연하여 실행하면 검출가능해진다. 도 13과 같이 ①시간의 경우에는, b0 및 b1이 포함되는 메모리셀(1, 2) 로 나오는 전압을 센스앰프에서 검출한다. 상기에 의해 b0 및 b1을 검출하는 것이 가능하다. 이 때, 메모리셀(3, 4)의 바이어스 및 리드트랜지스터(2)를 OFF시켜둘 필요가 있다. ②시간에서는, 소스전압이 Vcc 근방까지 상승하고 있는 것을 고려하고, 소스선에 충전하고 있는 전하를 디스챠지한다. 이때는, 전체의 메모리셀 바이어스 및 리드 트랜지스터는 OFF시켜 둔다. 또한, 소스전압의 디스챠지로서는 센스앰프에, 그 기능을 부여하여도 용이하고, 별도 소스선으로 디스챠지 트랜지스터등을 추가하여도 용이하다. 시간 ③ 및 ④에서는 b2 및 b3의 검출방법을 나타내었다. 도 13에서는 b0 ~ b3의 독출방법에 대해서 기술하였지만, b0 ~ b7에서는, b0, b1, b4, b5의 그룹을 시간 ① + ②로 검출하고, b2, b3, b6, b7의 그룹을 시간 ③ + ④로 검출하면 용이하다. 또한, b8 ~ b15를 독출할 때에는 드레인전압 검출방식에서 검출가능하지만, 상기 이유로 동일한 시간을 지연하여 검출하면 용이하다.
도 13에서는, 1바이트의 동시 기입 및 독출메모리 어레이도이지만, 메모리셀을 횡배열 및 복수배열하는 것으로 복수 바이트의 동시독출 및 기입이 가능해진다.
상기한, 독출방식의 드레인전압검출방식과 소스 전압검출방식에서는, 도 10B, 10C에 나타난 바와 같이, 드레인 전압검출방식에서는, 드레인측으로 프리챠지를 실행한다. 한편, 소스전압 검출방식에서는, 프리챠지를 실행할 필요는 없기 때문에 검출시간에 차가 발생한다. 소스 전압검출방식은, 프리챠지하지 않는 고속의 독출 검출방식이라고 할수 있다. 드레인 검출방식 및 소스전압검출방식의 2종류의 검출방식을 갖는 경우, 다른이유로 지연된 독출방식인 드레인 검출방식으로 독출시간이 결정되어버린다. 상기에서, 드레인검출방식에 있어서도 소스검출방식이 동일하게, 프리챠지되지 않는 고속 독출방식을 도 14에 고안한다. 도 14의 동작을 설명하면, Vcc와 드레인간에 저항되는 것을 삽입한 회로이다. 종래의 드레인전압검출과 다르게 리드트랜지스터와 메모리셀 바이어스를 동시에 ON하고, 드레인전압을 검출하는 것이다. 따라서, 종래의 드레인 전압검출방식의 프리챠지기간내에서 판독이 가능해진다.
예를들면, 메모리셀의 소스측에 전하가 주입되어 있는 상태에서는, 메모리셀의 Vth가 플러스측으로 시프트하고 있기 때문에, 리드트랜지스터 및 메모리셀 바이어스를 ON하여도 메모리셀을 ON되지 않고, 드레인전압은 Vcc근방이 된다.
다음으로, 메모리셀의 소스측으로 전하가 주입되어 있지 않는 경우는, 메모리셀의 Vth는 마이너스 측으로 시프트하고, 리드트랜지스터 및 메모리셀 바이어스를 ON하면 메모리셀은 ON하고, 전류가 흐른다. 메모리셀에 전류가 흐르는 것에 의해 저항(R)에 △V(=i ×R)의 전압하강이 발생하므로, 드레인측에 있어서 (Vcc - △V)의 전압을 검출하면 용이하다. 상기에 의해, 드레인에 프리챠지하는 경우 없이 고속독출이 가능 하다.
단, 이 프리챠지하지 않는 개량형의 드레인전압검출방식에서는, Vcc에서 저항(R)을 매개하여 전류가 흐르기 때문에, 검출시간에 의해서는 종래형의 드레인전압검출방식보다도 전류가 흐를 가능성이 있다.
다음 이들 독출방식을 조합시키는 것에 의해, 용도에 따라서 최적을 이루는 독출방식을 선택하는 것이 가능해진다. 예를들면, IC카드에 있어서, 접속식 IC카드와 비접촉식IC카드가 존재한다. 도 15에 접촉/비접촉형 IC카드 블록도를 나타내었다. 접촉식 IC카드는 도 15내의 28변복조 & 전원회로를 제거한 블록으로 치환할 수 있다. 접촉식 IC카드시스템에서는 IC카드에 축적되어 있는 데이터를 판독/기입기로 칭하는 장치에서 판독하는 것이 가능하다. 이 경우, 판독/기입기에서 전원(Vcc, Vss, CLK)이 직접 유선으로 공급되기 때문에, IC카드내의 소비전력은 특히 저소비에 주의할 필요 없이 어느 한쪽을 정한다면 고속데이터전송이 요구된다. 상기로 한 경우는 22RAM, 23ROM, 24EEPROM의 메모리로서 고속독출이 요구되기 때문에, 상기RAM, ROM, EEPROM에 도 9와 도 12의 메모리어레이를 사용한 경우에 있어서는 상기 소스전압검출방식과도 14의 프리챠지하지 않는 개량형 드레인 전압검출방식을 채용하면 고속독출이 가능해진다. 또한, 도 7의 메모리어레이를 사용한 경우에 있어서는, 소스전압검출방식 또는 도 13의 프리챠지하지 않은 드레인전압검출방식의 한쪽을 사용하면 용이하다.
비접촉 IC카드의 경우는, 동일하게 판독/기입기에서 IC카드의 데이터를 판독하지만, IC카드에 필요한 전원, CLK 및 데이터전송은 판독/기입기에서 발송하는 전자파를 IC카드내의 안테나코일에서 수취하여 이 전자파를 IC카드내의 전력으로 하고 있다. 이로 인하여, 판독기입기와 IC카드의 통신거리에 의해 IC카드에 공급되는 전력이 크게 다르다. 일반적으로, 가능한 한 통신거리를 신장하기 위하여 IC카드로서는 소비전력을 가능한 한 저소비로 할 필요가 있다. 이와 같은 경우는, RAM, ROM, EEPROM에 도 9와 도 12의 메모리어레이를 사용 한 경우에 있어서는, 저소비형의 센스앰프인 도 10B의 프리챠지형의 드레인전압검출방식과, 소스전압검출방식을 채용하는 것으로, 저소비형의 독출이 가능 해진다. 또한, 도 7의 메모리어레이를 사용한 경우는, 프리챠지형의 드레인 검출 또는 소스전압검출방식의 한쪽을 사용하면 용이하다.
최근에는, 도 15와 같이 접촉형 IC카드와 비접촉IC카드 쌍방의 기능을 가진 IC카드가 나오고 있다. IC카드내에 있는 IC칩에 대해서도 1칩으로 접촉형 및 비접촉형의 기능을 실현하고 있다. 이와 같은 경우에 있어서도, 메모리독출방식으로서 소스전압검출방식, 프리챠지형 드레인전압검출방식 및 프리챠지하지 않은 드레인 전압검출방식의 3종류를 가지고, 접촉형으로 통신하는 경우와, 비접촉형으로 통신하는 경우로 독출방식을 절환하면서 통신하는 것에 의해, 목적용도에 따라서, 고속통신형 또는 저소비형으로 하는 것이 가능해진다.
본 발명은, 1 메모리셀에 2 비트를 축적할 수 있는 반도체메모리로, 독출 또는 기입을 1 메모리셀에 대해서 2회 엑세스하고 2비트를 독출 또는 기입하는 경우에서, 독출 또는 기입방식에 의해, 비트배열을 변경하는 것으로, 동시에 복수바이트를 독출 또는 기입하는 것이 가능 하고, 판독 또는 기입시간을 단축하는 효과가 있다.
또한, 본 발명은, 메모리독출의 고속화가 가능한 독출방식을 제공하고 있으므로 반도체메모리를 사용하는 시스템에 있어서, 저소비전력형 독출방식과 고속형 독출방식을 조합시키는 것에 의해, 용도에 따른 메모리어레이를 제공하는 것이 가능하다.

Claims (9)

  1. 메모리셀이 게이트와 채널간 절연막의 양단부를 두개의 전하보유유지부로서 이용 하는 2비트의 정보를 기억하는 메모리 트랜지스터를 갖추고, 행방향 및 열방향에 매트릭스형으로 배치된 불휘발성 반도체기억장치에 있어서,
    동일행으로 배치된 상기 메모리 트랜지스터의 각 게이트가 접속된 복수의 워드선과,
    동일열로 배치된 상기 메모리 트랜지스터의 한쪽의 확산층이 접속된 복수의 제 1 비트선과,
    동일열로 배치된 상기 메모리 트랜지스터의 다른 쪽 확산층이 접속된 복수의 제 2 비트선을 갖추고,
    n바이트의 기입을 실행 할 때, n ×8비트의 각 정보를 동일열로 배치된 n × 8개의 메모리셀의 상기 제 1 비트선측의 상기 절연막의 단부에 기억하는 것을 특징으로 하는 불휘발성 반도체기억장치.
  2. 청구항 1에 있어서,
    동일행의 m번째의 상기 메모리셀과 m+1번째의 메모리셀로서, 상기 제 2 비트선을 공통화 한 것을 특징으로 하는 불휘발성 반도체기억장치.
  3. 청구항 2에 있어서,
    또한, 동일행의 m번째의 상기 메모리셀과 m-1번째의 메모리셀로서, 상기 제 1 비트선을 공통화한 것을 특징으로 하는 불휘발성 반도체기억장치.
  4. 메모리셀이 게이트와 채널간의 절연막의 양단부를 두개의 전하보유유지부로서 이용하고 2비트의 정보를 기억하는 메모리트랜지스터를 갖추고, 행방향 및 열방향으로 매트릭스형으로 배치된 불휘발성반도체 기억장치에 있어서,
    동일행으로 배치된 상기 메모리트랜지스터의 각 게이트가 접속된 복수의 워드선과,
    동일열로 배치된 상기 메모리트랜지스터의 한쪽의 확산층이 접속된 복수의 제 1 비트선과,
    동일열로 배치된 상기 메모리트랜지스터의 다른쪽의 확산층이 접속된 복수의 제 2 비트선을 갖추고,
    동일행의 m번째의 상기 메모리셀과 m+1번째의 메모리셀로서,상기 제 2 비트선이 공통화되고,
    상기 절연막의 한쪽의 단부에 기억된 비트의 정보를 독출하는 경우와, 상기 절연막의 다른쪽의 단부에 기억된 비트의 정보를 독출하는 경우에서 독출방식을 다게 하는 것을 특징으로 하는 불휘발성반도체기억장치.
  5. 청구항 4에 있어서,
    상기 제 1 비트선에 전압을 검출하는 센스앰프를 접속하고,
    상기 제 2 비트선측의 상기 절연막의 단부에 기억된 비트의 정보를 독출하는 경우는, 상기 제 2 비트선을 소스, 상기 제 1 비트선을 드레인으로 하고, 드레인전압을 검출하는 것에 의해 실행되고,
    상기 제 1 비트선측의 상기 절연막의 단부에 기억된 비트의 정보를 독출하는 경우는, 상기 제 2 비트선을 드레인, 상기 제 1 비트선을 소스로 하고, 소스전압을 검출하는 것에 의해 실행하는 것을 특징으로 하는 불휘발성 반도체기억장치.
  6. 청구항 5에 있어서,
    상기 드레인전압검출전에 상기 제 1 비트선의 프리챠지를 실행하고,
    상기 소스전압검출전에는 상기 제 2 비트선의 프리챠지를 실행하지 않는 것을 특징으로 하는 불휘발성 반도체기억장치.
  7. 청구항 5에 있어서,
    일단이 고정전위로 접속되고, 타단이 상기 제 1 비트선에 접속된 저항을 구비하고,
    상기 드레인 전압검출전의 상기 제 1 비트선의 프리챠지 및 상기 소스전압 검출전의 상기 제 2 비트선의 프리챠지를 필요로 하지 않는 것을 특징으로 불휘발성 반도체기억장치.
  8. 메모리셀이, 게이트와 채널간의 절연막의 양단부를 두개의 전하보유유지부로서 이용하는 2비트의 정보를 기억하는 메모리 트랜지스터를 갖추고, 행방향 및 열방향에 매트릭스형으로 배치된 불휘발성 반도체기억장치를 구비한 비접촉형 IC카드에 있어서,
    상기 불휘발성 반도체기억장치는,
    동일행으로 배치된 상기 메모리 트랜지스터의 각 게이트가 접속된 복수의 워드선과,
    상기 동일열로 배치된 상기 메모리트랜지스터의 한쪽의 확산층이 접속된 복수의 제 1 비트선과,
    동일열로 배치된 상기 메모리 트랜지스터의 다른쪽의 확산층이 접속된 복수의 제 2 비트선을 갖추고,
    동일행의 m번째의 상기 메모리셀과 m+1번째의 메모리셀로서, 상기 제 2 비트선이 공통화되고,
    상기 절연막의 한쪽단부에 기억된 비트의 정보를 독출하는 경우와, 상기 절연막의 다른쪽의 단부에 기억된 비트의 정보를 독출하는 경우에서, 다른 독출방식을 적용하고,
    상기 제 1 비트선에 전압을 검출하는 센스앰프를 접속하고,
    상기 제 2 비트선측의 상기 절연막의 단부에 기억된 비트의 정보를 독출하는 경우는, 상기 제 2 비트선을 소스, 상기 제 1 비트선을 드레인으로 하고, 드레인 전압을 검출하는 것에 의해 실행하고,
    상기 제 1 비트선측의 상기 절연막의 단부에 기억된 비트의 정보를 독출하는경우는, 상기 제 2 비트선을 드레인, 상기 제 1 비트선을 소스로 하고, 소스 전압을 검출하는 것에 의해 실행하고,
    상기 드레인전압검출의 상기 제 1 비트선의 프리챠지를 실행하고, 상기 소스전압검출전에는 상기 제 2 비트선의 프리챠지를 실행하지 않는 것을 특징으로 하는 비접촉형 IC카드.
  9. 메모리셀이 게이트와 채널간 절연막의 양단부를 두개의 전하보유유지부로서 이용 하는 2비트의 정보를 기억하는 메모리 트랜지스터를 갖추고, 행방향 및 열방향으로 매트릭스형으로 배치된 불휘발성 반도체기억장치르 구비한 접촉형 IC카드에 있어서,
    상기 불휘발성반도체기억장치는,
    동일행으로 배치된 상기 메모리 트랜지스터의 각 게이트가 접속된 복수의 워드선과,
    상기 동일열로 배치된 상기 메모리 트랜지스터의 한쪽의 확산층이 접속된 복수의 제 1 비트선과,
    동일열로 배치된 상기 메모리 트랜지스터의 다른 쪽 확산층이 접속된 복수의 제 2 비트선을 갖추고,
    동일행의 m번째의 상기 메모리셀과 m+1번째의 셀로서, 상기 제 2 비트선이 공통화되고,
    상기 절연막의 한쪽단부에 기억된 비트의 정보를 독출하는 경우와 상기 절연막의 다른쪽 단부에 기억된 비트의 정보를 독출하는 경우에서, 다른 독출방식을 적용하고,
    상기 제 1 비트선에 전압을 검출하는 센스앰프를 접속하고,
    상기 제 2 비트선측의 상기 절연막의 단부에 기억된 비트의 정보를 독출하는 경우는, 상기 제 2 비트선을 소스, 상기 제 1 비트선을 드레인으로 하고, 드레인전압을 검출하는 것에 의해 실행되고,
    상기 제 1 비트선측의 상기 절연막의 단부에 기억된 비트의 정보를 독출하는 경우는, 상기 제 2 비트선을 드레인, 상기 제 1 비트선을 소스로 하고, 소스전압을 검출하는 것에 의해 실행하고,
    일단이 고정전위로 접속되고, 타단이 상기 제 1 비트선에 접속된 저항을 구비하고, 상기 드레인 전압검출전의 상기 제 1 비트선의 프리챠지 및 상기 소스전압검출전의 상기 제 2 비트선의 프리챠지를 필요로 하지 않는 것을 특징으로 하는 접촉형 IC카드.
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