TW533417B - Non-volatile semiconductor memory device - Google Patents

Non-volatile semiconductor memory device Download PDF

Info

Publication number
TW533417B
TW533417B TW090127607A TW90127607A TW533417B TW 533417 B TW533417 B TW 533417B TW 090127607 A TW090127607 A TW 090127607A TW 90127607 A TW90127607 A TW 90127607A TW 533417 B TW533417 B TW 533417B
Authority
TW
Taiwan
Prior art keywords
memory
bit line
bit
mentioned
insulating film
Prior art date
Application number
TW090127607A
Other languages
English (en)
Inventor
Takanori Yamazoe
Hiroshi Yoshigi
Yoshiaki Kamigaki
Kozo Katayama
Shinichi Minami
Original Assignee
Hitachi Ltd
Hitachi Ulsi Sys Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Ulsi Sys Co Ltd filed Critical Hitachi Ltd
Application granted granted Critical
Publication of TW533417B publication Critical patent/TW533417B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Description

533417 A7 B7 五、發明説明（1
【發明所屬之技術領域】 本發明係關於一半導體記憶裝置，其於1個記憶體電晶 體上記憶2個位元資料之非揮發性半導體裝置。 【先前技術】 圖1所示為先前習知之電性改寫之EEPROM之記憶體陣列 之組成例。如圖1所示，習知形態之EEPROM中一個記憶體 單元由開關電晶體與記憶體電晶體之2個電晶體所組成， 其記憶體電晶體中記憶1個位元資料。如圖1所示位元之陣 列由b 0起順序向相鄰記憶體單元進行定義位元。 此外，圖2所示為將CPU (Central Processor Unit)與記憶 體等搭載於1晶片上之單晶片微電腦之方塊圖。記憶體， 串連介面單元，並行介面單元之各方塊圖藉由CPU與位址 匯流排及資料匯流排相連接，利用這些位址匯流排及資料 匯流排進行資料之傳遞。 圖3所示為較圖2中所示記憶體方塊圖更詳細之圖，其同 時也做為記憶體單元之方塊圖。即使當做為記憶體單元也 是同樣藉由位址匯流排及資料匯流排，與C P U等進行資料 之讀取寫入。 【本發明所欲解決之課題】 本發明之一部分發明人正在進行1個記憶體電晶體上可 記憶2個位元資料之記憶體單元之研究。此記憶體單元， 目前正於曰本以專利申請案第2000-83246號提出專利申請 中。這個記憶體單元，如圖4所示’利用夾在氧化膜 (Oxide)中之氮化膜（Nitride)之通道方向之兩端部上局部性 -5- 本紙張尺度適用中國國家榡準(CNS) A4規格(21〇 x 297公釐)
裝 訂
線 533417 A7 _______ B7 五、發明説明（2 ) 儲存電荷之特性，得以於1個記憶體電晶體中記憶2個位元 資料。如圖5所示，欲由此記憶體單元讀取動作及寫入動 作2個位元資料，將源極與汲極互換，進行記憶體單元之2 次讀取動作及寫入動作。此外，於讀取動作之際，氮化膜 之源極側之端部上注入電子。此外，讀取動作之際，在電 晶體導通狀態下檢測Vth。其次，消去動作可藉由將來自 於閘極側補足於氮化膜上之電子一次全部拔拉出，或由基 板側一次全部將電子拔拉出以進行消去動作。其記憶體單 元之優點，即1個位元所占格（cell)面積可縮小為習知之格 之1/2 至 1 /3。 本發明之發明人等進行了對使用此2位元/格之記憶體單 元時之記憶體陣列組成之研究。 圖6所示’為採用圖1中所示習知之記憶體陣列組成想法 之記憶體陣列組成圖。 於圖6中’為了項取及寫入1個己憶體單元之2個位元資 料’如圖5所示對於1個記憶體單元，必須將源極與汲極互 換，進行2次存取。若將記憶體陣列插入圖2所示之單晶片 微電知之έ己憶體方塊圖時’例如，C p u讀取1位元組（b 0 〜b 7 )時，圖6之記憶體陣列之組成中，在c p u之第1次讀 取周期中，讀取1>0，1)2，134，16，其次之第2讀取周期 中’讀取b 1，b 3，b 5，b 7。此外，記憶體方塊圖中，進 行弟2 /人頃取，謂取^ 〇〜b 7之後，將讀取之資料送往c p u 。此間，CPU在等候bO〜b 7.湊齊之前一直處於等待狀態。 在上述任一情形下，CPU比圖1中所示之EEpR〇M記憶 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 533417 五、發明説明（3 體陣列都還需要多出2倍之讀取周期。若採用圖1中所組成 ，'己憶體陣列時，1個記憶體電晶體中只能記憶1個位元資 料，所以僅以C P U之1個讀取周期即可將b 0〜b 7之1位元 組資料同時讀出。 主此外，即使就C P U讀取如圖3所示之記憶體單體端子之 『月形而"，右使用如圖6所示之2位元/格之記憶體陣列時 也同上述情形需要2倍讀取周期。此外，上述問題點並 非僅只發生於讀取時，寫入時也同樣發生。 本發=中，上述之使用可記憶2元/格之記憶體單元時記 憶體足謂取及寫入周期則需2倍之問題點不但得以解決， 更進而，於組成縮小面積之記憶體陣列時，提供周邊控制 電路為目的。 【解決問題之方法】 f解決上述之問題，並非將位元之配置定義由相鄰記憶 體單兀或位元起順序進行定義位元，而依讀取或寫入方法 ，以複數位兀為單位同時定義可讀取寫入之位元陣列。 此外’其亦可將多數個單位記憶體陣列並行，可同時讀 取及窝入多數個位元組。 此外由多數個單位記憶體並行而成之記憶體陣列，為 更進一步縮小面積，將單位記憶體之汲極或源極共通，組 成之記憶體陣列’讀取時以偶數位去止，奇數位址改變讀取 方法及電路。 此外，以上述讀取電路，.無需習知之預先充電而可高速 讀取。
533417 A7
二配合所需之目的擇取讀取電路之組合，令讀取 私路取佳化之東西。 【發明之實施形態】 圖7所示為本發明之半導體記憶體陣列方塊圖。圖7中， 」、、圖6《習知記憶體陣列之組成相同，然而位元之陣列之 足義有所改變。藉此位元之陣列定義，因為被各8 個記憶體單元所均分，以位元線〇,2,4,6,8，1〇, 1 2 ’ 14為源極，以位元線i，3 , 5，7，9，工^，工3，Η 為沒極時，b0〜b7之1位元組可同時讀取/寫入。此外， 針對匕8〜1)15而言，以位元線〇,2,4,6,8，1〇，12 ’ 14為汲極，以位元線1，3，5，7，9，11，13，15為 ，極時可㈤時項取/寫入。此中之例為1位元組之例，將 單位记憶體陣列並行時，多數個位元組可同時讀取及寫入 。以4位元組同時讀取或寫入為例，將記憶體單元陣列與 位元陣列圖示於圖8。 將本發明之圖7之記憶體陣列更進一步集約化而成之記 憶體陣列圖示於圖9。各記憶體如圖9所示，2個格藉由沒 極或源極之共同位元線而連接，將此2格之單位記憶體陣 列足多數個並行，以組成記憶體陣列。此2個格之單位記 憶體之讀取及寫入方法圖示於圖1〇。加上如圖i〇(a)所示 之偏壓，藉由將源極，汲極互換，可於2格中儲存4位元之 資料。此外，讀取時，於連接各汲極及各源極之位元線上 連接感測放大器，以感測放大器檢測記憶體單元之閾值 (Vth) ’變換為數位式之〇或i。此時，對於共同位元線側上 -8 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 533417 A7 ____B7 五、發明説明（5~)~— ~· --~ -- 儲存之電子（Bb，Bc)與其相反側上儲存之電子（Ba Bd)而丄 ’則有必要改變感測放大器之電路方式。讀取 如培風館1989年第一版發行，营野卓雄監修，飯塚哲哉編 之「CMOS超LSIt設計」pl89等之文獻中所記載一般”， 可採用單端（single-end)型感測放大器方式，如圖1〇 (b)所示 以共通位元線為源極，令其為〇 v，於各格之汲極側上T 以預先充電後之電荷將記憶體電晶體轉為〇N (開），以判 斷此圮憶體電晶體上電流是否流通，在此，將此讀取方式 稱為電壓檢測方式。 7 例如，於Bb或Be上如果電荷未被注入時，將預先充電 電晶體轉為ON，由於記憶體單元之汲極上施行預先充= ，記憶體單元之汲極電壓將上昇。此預先充電之期間，= 必要將圮憶體單元之偏壓轉為〇FF (關）。汲極電壓到達 Vcc或VCC附近後，其次有必要將預先充電電晶體轉為 〇 F F，預先充電停止後，將記憶體偏壓轉為〇 n。如此二 來’由於電荷並未被注入於記憶體之上，記憶體單元之閑 值（Vth)則維持低狀態下，記憶體單元上電流流通，汲極電 壓下降。$己憶體早元偏壓轉〇 Js[之後，經過一段時間後若 檢測出下降之汲極電壓時，則判斷為L 〇 w。若B b或b c上 注入有電荷時，由於記憶體單元之V t h轉高，記憶體單元 不轉為Ο N則電流不流通，汲極電壓則維持於v c c或v c c附 近。同樣地，記憶體單元偏壓轉為〇 N之後，經過一段時 間之後若檢測出汲極電壓，.則判斷為High (高）。 此外，讀取Ba/Bd之時，上述感測放大器則無法使用。 • 9 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 533417 A7 ______B7 五、發明説明（6 ) 因為：汲極與源極互換後，共通位元線成為汲極，被汲極 預先充電之電荷將2格之記憶體電晶體同時轉為〇]^時，哪 一個格中電流流通則無法判別。一個理所當然的道理，將 時間錯開，一側之記憶體電晶體轉為〇N的話，其各側將 可碩取，但較Bb/Bc之讀取時間多出額外之讀取時間。 在此，於謂取Ba/Bd之時，將共通位元線做為汲極之點 相同，圖10(c)所示一般，並非將源極轉位〇v，而是將之 開放，於共通位元線上加上電壓之同時，將其各格之記憶 月豆黾印體轉為Ο N，檢測其共通位元線之沒極電壓是否出 現於源極（源極電壓檢測方式）。如此一來，將其各格之記 憶體電晶體同時轉為Ο N，則可能檢測出Ba/Bd。 例如，同時將讀取電晶體及記憶體偏壓轉為〇N，則記 憶體單元之閾值（V t h)維持在低狀態下，將讀取記憶體單 元轉為ON，V c c將經過讀取電晶體及記憶體單元汲極， 由於$己憶體單元之源極上V c c或V c c附近之電壓出現，、伊 過一段時間後，若檢測出電壓時，則判斷為High。若B a或 B d上電荷未被注入，記憶體單元之v t h則因轉高之緣故， 記憶體單元則不轉ON，源極電壓則不上昇，維持為〇 v附 近。同樣地，記憶體單元偏壓〇 N之後，經過一段時間後 ，若檢測出源極電壓，則判斷為L〇w (低）。 由於將此2格為單位記憶體陣列，如圖9所示做為位元線 陣列，1次之存取可讀取或寫入1位元組之資料。這種情形 之下’如上述之偶數位址b〇〜b7之讀取，則必須採用源極 檢測方式，奇數位址b8〜b 15之讀取，則必須採用汲極電壓 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 533417 A7 B7 五、發明説明（7 板測方式其凟取時之感測放大器方式及電路也不同。 此處所舉又例為1位元組之例，藉由將2格之單位記憶體 陣列f仃可同時讀取複數位元組。圖工i所示為以4位元組 同時讀取或寫入為例之記憶體單元陣列與位元陣列。 圖12所示為以更高度集約化為例，藉由共通之源極或汲 極線將多數個格連接之記憶體單元陣列。於b 〇〜b 7寫入 時：藉由將偶數位元線〇，2，4，6，8做為源極，奇數位 元、’泉1 3，5，7做為汲極（施加正電壓）即可寫入。此外， 於b8〜bl5，bO〜b7之寫入時，將源極及汲極互換，即可寫 其次，讀取時，如圖9之2個格單位記憶體陣列而言，對 於偶數位址bO〜b7之讀取，採用源極電壓檢測方式。於 圖12中也同樣地可採用源極電壓檢測方式，兩相鄰之格因 為共通’無法同時讀取b 〇〜b 7。 、 例如，圖1 3所示一般，於讀取b 〇〜b 7時，以偶數位元 線做為源極，令其開放，奇數位元線上印加正電壓，即可 檢測源極上正電壓是否出現，例如b丨與b 2之源極線因共 通之緣故，有同時正電壓出現之可能性。此時，無法判斷 其為bi亦或b2。如此情形之下，將bl之檢測與。之檢測 之時間錯開時，檢測即可能。如圖丨3所示，①時段之時“ 加上包含有b〇及bl之記憶體單元i，2之記憶體壓 ，讀取電晶體轉為ON，位元線〇，2上出現之電壓以感測 放大器檢測。藉此，b 0及b 1即可檢測出。此# 4〜“ 單元3，4之偏壓及讀取電晶體2有必要轉為〇FF。②時^ -11 -
533417 A7 B7 五、發明説明（8 ) 的時候，考I其源極電壓上昇至V c c之附近，將源極線上 =電何放電。此時’將所有的記憶體單元偏壓及讀取電晶 轉為0 F F。此外’做為源極電壓之放電之感測放大器時 三可令保有其機能，亦可另外於源極線上追加放電電晶體 等。時段③及④中所示為b 2及b 3之檢測方法。圖丨3中所 述為bO〜b3之謂取方法，b〇〜b7則為於時段①+②時檢 4 b 0 ’ b 1 ’ b 4 ’ b 5之組，則為於時段③+④檢測b 2，b 3 雨b 6 ’ b 7疋組即可。此外，讀取b 8〜b 1 5時，雖可能以 %壓核測之方式檢測，基於上述之理由同樣可以將時間錯 開檢測。、圖1 3中所tf為1位元組之同時寫入及讀取之記憶體陣列 《圖。將多數個記憶體單元並行，可同時讀取及寫入多數 個位元組。 t 4取方式之;及極電壓檢測方式中，如圖i〇(b)(c)所示 波極電壓檢測方式中，由於無預先充電之必要，故檢測之 ^門1差/、源極電壓檢測方式，可謂不施行預先充電之 同速唄取檢測方式。若持有汲極檢測方式及源極電壓檢測 方式< 2種,則方式時，無論如何也會變成以較為遲緩讀 取方式及極檢測方式決定讀取時間。在此，於圖工4中所 設計，無論汲極检刺士、 τ 別万式，亦或源極檢測方式，皆為不施 行預先充電之高读蜂物士„ 疋項取万式。圖14之動作說明，即於VCC :·、；及極間插人可成為電阻之電路。其與先前之沒極電壓檢d有所不同之處，在於將讀取電晶體與記憶體單元偏壓同 B寺轉為Ο N後’檢測汲極電壓。故而，先前之汲極電壓檢 ____ -12 - 本紙張尺度—中_家鮮-
裝 訂
線 533417 A7 B7 五 發明説明（ 方式之預先充電之期間内，可以讀取。 例如，電荷注入記憶體單元之源極側上之狀態時，由於 z隐體單元之v t h移轉至正極側，即使讀取電晶體及記憶 體單元偏壓轉為ON也不至於令記憶體單元on，汲極電壓 則到V c c附近。 其’入’元憶體單元之源極側上若電荷未被注入，則記憶 把單元之V t h移轉至負極側，若將讀取電晶體及記憶體單 2偏壓轉為ON，記憶體單元則〇N，電流則流通。記憶體 早兀上電流通電時，由於電阻R上發生△ v (=i χ R)之電壓 下降，於汲極側上檢測出（Vcc- △ v)之電壓即可。故而無需 對汲極預先充電也可高速讀取。 然而，此無需預先充電之改良型汲極電壓檢測方式中， 由於其藉由Vcc之電阻汉電流流通之緣故，依其檢測之時 間，則較先W型之汲極電壓檢測方式更有可能電流流通。 其次，藉由此些讀取方式之排行組合，配合其用途可選 擇最佳之讀取方式。例如，IC卡中，存在有接觸式卡盘非 接觸式卡。圖15中所示為接觸/非接觸型1〇卡方塊圖。接 觸式1C卡，可以由圖15中之28變復調&電源電路除外之 万塊圖置換。接觸式10卡系統中，儲存於10卡上之資料 ’可以用稱之為讀寫器之裝置讀取寫入”匕時，由於麵由 讀寫器而來之電源Vcc，Vss，CLK直接由有線供給：緣 :二：：特別去留意IC卡内之電力消耗是否為低消耗，但 須田思其必須要有高速之資料傳送。此時，由於22RAM， 23ROM，24EEPR〇M之記憶體需要高速讀取，其使用上述 -13-
533417
RAM ’ ROM，EEPR〇m 中圖 9 愈闻 ^ m Y圖9興圖1 2之記憶體陣列時，矣: 知用上述源極電壓檢測方式與、 、、^ a献A M 1 <不預先无電之改艮别 t /及極黾壓松測方式的話，合士 P 了冋速項取。此外，如果接 用圖7之記憶體陣列時，σ要 便 13之不預先充電之❹電壓檢測方式之中之—即可。圖 非接觸IC卡的情形時，雖同為以讀窝器之1€卡讀寫資 枓’ 1C卡所需n CLK及資料傳送，將由讀窝器所 發达《電磁波以1C卡中之天線coil接收，以此電磁波為^ 卡内之電力。因此’讀寫器與1(:卡之通信距離而S，供給 於1C卡< 電力差異大。一般而言，為儘可能延伸通信距離 ，1C卡有必要儘可能將耗費電力壓低在低消耗。這般情形 之下，RAM，ROM，EEPROM上，在使用圖9與圖i 2之記 憶體陣列之情形下’ n由採用低消耗型之感測放大器之圖 10(b)之預先充電型之汲極電源檢測方式與源極電源檢測方 式，低消耗型之讀取即有可能。此外，若使用圖7之記憶 體陣列時，僅需使用預先充電型之汲極檢測或源極電壓檢 測方式之一即可。 取近出現如圖15所示之具有接觸型1C卡與非接觸型π 卡之雙功能之I C卡。藏於I C卡内之I C晶片，1片晶片即可 具有接觸式及非接觸式之功能。這般情形之下，也分別有 兄憶體讀取方式之源極電壓檢測方式，預先充電型之沒極 電壓檢測方式，及不預先充電之沒極檢測方式之3種類， 可藉由以接觸型通信時與非接觸型通信時之讀取方式切換 ，配合用途之目的，可決定高速通信型亦或是低消耗型。 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝 訂
線 533417 五、發明説明（11 【發明之效果] 發一月、係#半導體#憶體，其i個記憶體單元 ^個位元資料，對於⑽記憶體單元之讀取或寫人進行2次 存取，2個位元之讀取或寫人時，依讀取或窝人方式 變更位元陣列’可同時讀取或寫入多數個位元…並： 有可短縮讀取時間或寫入時間之效果。 /、 此外，本發明中，提供—個可高速化讀取記憶體之讀取 万式’故而於使用半導體記憶體之系統中，藉由低消耗電 力型讀取方式與高速型讀取方式之組合，提供了一種可以 配合用途之記憶體陣列。 【圖面之簡單說明】 【圖1】 EEPROM之記憶體陣列之組成圖。 【圖2】 單晶片微電腦方塊圖。 【圖3】 記憶體方塊圖。 【圖4】 2位元/格之記憶體斷面圖。 【圖5】 2位元/格之記憶體讀取及寫入方式。 【圖6】 2位元/格之記憶體陣列組.成圖。 【圖7】 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 533417 A7 B7 五、發明説明（12 ) 本發明之2位元/格之記憶體陣列組成圖。 【圖8】 本發明之2位元/格之記憶體陣列組成圖。 【圖9】 本發明之2位元/格之記憶體陣列組成圖。 【圖10】 本發明之2位元/格之記憶體陣列組成圖之寫入方法。 【圖1 1】 本發明之2位元/格之記憶體陣列組成圖。 【圖12】 本發明之2位元/格之記憶體陣列組成圖。 【圖13】 本發明之2位元/格之記憶體陣列組成圖之讀取方法。 【圖14】 本發明之改良型汲極電壓檢測方式。 【圖15】 接觸/非接觸型I C卡方塊圖。 【符號之說明】 1 1 : CPU 1 2 :記憶體 1 3 :串連介面單元 1 4 :並行介面單元 1 5 :時脈驅動器 1 2 1 :記憶體陣列 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 533417 A7 B7 五 、發明説明（13 ) 1 2 2 :資料緩衝器/閂鎖 1 2 3 :電壓產生器 1 2 4 :時脈產生器 1 25 :X/Y解讀器 1 2 6 :控制邏輯 2 1 :系統控制器/附有安全邏輯之C P U 2 2 : R A Μ 23 :ROM 24:EEPROM 25 :串連介面 2 6 :時脈分隔器 2 7 :電源器/復位 2 8 :復/電源。 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

  1. 533417 A B c D
    六、申請專利範圍 1. 一種非揮發性半導體裝置，其係具有於列方向及行方 向上主矩陣狀配置之記憶體單元者，該記憶體單元具 有記憶體電晶體，其以閘極與通道間之絕緣膜兩端作 為2個電荷儲存部，利用其記憶2個位元資料，其特徵 為：具有 多數條字元線，其連接於配置於同一列上之上述記 憶體電晶體之各閘極， W .多數條第1位元線，其連接配置於同一行上之上述記 憶月豆笔晶體之一側之擴散層，及 多數條第2位元線，其連接配置於同一行上之上述記 憶體電晶體之另一側之擴散層， 當進行η位元組資料之寫入時，將其nX8位元之各個 資訊記憶在配置於同一行之η X 8個記憶體單元之上述 第1位元線一側之上述絕緣膜之端部。 2 ·根據申請專利範圍第丨項之非揮發性半導體記憶裝置， 其中以同一列之第m個上述記憶體單元與第m+丨個記憶 體單元’將上述第2位元線共通化。 3·根據申請專利範圍第2項之非揮發性半導體記憶裝置， 其=以同一列之第爪個上述記憶體單元與第丨個記憶 體單元’將上述第1位元線共通化。 一種，揮發性半導體裝置，其係具有於列方向及行方 向上王矩陣狀配置之1己憶體單元者，該記憶體單元具 有記憶體電晶體，其以閘極與通道間之絕緣膜兩端作 為2個電荷儲存部，利用其記憶2個位元資料，其特徵 -18 - 4 34 3 5 A B CD κ、申請專利範圍 為：具有 多數條字元線，其連接於配置於同一列上之上述記 憶體電晶體之各閘極， 多數條第1位元線，其連接配置於同一行上之上述記 憶體電晶體之一側之擴散層，及 多數條第2位元線，其連接配置於同一行上之上述記 憶體電晶體之另一側之擴散層， 以同一列之第m個上述記憶體單元與第1個記憶 體單元，將上述第2位元線共通化， 謂取记憶於上述絕緣膜之一側之端部之位元資料之 情形，及讀取記憶於上述絕緣膜之另一側之端部之位 元:貝料之情形，以令其讀取方式相異。 5 ·根據申請專利範圍第4項之非揮發性半導體記憶裝置， 其中 將上述第1位元線連接於檢測電壓之感測放大器， 在讀取記憶於上述第2位元線一側之上述絕緣膜之端 部上之位元資料之情形時，以上述第2位元線為源極， 以上述第1位兄線為汲極，藉由檢測汲極電壓進行讀取， 在讀取記憶於上述第丨位元線—側之上述絕緣膜之端 部上（位元資料之情形時，以上述第2位元線為沒極，以 上述第1位元線為源極，藉由檢測源極電壓進行 6.根據申請專利範圍第5項之非揮發性半導體記憶裝置， 其中 在檢測上述沒極電壓之前，對於上述第i位元線先進 -19- 533417 AS B8 C8 六請專利範圍 ^ -- 行預先充電’在檢測上述源極電壓之前對於上述第2位 元線不施行預先充電。 7·根據申請專利範圍第5項之非揮發性半導體記憶裝置， 其中 一側連接於固定電位，另一側帶有連接上述第丨位元 線之電阻’其不需在檢測上述汲極電壓之前之對於上 述第1位元線之預先充電；不需檢測上述源極電壓之前 之第2位元線之預先充電。 8 . —種非接觸性I C卡，其係具備非揮發性半導體裝置者 ’該非揮發性半導體裝置具有於列方向及行方向上呈 矩陣狀配置之記憶體單元，該記憶體單元具有記憶體 電晶體，其以閘極與通道間之絕緣膜兩端作為2個電荷 儲存部，利用其記憶2個位元資料，其特徵為： 該非揮發性半導體裝置具有 多數條字元線，其連接配置於同一列上之上述記憶 體電晶體之各閘極， 多數條第1位元線，其連接配置於同一行上之上述記 憶體電晶體之一側之擴散層，及 多數條第2位元線，其連接配置於同一行上之上述記 憶體電晶體之另一側之擴散層， 以同一列之第m個上述記憶體單元與第m + 1個記憶 體單元，上述第2位元線被共通化， 讀取記憶於上述絕緣膜之一側之端部之位元資料時 ’與讀取記憶於上述絕緣膜之另一端之端部之資料時 -20- 本紙張尺度適用悄§家標準(CNS) A4規格( χ撕公爱) 533417
    ’採用不同之讀取方式， 連接松測上述第1位元線上電壓之感測放大器，
    裝 、在靖取圮憶於上述第2位元線一方之上述絕緣膜之端 郅上之位元資料之情形時，以上述第2位元線為源極，以 上述第1位元線為汲極，藉由檢測源極電壓進行讀取， 、在讀取記憶於上述第1位元線一方之上述絕緣膜之端 部上足位元資料之情形時，以上述第2位元線為汲極，以 上述第1位元線為源極，藉由檢測源極電壓進行讀取， 上逑汲極電壓檢測之前，對上述第1位元線進行預先 充電’上述源極電壓檢測之前，則不對上述第2位元線 進行預先充電。 一種非接觸性I C卡，其係具備非揮發性半導體裝置者 ’該非揮發性半導體裝置具有於列方向及行方向上呈 矩陣狀配置之記憶體單元，該記憶體單元具有記憶體 電晶體’其以閘極與通道間之絕緣膜兩端作為2個電荷 儲存部，利用其記憶2個位元資料，其特徵為： 爹 該非揮發性半導體裝置具有： 多數條字元線，其連接配置於同一列上之上述記憶 體電晶體之各閘極， 多數條第1位元線，其連接配置於同一行上之上述記 憶體電晶體之一側之擴散層，及 多數條第2位元線，其連接配置於同一行上之上述記 憶體電晶體之另一側之擴散層， 以同一列之第m個上述記憶體單元與第m + 1個記憶 -21 - 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 533417
    體單元，上述第2位元線被共通化， 續取記憶於上述絕緣膜之一側之端部之位元資料時 ’與讀取記憶於上述絕緣膜之另一端之端部之資料時 ’採用不同之讀取方式， 連接檢測上述第1位元線上電壓之感測放大器， 在讀取記憶於上述第2位元線一方之上述絕緣膜之端 部上又位元資料之情形時，以上述第2位元線為源極，以 上述第1位元線為汲極，藉由檢測源極電壓進行讀取， 在^取记憶於上述第1位元線一側之上述絕緣膜之端 :之資料之情形時，以上述第2位元線為汲極，以上述 第1位元線為源極，藉由檢測源極電壓進行讀取， 其一端連接固定電位，另一端帶有連接上述第丨位元 ^之電阻，上述汲極電壓檢測之前不需對上述第丨位元 2進行預先充電；上述源極電壓檢測之前不需對上述 第2位元線進行預先充電。 -22- 本紙張尺度適财_家料(CNS) A4規格(則χ挪公楚)
TW090127607A 2001-03-16 2001-11-07 Non-volatile semiconductor memory device TW533417B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001075367A JP2002279787A (ja) 2001-03-16 2001-03-16 不揮発性半導体記憶装置

Publications (1)

Publication Number Publication Date
TW533417B true TW533417B (en) 2003-05-21

Family

ID=18932459

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090127607A TW533417B (en) 2001-03-16 2001-11-07 Non-volatile semiconductor memory device

Country Status (4)

Country Link
US (1) US6590809B2 (zh)
JP (1) JP2002279787A (zh)
KR (1) KR100825938B1 (zh)
TW (1) TW533417B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4052857B2 (ja) * 2002-03-18 2008-02-27 株式会社日立製作所 不揮発性半導体メモリアレイ及び該メモリアレイリード方法
US6801448B2 (en) * 2002-11-26 2004-10-05 Sharp Laboratories Of America, Inc. Common bit/common source line high density 1T1R R-RAM array
US7663915B2 (en) * 2004-02-10 2010-02-16 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory
WO2005109441A1 (ja) * 2004-05-11 2005-11-17 Spansion Llc 半導体装置および書き込み方法
JP2006228404A (ja) * 2005-01-24 2006-08-31 Sharp Corp 半導体記憶装置、その読み出し方法、その記憶方法及び電子機器
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US8120956B2 (en) * 2009-05-12 2012-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Single-transistor EEPROM array and operation methods
CN102339237A (zh) * 2010-07-23 2012-02-01 昆盈企业股份有限公司 多合一存取装置及其存取方法
US8681528B2 (en) * 2012-08-21 2014-03-25 Ememory Technology Inc. One-bit memory cell for nonvolatile memory and associated controlling method

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69627318T2 (de) * 1996-08-22 2004-02-12 Stmicroelectronics S.R.L., Agrate Brianza Mehrpegelige nichtflüchtige Speicheranordnung
US6243289B1 (en) * 1998-04-08 2001-06-05 Micron Technology Inc. Dual floating gate programmable read only memory cell structure and method for its fabrication and operation
US6030871A (en) * 1998-05-05 2000-02-29 Saifun Semiconductors Ltd. Process for producing two bit ROM cell utilizing angled implant
US6215148B1 (en) * 1998-05-20 2001-04-10 Saifun Semiconductors Ltd. NROM cell with improved programming, erasing and cycling
US6133095A (en) * 1999-02-04 2000-10-17 Saifun Semiconductors Ltd. Method for creating diffusion areas for sources and drains without an etch step
US6134156A (en) * 1999-02-04 2000-10-17 Saifun Semiconductors Ltd. Method for initiating a retrieval procedure in virtual ground arrays
US6292394B1 (en) * 2000-06-29 2001-09-18 Saifun Semiconductors Ltd. Method for programming of a semiconductor memory cell

Also Published As

Publication number Publication date
JP2002279787A (ja) 2002-09-27
US20020131299A1 (en) 2002-09-19
US6590809B2 (en) 2003-07-08
KR20030009060A (ko) 2003-01-29
KR100825938B1 (ko) 2008-04-29

Similar Documents

Publication Publication Date Title
TW410343B (en) Non-volatile semiconductor storage
CN104756192B (zh) 具有节能读取架构的存储器阵列
CN101361136B (zh) Nand架构存储器装置及操作
CN1236452C (zh) 铁电存储器及其操作方法
TW395045B (en) Semiconductor memory, data read method for semiconductor memory and data storage apparatus
TWI237827B (en) Method for reading flash memory cell, nand-type flash memory apparatus, and nor-type flash memory apparatus
TW201737259A (zh) Feram-dram混合式記憶體
TW395056B (en) Memory cell and nonvolatile semiconductor storage device with the same
TW451206B (en) Sense amplifier circuit, memory device using the circuit and method for reading the memory device
TW200809870A (en) Integrated circuit having a memory with low voltage read/write operation
GB1566222A (en) Integrated circuit decoder system
TW200409127A (en) Non-volatile memory and method with reduced neighboring field errors
TW200947437A (en) Random access memory with CMOS-compatible nonvolatile storage element and parallel storage capacitor
TW533417B (en) Non-volatile semiconductor memory device
GB2234834A (en) A novel architecture for virtual ground high-density eproms
TWI336476B (en) Storage circuit and method for storing or reading data by using the same
TW530308B (en) Semiconductor memory
TW385451B (en) Multi-bits storage memory IC and method for accessing its storage data
US6038162A (en) Semiconductor memory device
TW320723B (en) Semiconductor memory device and testing method thereof
TWI246692B (en) Power supply with power saving in a display system
US3774177A (en) Nonvolatile random access memory cell using an alterable threshold field effect write transistor
TW200426847A (en) Semiconductor memory device
TWI222062B (en) Memory device with short read time
TW307011B (zh)

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees