KR100378855B1 - 다단 판독 작동 방법 및 회로 - Google Patents

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KR100378855B1
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Abstract

일 실시예에 의하면, 다단 판독 회로는 더 작은 회로 크기와 더 빠른 회로 응답을 갖는다. 메모리 셀 (002) 은 2개 이상의 상태 (VT0-VT3) 를 가질 수 있다. 특정 상태의 결정은 워드 라인을 상이한 레벨에서 활성화시킴으로써 발생된 다양한 단의 결과를 수반할 수 있다. 감지 증폭기 (003) 는 각 단에서 출력값을 제공할 수 있다. 어떤 배열에서는, 제 2단 값이 메모리 셀 (002) 이 4개의 상태들 중 2개를 가지는지를 결정하여 제 1 래치 회로 (041) 에서 래치될 수 있다. 그 다음, 이러한 제 2단 값은 제 1단 값 또는 제 3단 값이 제 2 래치 회로 (042) 에 래치되는지를 결정할 수 있다. 제 1/제 3의 값은 메모리 셀 (002) 이 제 2단 값에 의해 초기에 결정된 2개의 상태중 하나를 가질 수 있는지를 결정할 수 있다.

Description

다단 판독 작동 방법 및 회로{METHOD AND CIRCUIT FOR MULTISTAGE READOUT OPERATION}
본 발명은 일반적으로 데이터 판독 회로에 관한 것으로 특히, 다단(multistage) 판독 회로와 반도체 기록 장치 등에 관한 것이다.
일반적으로, 반도체 기억 장치는 두가지 상태중 하나를 기억할 수 있는 메모리 셀을 포함한다. 그래서, 데이터를 판독하기 위한 회로(판독 회로)는 메모리 셀 데이터 신호를 기준 신호와 비교할 수도 있다. 만약, 메모리 셀 데이터 신호가 기준 신호보다 크면, 메모리 셀은 하나의 값(예컨대, "1")을 기억한다고 알려져 있다. 만약, 메모리 셀 데이터 신호가 기준 신호보다 작으면 메모리 셀은 또다른 값(예컨대, "0")을 기억한다고 한다.
보다 큰 집적도를 달성하기 위해, 몇가지 반도체 장치는 두가지 상태 이상을갖고 있는 메모리 셀을 포함하였다. 어떤 접근 방법에서는 데이터 값이 다단 방식으로 메모리 셀로부터 판독될 수 있다. 특히, 데이터 판독 작업에 있어서, 워드 라인은 상이한 단계에서 상이한 레벨로 구동될 수 있다. 각 워드 라인 레벨(단계)에서 데이터 값이 판독되고 래치된다. 그 다음, 래치된 데이터 값은 인코더 등에 의해서 논리적으로 조합되어 출력 신호를 발생시킨다.
이제, 다단 판독 회로를 좀더 이해하기 위해 종래의 다단계 판독 회로의 일례를 도 8 과 도 9 를 참조하여 기술한다. 도 8 은 종래의 다단계 판독 회로의 회로도이다. 도 8 의 회로는 4개의 레벨 중의 하나에 있을 수 있는 데이터 신호를 판독할 수 있다. 다단 판독 동작은 그 레벨을 2자리 2진 출력값으로 인코드할 수 있다.
이제, 도 8을 참조하면 종래의 다단 판독 회로는 메모리 셀 (012) 에 접속될 수 있는 판독 회로 (011), 인코더 회로 (017) 및 출력 회로 (018) 를 구비할 수 있다. 판독 회로 (011) 는 감지 증폭기 (013), 제 2단 래치 회로 (141), 제 1단 래치 회로 (142), 및 제 3단 래치 회로 (143) 를 구비할 수 있다. 인코더 회로 (017) 는, 인버터 (241) 와 배타적 OR(XOR) 게이트 (015) 뿐만 아니라 클록 동작 인버터 (251, 252) 를 구비할 수 있다.
도 9 는 도 8 의 회로 응답을 나타내는 진리표를 예시한다. 도 9 는 VT0 내지 VT3 의 4가지 가능한 메모리 셀 상태를 보여준다. 그러나, 많은 가능한 예중 하나로서 이러한 상태들 (VT0 내지 VT3) 은 VT0 가 가장 낮은 임계 전압이고 VT3 가 가장 높은 임계 전압인 메모리 셀 임계 전압을 나타낸다.
언급된 바와 같이, 4가지 상태의 메모리 셀 값 (VT0 내지 VT3) 은 2자리 2진값으로 인코드될 수 있다. 도 9에서, 2자리의 2진값은 하위 데이터 값과 상위 데이터 값을 포함한다. 또, 메모리 셀의 특정 상태는 하나의 워드 라인을 3개의 상이한 단에서 상이한 레벨로 구동시킴으로써 감지될 수 있다. 그 다음, 출력값은 출력값을 발생시키기 위해 조합되는 상이한 단의 값으로 각 단에서 래치될 수 있다.
도 9 는 또한, 메모리 셀이 각 단에서 어떻게 응답하는 지에 대한 일례를 보여준다. 예컨대, 만약 메모리 셀이 VT0의 상태를 갖는다면, 각 단(예컨대, 워드 라인 전압 레벨)은 메모리 셀을 턴온시킬 것이다. 그래서, 제 1단, 제 2단 및 제 3단의 열 모두 "ON"의 값을 갖는다. 또다른 예로, 메모리 셀이 VT2 의 상태를 갖는다면 메모리 셀은 제 1단과 제 2단의 워드 라인 전압에 대해서는 off 상태로 있을 것이다. 그러나, 제 3단의 워드 라인 전압에 대해서는 메모리 셀이 턴온된다. 그러므로, 제 1단, 제 2단 및 제 3단의 열은 각각 "OFF", "OFF", "ON"의 값을 가지게 된다.
종래의 다단 판독 회로의 일반적인 구성 요소와 응답을 기술하였으므로, 이제는 회로의 동작을 도 3 과 연계하여 설명한다. 도 3 은 다단 판독 동작에서 활성화될 수 있는 다양한 신호를 나타내는 타이밍도이다. 워드 라인 레벨 신호는 메모리 셀 상태를 결정하는데 있어서 워드 라인이 구동될 수 있는 다양한 레벨을 보여준다. Φ2 신호는 제 2단 래치 회로 (141) 를 활성화시켜, 감지 증폭기 (013) 의 출력을 제 2단 래치 회로 (141) 로 입력시킬 수 있다. 유사하게, Φ1과 Φ3 신호는 각각 제 1단 및 제 3단 래치 회로 (142, 143) 를 활성화시켜, 감지 증폭기 (013) 의 출력을 이러한 래치 회로에 입력시킬 수 있다.
2개의 제어 신호, AL 과 BL 도 도시되어 있다. 제어 신호 AL 과 BL 이 각각 로우와 하이일 때, 클록 동작 인버터 (252) 는 활성화될 수 있고, 반면에 클록 동작 인버터 (251) 는 비활성화될 수 있다. 제어 신호 AL 과 BL 이 각각 하이와 로우일 때, 클록 동작 인버터 (251) 는 비활성화될 수 있고, 반면에 클록 동작 인버터 (252) 는 활성화될 수 있다. 클록 동작 인버터 (251, 252) 가 번갈아가며 활성화됨으로써, 시 다중화 방식으로 출력 회로 (018) 에 하위 데이터와 상위 데이터 값을 제공할 수 있다.
또, 도 3 은 T1 내지 T4 및 T2'으로 도시된 다양한 시간 주기를 포함한다. 이제, 종래의 다단 판독 회로의 동작을 이러한 시간 주기를 참조하여 설명한다.
시간 주기 T1에서, 워드 라인은 3개의 활성 레벨의 2번째 것(2) 으로 구동될 수 있다. 그러므로, 이러한 시간 주기는 다단 판독의 제 2단으로 개념화될 수 있다. 레벨 2 에서의 워드 라인으로 감지 증폭기 (013) 는 메모리 셀의 특정 산태에 따라 하이 또는 로우 레벨을 출력시킬 수 있다. 기술한 응답에서, 레벨 2 워드 라인값은 그 메모리 셀이 VT0 또는 VT1 상태를 갖는다면 메모리 셀을 ON으로 할 수 있고, 메모리 셀이 VT2 또는 VT3 상태를 갖는다면 OFF로 할 수 있다. 만약, 메모리 셀이 ON이면, 감지 증폭기 (013) 는 하나의 값(예컨대, 하이)을 출력시킬 수 있다. 반대로, 메모리 셀이 OFF이면, 감지 증폭기 (013) 는 또다른 값(예컨대, 로우)을 출력시킬 수 있다.
또, 시간 주기 T1 동안에, Φ2 신호는 로우로 변환하여 감지 증폭기 출력을 제 2단 래치 회로 (141) 에 제공되도록 할 수 있다. 일반적인 동일한 시각에 제어 신호 (AL) 는 하이로 제어 신호 (BL) 는 로우로 되어 클록 동작 인버터 (251)를 턴온시키고 클록 동작 인버터 (252) 를 턴오프시킬 수 있다. 그래서, 제 2단 래치 회로 (141) 의 값은 출력 회로 (018) 로 출력될 수 있고, 인버터 (241) 로부터 미리 암호화된 값의 출력이 클록 동작 인버터 (252) 에 의해 출력 회로 (018) 로부터 분리될 수 있다. 래치 회로 (141, 142 또는 143) 및/또는 출력 회로 (018) 는 수신된 입력 신호를 변환 또는 변환할 수 없다는 점을 주목하라.
이렇게 하여, 하위 데이터값은 출력회로 (018) 에 제공될 수 있다.
시간 주기 T2에서, 워드 라인은 비활성 레벨 (0) 로 구동될 수 있다. 기술한 응답에서 레벨 0의 워드 라인값은 기억 셀 상태와 관계없이 메모리 셀이 OFF가 되도록 할 수 있다.
또한, 시간 주기 T2동안은 Φ2 신호가 하이로 변환되고 제 2단 래치 회로 (141) 는 판독 동작의 제 2단 결과를 래치할 수 있다. 제어 신호 (AL) 는 하이로 유지되고 제어 신호 (BL) 는 로우로 유지될 수 있다.
시간 주기 T3에서, 워드 라인은 3개의 활성 레벨 중의 첫번째 것(1) 으로 동작될 수 있다. 그러므로, 이러한 시간 주기는 다단 판독의 제 1단으로 개념화될 수 있다. 레벨 1 에서의 워드 라인으로 감지 증폭기 (013) 는 기억 셀의 특별한 상태에 따라서 하이나 로우 레벨을 출력할 수 있다. 기술한 응답에서 레벨 1 워드 라인값은 만일 메모리 셀이 VT0 의 상태를 가지면, 메모리 셀은 ON이 되고 만일 메모리 셀이 VT1, VT2 또는 VT3 의 상태를 가지면, OFF가 되게끔 할 수 있다.
또, 시간 주기 T3 동안에 Φ1 신호는 로우로 변환되어, 감지 증폭기 출력이 제 1단 래치 회로 (142) 에 제공될 수 있도록 한다. 일반적인 동일한 시각에, 제어 신호 (AL) 는 로우로 될 수 있고 제어 신호 (BL) 는 하이로 될 수 있어, 클록 동작 인버터 (251) 를 턴오프시키고 클록 동작 인버터 (252) 를 턴온된다. 그래서, 제 2단 래치 회로 (141) 의 값이 출력 회로 (018) 로부터 분리될 수 있고 인버터 (241) 로부터의 출력은 출력 회로 (018) 에 제공될 수 있다.
시간 주기 T4 에서, 워드 라인은 3개의 활성 레벨 중 세번째 것(3) 으로 구동될 수 있다. 그래서, 이러한 시간 주기는 다단 판독의 제 3단으로 개념화될 수 있다. 레벨 3 에서의 워드 라인으로, 감지 증폭기 (013) 는 메모리 셀의 특별한 상태에 따라서 하이나 로우 레벨을 출력할 수 있다. 기술한 응답에서, 레벨 3의 워드 라인값은 만약 메모리 셀이 VT0, VT1 또는 VT2 상태를 가지면, 메모리 셀을 ON으로 하고, 만약 메모리 셀이 VT3 의 상태를 가지면 메모리 셀이 OFF가 될 수 있게 된다.
또한, 시간 주기 T4 동안은 Φ1 신호는 하이로 복귀될 수 있고 제 1단 래치 회로 (142) 에서 제 1단의 값을 래치한다. 이러한 값은 하나의 입력으로서 XOR 회로 (015) 에 제공될 수 있다. 또, Φ3 신호는 로우로 전환될 수 있고, 제 3단의 값이 제 3단 래치 회로 (143) 에 입력되도록 한다. 이러한 값은 XOR 회로 (015) 에 또다른 입력으로써 제공될 수 있다. 그러므로, 시각 T4에서 XOR회로 (015) 는 제 1단과 제 3단 래치 회로 (142, 143) 에서 래치된 값들의 논리적 XOR 조합을 출력할 수 있다. XOR 회로 (015) 의 출력은 인버터 (241) 에 의해 반전될 수 있다.
일반적인 동일한 시각에, 제어 신호 (AL) 는 계속해서 로우이고 제어 신호 (BL) 는 계속해서 하이이므로 제 1단과 제 3단 결과의 XOR 논리 조합이 클록 동작 인버터 (252) 에 의해 출력 회로 (018) 에 제공될 수 있다.
이렇게 하여, 상위 데이터값이 출력 회로 (018) 에 제공될 수 있다.
시간 주기 T2′에서, 워드 라인은 비활성 레벨 (0) 로 복귀할 수 있다. 또, 시간 주기 T2′동안에 Φ3 신호는 하이로 변환하여 제 3단 래치 회로 (143) 에서의 3단 값을 래치할 수 있다. 제어 신호 (AL) 는 계속해서 로우이며, 제어 신호 (BL) 는 계속해서 하이로 유지될 수 있어서 인버터 (241) 의 출력이 출력 회로 (018) 에 제공되는 것을 방지한다.
기술된 종래의 접근에서의 한가지 단점은 그러한 회로가 반도체 장치 상에 차지하고 있을 수 있는 영역이 될 수 있다는 점이다. 특히, 만약 그러한 종래의 다단 판독 회로가 반도체 기억 장치에 포함되어 있다면, 그러한 판독 회로는 여러번 반복되어야만 할 것이다. 그러므로, 각 감지 증폭기는 3개의 래치 회로, XOR 회로 및 클록 동작 인버터를 수반할 수 있다.
기술된 종래의 접근에서의 또다른 단점은 판독 동작에 필요한 시간일 수 있다. 특히, 판독 동작에 있어서 제 1단과 제 3단 결과는 논리적으로 조합되어(예컨대, XOR됨), 3개의 비교 결과를 2비트의 출력값으로 인코드할 수 있다.
상술한 바와 같이, 다단 판독 회로의 속도를 향상시키는 몇가지 방식과 방법을 도출하는 것이 요망된다. 게다가, 또한 선택적으로 종래의 접근보다 공간을 덜 차지할 수 있는 다단 판독 회로를 도출하는 것이 요망된다.
본 발명의 알려진 실시예에 의하면, 다단 판독 회로는 2보다 큰 수를 나타내는 N개의 상태들 중 하나를 가리킬 수 있는 일련의 단 값들을 수신할 수 있는 입력 노드를 포함할 수 있다. 제 1단 값은 제 1 래치에서 래치될 수 있다. 제어 회로는 제 1 래치에서의 값에 따라 제 2 래치에서의 단의 값들중 또다른 것을 선택적으로 래치할 수 있다.
실시예의 일 양태에 의하면, 다단 판독 회로는 N보다 적은 M개의 출력값들로서 적어도 제 1 및 제 2 래치 회로들의 출력을 선택적으로 제공하는 인코더 회로를 포함할 수 있다.
실시예의 또다른 양태에 의하면, 다단 판독 회로는 단의 값들을 제공하는 감지 증폭기를 포함할 수 있다. 단의 값들은 메모리 셀이 상이한 워드 라인 레벨에 응답하여 턴온 또는 턴오프되는지를 지시할 수 있다.
실시예의 또다른 양태에 의하면, 상이한 제어 신호는 각 단의 값에 응답하여 활성화될 수 있다. 제어 신호는 제 1 래치에 기억된 값에 따라 제어 신호들중 하나와 제 2 래치 사이의 신호 경로를 선택적으로 인에이블시킬 수 있다.
나타난 실시예에 의하면, 다단 판독 방법은 2보다 큰 수를 나타내는 N개의 상태들중 하나를 지시킬 수 있는 단 값들의 수를 수신하는 단계를 포함할 수 있다.N개의 상태들중 하나는 N보다 적은 M개의 데이터 값들에 의해 표시되어질 수 있다. M개의 데이터 값들은 하위 데이터와 상위 데이터 값을 포함한다. 하나의 제 1 단값은 하위 데이터 값으로 기억될 수 있다. 제 2단 값은 하위 데이터 값에 따라 상위 데이터 값으로 기억될 수 있다.
실시예의 일 양태에 의하면, 단의 값들을 수신하는 것은 감지 증폭기의 출력값들을 수신하는 것을 포함할 수 있다. 이러한 감지 증폭기의 출력값들은 메모리 셀이 상이한 워드 라인 레벨에 응답하여 턴온되거나 턴오프되는지를 표시할 수 있다.
실시예의 또다른 양태에 의하면, 제 2단 값을 기억하는 것은 몇몇 제어 신호 경로들중 하나를 하위 데이터 값에 따라 제 2 래치로 인에이블시키는 것을 포함할 수 있다.
실시예의 또다른 양태에 의하면, 하위 및 상위 데이터 값들은 순차적으로 출력될 수 있다.
도 1 은 제 1 실시예에 의한 다단 판독 회로의 회로도.
도 2 는 일 실시예에 의한 래치 회로의 회로도.
도 3 은 다단 판독 회로의 동작을 예시하는 타이밍도.
도 4 는 제 1 실시예의 동작을 예시하는 진리표.
도 5 는 제 2 실시예에 의한 다단 판독 회로의 회로도.
도 6 은 도 5 의 다단 판독 회로의 동작을 예시하는 타이밍도.
도 7 은 제 2 실시예의 동작을 예시하는 진리표.
도 8 은 종래의 다단 판독 회로의 회로도.
도 9 는 도 8 의 회로의 동작을 예시하는 진리표.
※ 도면의 주요부분에 대한 부호의 설명 ※
001, 011, 131 : 판독 회로 002, 012, 132 : 메모리 셀
003, 013, 133 : 감지 증폭기
006, 111~113, 161~166, 241 : 인버터
008, 017, 230 : 인코더 회로 009, 018, 191 : 출력 회로
010 : 래치부 015, 201 : EXOR 게이트
041, 211 : 제 1 래치 회로 042, 212 : 제 2 래치 회로
051, 052, 151~156 : 전송 게이트 071 : 제 1 클록 동작 인버터
072 : 제 2 클록 동작 인버터 121 : 입력 전송 게이트
122 : 래치 전송 게이트 141 : 제 2단 래치 회로
142 : 제 1단 래치 회로 143 : 제 3단 래치 회로
181~183, 251, 252 : 클록 동작 인버터
202 : NOR 게이트 203~205 : NAND 게이트
213 : 제 3 래치 회로
이제, 몇 가지 도면들을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 특정 실시예들은 다단 판독 방법뿐만 아니라, 다단 판독 회로를 포함할 수 있다.
이제, 도 1 을 참조하면 제 1 실시예에 따른 다단 판독 회로가 회로도에 도시되어 있다. 제 1 실시예는 예컨대, 4가지 가능한 값들중 하나를 가질 수 있는 메모리 셀로부터의 입력값을 받을 수 있다. 이러한 4가지 가능한 값들은 2자리 2진 출력값으로 변환될 수 있다. 이러한 2진 출력값은 시다중화 방식으로 제공될 수 있다. 특히, 하위 데이터값이 상위 데이터값보다 먼저 출력된다.
도 1 에 도시된 바와 같이, 제 1 실시예는 메모리 셀 (002), 인코더 회로 (008) 및 출력 회로 (009) 에 접속될 수 있는 판독 회로 (001) 를 포함할 수 있다. 판독 회로 (001) 는 감지 증폭기 (003), 제 1 래치 회로 (041) 및 제 2 래치 회로 (042) 를 구비할 수 있다. 제 1 래치 회로 (041) 는 감지 증폭기 (003) 로부터의 제 2단 값을 래치할 수 있고, 제 2 래치 회로 (042) 는 감지 증폭기 (003) 로부터의 제 1단 또는 제 3단 값을 래치할 수 있다.
또한, 판독 회로 (001) 는 래치 제어 회로를 포함할 수 있다. 도 1 에서, 래치 제어 회로는 전송 게이트 (051, 052) 와 인버터 (006) 를 포함할 수 있다. 래치 제어 회로는, 제 1 래치 회로 (041) 에서 래치된 값에 따라 제 2 래치 회로 (042) 를 활성화시킬 수 있다. 좀더 구체적으로, 제 2단 결과는 제 1단 또는 제 3단 결과를 선택하기 위해 이용될 수 있다. 더 상세하게는, 만약 제 1단 래치 회로 (041) 가 로우인 출력값을 산출하는 제 2단 결과를 래치하면, 전송 게이트 (051) 가 인에이블될 수 있고, 전송 게이트 (052) 는 디스에이블될 수 있다. 이러한 구성에서, Φ1 신호는 제 2 래치 회로 (042) 의 활성화를 제어할 수 있고 제 1단 결과를 제 2 래치 회로 (042) 의 입력이 되게 한다. 역으로, 제 1 래치 회로 (041) 가 하이인 출력값을 산출하는 제 2단 결과를 래치하면, 전송 게이트 (052) 가 인에이블될 수 있고, 전송 게이트 (051) 는 디스에이블될 수 있다. 이러한 구성에서, Φ3 신호는 제 2 래치 회로 (042) 의 활성화를 제어할수 있고 제 3단 결과를 제 2 래치 회로 (042) 의 입력이 되게 한다.
도 1 의 래치 제어 회로에서, 전송 게이트 (051, 052) 는 제 1 래치 회로 (041) 의 출력을 직접 또는 인버터 (106) 를 통해 수신하는 상보적 산화 금속 반도체(CMOS)형 전송 게이트로 구성될 수 있다. 전송 게이트 (051) 는 입력으로 Φ1 신호를 수신할 수 있고 인버터 (006) 의 출력에 접속된 게이트를 갖는 n채널 트랜지스터와 제 1 래치 (041) 의 출력에 접속된 게이트를 갖는 p채널 트랜지스터를 포함한다. 전송 게이트 (052) 는 입력으로 Φ3 신호를 수신할 수 있고 인버터 (006) 의 출력에 접속된 게이트를 갖는 p채널 트랜지스터와 제 1 래치 (041) 의 출력에 접속된 게이트를 갖는 n채널 트랜지스터를 포함한다.
인코더 회로 (008) 는 제 1 래치 회로 (041) 의 출력과 출력 회로 (009) 사이의 제 1 클록 동작 인버터 (071) 를 포함한다. 또한, 제 2 클록 동작 인버터 (072) 는 제 2 래치 회로 (042) 의 출력과 출력 회로 (009) 사이에 위치할 수 있다. 클록 동작 인버터 (071, 072) 를 교대로 활성화시켜, 하위 데이터값과 상위 데이터값의 시다중화를 인에이블시킬 수 있다. 도 1 의 예에서, 클록 동작 인버터 (071, 072) 는 서로 상보적이 될 수 있는 제어 신호 (AL, BL) 에 의해 활성화될 수 있다.
물론, 특정 인코더 회로 (008) 는 제 1 및 제 2 클록 동작 인버터 (071, 072) 를 포함하고 다른 배열은 제 1 및 제 2 래치 회로 (041, 042) 를 출력 회로 (009) 에 선택적으로 접속시키는 대체 회로를 포함할 수 있다. 일례로, 인코더 회로 (108) 가 그러한 동작을 위해 전송 트랜지스터를 포함할 수 있다.
제 1 실시예는 2개의 래치 회로와 래치 제어 회로를 포함할 수 있다는 점이 주목된다. 이는 3개의 래치 회로들을 포함할 수 있는 이전에 설명한 종래예와 대조적이다. 이러한 방식으로, 1 실시예에 따른 다단 판독 회로의 크기는 종래의 접근 방식보다 작아질 수 있다.
인코더 회로에서 더 작게 크기를 축소하는 것이 가능하다. 제 1 실시예에 의한 인코더 회로는 2개의 클록 동작 인버터 회로를 포함할 수 있다. 이는 2개의 클록 동작 인버터 회로, 인버터 및 XOR 회로를 포함할 수 있는 이전에 설명한 종래예와 대조적이다.
물론, 크기 축소의 잇점이 4가지 상태의 메모리 셀에 대해 기술되었지만 그 이상의 상태를 갖는 메모리 셀을 판독할 수 있는 접근 방식도 유리할 수 있다. 한 특정예로, 8개의 상태판에서 다단 판독 회로는 7개의 상이한 레벨을 통해 워드 라인 단계로서의 값들을 수신할 수 있다. 이러한 경우에, 본 발명에 따른 다단 판독 회로는 종래의 접근 방식에 비해 래치 회로의 갯수가 줄어들고 좀더 단순화된 인코더 회로를 가질 수 있게 된다. 이러한 접근 방식의 일 특정예가 제 2 실시예로 설명된다.
상술한 바와 같이, 판독 회로 (001) 는 제 1 및 제 2 래치 회로 (041, 042) 를 포함할 수 있다. 제 1 및/또는 제 2 래치 회로로 이용될 수 있는 래치 회로의 일례가 도 2 에 도시되어 있다. 일 특정 접근 방식에서는, 래치 회로 (041, 042) 가 동일한 구조를 가지나, 상이한 타이밍 신호를 수신한다(예컨대, 제 1 래치 회로 (041) 는 Φ2 신호를 수신할 수 있고, 제 2 래치 회로 (042) 는 Φ1 또는 Φ3신호를 수신할 수 있다).
이제 도 2 를 참조하면, 래치 회로 (041) 는 입력값 (SA) 과 타이밍 신호 (Φ) 를 수신할 수 있다. 입력값 (SA) 은 감지 증폭기의 출력이 될 수 있고 타이밍 신호 (Φ) 는 Φ1, Φ2 또는 Φ3와 같은 특정 단의 결과를 입력시키기 위해 활성화되는 신호일 수 있다. 래치 회로는 입력 전송 게이트 (121), 제어 인버터 (111) 및 래치부 (010) 를 포함할 수 있다.
도 2 의 특정예에서, 입력 전송 게이트 (121) 는 입력값 (SA) 을 수신하는 CMOS형 전송 게이트일 수 있고, 인버터 (111) 의 출력에 접속된 게이트를 갖는 n채널 트랜지스터와 타이밍 신호 (Φ) 를 수신하는 게이트를 갖는 p채널 트랜지스터를 포함한다. 래치부 (010) 는 래치 전송 게이트 (122) 및 교차 결합된 인버터 (112, 113) 를 포함할 수 있다. 래치 전송 게이트 (122) 는 인버터 (113) 의 출력에 접속된 입력과 입력 전송 게이트 (121) 의 출력에 접속된 출력을 가질 수 있다. 인버터 (112) 는 입력 전송 게이트 (121) 로부터 입력을 수신하고, 출력을 인버터 (113) 로 공급하며 또한 이 출력은 출력값 (OUT) 이 될 수 있다.
이제, 제 1 실시예에 의한 여러가지 회로를 기술하여, 도 1 의 제 1 실시예의 동작을 도 3 과 도 4 를 참조하여 설명한다. 도 3 은 도 8 의 종래 다단 판독 회로를 참조하여 앞에서 서술한 타이밍도이다.
도 4 는 도 1 회로의 응답을 나타내는 진리표이다. 도 4 는 4개의 가능한 메모리 셀 상태 (VT0 내지 VT3) 를 보여준다. 많은 가능한 예중 하나로서, 이러한 상태 (VT0 내지 VT3) 는 VT0 는 가장 낮은 임계 전압, VT3 는 가장 높은 임계 전압인 메모리 셀 임계 전압을 나타낸다.
4개의 상태 메모리 셀값 (VT0 내지 VT3) 은 감지되어 2자리 2진값으로 인코딩된다. 2자리 2진값은 하위 데이터 값과 상위 데이터 값을 포함할 수 있다. 또, 메모리 셀의 특정 상태는 하나의 워드 라인을 3개의 상이한 단에서의 상이한 레벨로 구동함으로써 감지될 수 있다. 3개의 출력값들중 2개는 각 단에서 래치되어 하위 데이터값과 상위 데이터값을 발생시킨다.
도 9 와 같이, 도 4 는 메모리 셀이 각 단에서 어떻게 응답하는지에 관한 일례를 도시하고 있다. 예컨대, 만약 메모리 셀이 VT0 상태를 갖는다면, 각 단(예컨대, 워드 라인 전압 레벨)은 메모리 셀을 턴온시킬 것이다. 그러므로, 제 1단, 제 2단 및 제 3단의 열들은 모두 "ON"값을 갖게된다. 또다른 예로서, 만약 메모리 셀이 VT2 상태를 갖는다면, 메모리 셀은 제 1단과 제 2단의 워드 라인 전압에 대해 오프(off)로 남아있을 것이다. 그러나, 제 3단의 워드 라인 전압에 대해서는 메모리 셀이 턴온된다. 그러므로, 제 1단, 제 2단 및 제 3단의 열들은 각각 “OFF”,“OFF”,“ON”의 값을 가지게 된다.
이제, 도 1 내지 도 3 을 참조하면, 시간 주기 T1 에서, 워드 라인은 3개의 활성 레벨들중 2번째 것(2) 으로 구동될 수 있다. 이러한 동작은 본질절으로 메모리 셀이 4개의 가능한 상태들중 2개를 갖는지를 결정한다. 도 1 내지 도 3 의 특별한 경우에, 시각 T1 에서의 감지 증폭기 출력은 메모리 셀이 ON 또는 OFF 인지를 가리키게 된다. 만약 메모리 셀이 ON 이라면, 메모리 셀은 VT0 내지 VT1 의 상태를 가질 수 있다. 그러나, 만약 메모리 셀이 OFF 라면, 메모리 셀은 VT2 내지 VT3 의 상태를 가질 수 있다. 이런 식으로, 제 2단의 결과가 생성될 수 있다.
시간 주기 T1 동안에, Φ2신호가 로우로 될수 있어 감지 증폭기 출력이 제 1 래치 회로 (041) 에 공급될 수 있게 한다. 일반적인 동일한 시각에서는, 제어 신호 (AL) 가 하이로 될 수 있고 제어 신호 (BL) 는 로우가 될 수 있어 클록 동작 인버터 (071) 를 턴온시키고 클록 동작 인버터 (072) 를 턴오프시킨다. 그러므로, 제 1 래치 회로 (041) 에서의 값이 출력 회로 (009) 에 제공될 수 있으며, 제 2 래치 (042) 에서 이전에 래치된 값은 클록 동작 인버터 (072) 에 의해 출력 회로 (009) 로부터 분리될 수 있다.
이렇게 해서, 하위 데이터값이 출력 회로 (009) 에 공급될 수 있다.
시간 주기 T2 에서는, 하나의 워드 라인이 비활성 (0) 레벨로 구동될 수 있다. 기술된 응답에서, 레벨 0 워드 라인값은 메모리 셀 상태에 무관하게 메모리 셀을 OFF 로 할 수 있다.
또한, 시간 주기 T2 동안에 Φ2 신호는 하이로 변환될 수 있다. Φ2 신호가 하이일 때, 제 1 래치 회로 (041) 가 제 2단의 결과를 래치할 수 있다. 이 시간 주기 동안에 제어 신호 (AL) 는 하이로, 제어 신호 (BL) 는 로우로 남아있을 수 있다.
제 1 래치 회로 (041) 에 기억된 제 2단의 결과는, 제 2 래치 회로 (042) 에 의해 어느 신호(Φ1 또는 Φ3) 가 수신될지를 제어할 수 있다는 점을 주목하라. 이런 식으로, 한 단의 결과(예컨대, 제 2단 결과)는 몇몇 다른 단의 결과들(예컨대, 제 1단 또는 제 3단 결과)중 어느 것이 래치되어 출력될지를 제어할 수 있다.
시간 주기 T3 에서, 워드 라인은 3개의 액티브 레벨들 중 첫번째 것(1) 으로로 구동될 수 있다. 이전의 제 2단 결과와 연관하여, 이러한 동작은 메모리 셀이 2가지 상태중 하나를 갖는지를 결정할 수 있다. 좀더 구체적으로는, 제 2단의 결과(제 1 래치 (041) 에서 래치된 값)가 메모리 셀이 VT0 내지 VT1 의 상태를 가질 수 있다는 것을 가리킨다면, 제 1단의 결과는 메모리 셀이 2가지 상태(VT0 내지 VT1)중 어떤 상태에 있는지를 결정할 수 있다. 도 1 내지 도 4 의 예에서, 만약 감지 증폭기가 메모리 셀이 ON인 것을 가리킨다면, 메모리 셀은 VT0의 상태를 가질 수 있다. 그러나, 만약 메모리 셀이 OFF라면 메모리 셀은 VT1의 상태를 가질 수 있다.
만약, 제 2단 결과가 메모리 셀이 VT0 또는 VT1 의 상태를 갖는다는 것을 가리킨다면, 제 1 래치 회로 (041) 의 출력은 제 2 래치 회로 (042) 를 제어하는 Φ1 신호를 발생시킬 수 있다는 점이 상기될 것이다. 도 3 에 도시된 바와 같이, 시간 주기 T3 동안에, Φ1신호가 로우일 수 있다. 이러한 식으로, 만약 제 1단의 결과가 메모리 셀의 상태를 결정하기 위해 필요해진다면, 이러한 제 1단 결과는 Φ1 신호의 동작에 의해 제 2 래치 회로 (042) 로 입력될 것이다. 대조적으로, 만약 제 2단 결과가 메모리 셀의 상태(즉, 메모리 셀이 VT2 또는 VT3 의 상태에 있다)를 결정하기 위해 제 1단 결과가 필요하지 않다고 결정하면, 제 1 래치 회로 (041) 의 출력은 하이로 될 수 있어 Φ1 신호가 제 2 래치 회로 (042) 를 제어하는 것을 방지한다.
일반적인 동일한 시각에서, 제어 신호 (AL) 는 로우로 되고 제어 신호 (BL) 는 하이로 될 수 있어 클럭 동작 인버터 (071) 를 턴오프시키고 클럭 동작 인버터 (072) 를 턴온시킨다. 그러므로, 제 1 래치 회로 (041) 에서의 값은 출력 회로 (009) 로부터 분리될 수 있고, 반면에 제 2 래치 회로 (042) 로부터의 출력이 출력 회로 (009) 에 공급될 수 있다.
이러한 식으로, 제 2단 결과가 출력 회로 (009) 에 대한 하위 데이터 값을 제공하기 위해 사용될 수 있다. 동일한 시각에, 동일한 제 2단 결과는 제 1단 또는 제 3단 결과가 상위 데이터 값을 제공하기 위해 래치될 것인지를 결정할 수 있다.
시간 주기 T4 에서, 워드 라인은 3개의 액티브 레벨중 세번째 것(3) 으로 구동될 수 있다. 이전의 2 단 결과에 연관하여, 이러한 동작은 메모리 셀이 2개의 상태중 하나를 갖는지를 결정할 수 있다. 좀더 구체적으로, 만약 제 2단 결과가 메모리 셀이 VT2 또는 VT3 의 상태를 가질 수 있다는 것을 가리킨다면, 제 3단 결과(워드 라인이 레벨 3에 있을 때의 감지 증폭기 (003) 출력)는 메모리 셀이 2개의 상태 (VT2 또는 VT3) 중 어느 것에 있는지를 결정할 수 있다. 도 1 내지 도 4 의 예에서, 감지 증폭기가 메모리 셀이 ON이라는 것을 가리키면, 메모리 셀은 VT2의 상태를 가질 수 있다. 그러나, 만약 메모리 셀이 OFF라면, 메모리 셀은 VT3의 상태를 가질 수 있다.
만약, 제 2단 결과가 메모리 셀이 VT2 또는 VT3 의 상태를 가진다는 것을 가리킨다면, 제 1 래치 회로 (041) 로부터의 출력은 제 2 래치 회로 (042) 를 제어하는 Φ3 신호를 발생시킬 수 있다. 도 3 에 도시된 바와 같이, 시간 주기 T4 동안에, Φ3 신호는 로우일 수 있다. 이러한 식으로, 제 3단 결과가 메모리 셀의 상태를 결정하기 위해 필요하다면, 이러한 제 3단 결과는 Φ3 신호의 동작에 의해 제 2 래치 회로 (042) 로 입력될 수 있다.
또, 시간 주기 T4 동안에, 제어 신호 (AL) 는 로우로 유지될 수 있고 제어 신호 (BL) 는 하이로 유지될 수 있어 제 2 래치 회로 (042) 의 출력을 출력 회로 (009) 에 접속시킨다.
이러한 식으로, 상위 데이터값이 출력 회로 (009) 로 공급될 수 있다.
시간 주기 T2′에서, 워드 라인은 비활성 (0) 레벨로 복귀할 수 있다. 제어 신호 (AL) 는 로우로 유지되고 제어 신호 (BL) 는 하이로 유지되어, 제 1 래치 회로 (041) 의 출력이 출력 회로 (009) 로 공급되는 것을 방지한다.
도 1 에 의한 다단 판독 회로의 동작을 설명하였으므로, 이제 도 2 에 의한 래치 회로의 동작을 설명한다.
타이밍 신호 (φ) 가 로우일 때, 로우 값이 입력 전송 게이트 (121) 에서의 p채널 트랜지스터의 게이트로 인가될 수 있고, 하이 값은 인버터 (111) 의 동작에 의해 입력 전송 게이트 (121) 에서의 n채널 트랜지스터의 게이트로 인가될 수 있다. 이런 식으로, 입력 전송 게이트 (121) 가 턴온될 수 있어, 입력값 (SA) 이 래치부 (010) 내의 인버터 (112) 의 입력으로 인가되어질 수 있게 된다. 인버터 (112) 는 출력값 (OUT) 을 발생시키기 위해 입력값 (SA) 을 반전시킬 수 있다. 이런 식으로, 래치는 값 (SA) 을 입력할 수 있다. 또한, 타이밍 신호 (φ) 를로우로 하여, 로우값이 래치 전송 게이트 (122) 에서의 n채널 트랜지스터의 게이트로 인가될 수 있고, 한편 하이값은 인버터 (111) 의 동작에 의해 래치 전송 게이트 (122) 에서의 p채널 트랜지스터의 게이트로 인가될 수 있다. 이런 식으로, 래치 전송 게이트 (122) 는 턴오프될 수 있어 입력값 (SA) 이 교차 결합된 인버터 (112, 113) 에 의해 래치되는 것이 방지된다.
타이밍 신호 (φ) 가 하이일 때, 하이값은 입력 전송 게이트 (121) 에서의 p채널 트랜지스터의 게이트로 인가될 수 있고, 한편, 로우값은 입력 전송 게이트 (121) 에서의 n채널 트랜지스터의 게이트에 인가될 수 있다. 이런 식으로, 입력 전송 게이트 (121) 가 턴오프될 수 있어 입력 신호 (SA) 에서의 순차적인 변화가 출력값 (OUT) 에 영향을 주는 것을 방지한다. 타이밍 신호 (φ)가 하이일 때, 하이값이 래치 전송 게이트 (122) 에서의 n채널 트랜지스터의 게이트로 인가될 수 있고, 한편 로우값이 래치 전송 게이트 (122) 에서의 p채널 트랜지스터의 게이트로 인가될 수 있다. 이런 식으로, 래치 전송 게이트 (122) 가 턴온될 수 있어, 래치부 (010) 에서의 데이터값을 래치한다.
상술한 실시예는 증폭기당 2개의 래치 회로를 포함할 수 있는 다단 판독 회로를 예시하였다. 이는 더 많은 수의 래치 회로들을 포함하는 접근 방법보다 전반적으로 더 작은 반도체 장치를 제공할 수 있다. 이러한 래치 회로수의 감소는 하위 데이터 값을 래치하여, 그것을 몇몇 단 결과중 어느 것이 상위 데이터 값으로 제공될 것인지를 결정하기 위해 이용함으로써 이루어질 수 있다.
또, 상술한 실시예는 2개의 클록 동작 인버터를 가진 인코더 회로를 가질 수있는 다단 판독 회로를 예시하고 있다. 이는 더 복잡한 인코더 회로들을 포함할 수 있는 접근 방식보다 전반적으로 더 작은 반도체 장치를 제공할 수 있다. 이러한 인코더 회로 크기의 축소는 2개의 래치된 값(예컨대, 제 1 및 제 3 단 결과들)의 논리적인 조합이 반드시 발생하여야 할 필요가 없기 때문에 이루어질 수 있는 것이다.
또한, 본 발명에 의한 인코더 회로가 종래의 접근 방식보다 더 적은 논리 동작을 가질 수 있기 때문에, 더 빨라진 판독 동작이 행해질 수 있다.
상술한 실시예는 4개의 상태 메모리 셀을 접근할 수 있는 다단 판독 회로를 포함한다. 그러나, 이러한 특별한 적용은 발명을 그것에 한정시키는 것으로 해석되어서는 한된다. 일례로, 다단 판독 회로는 더 많은 수의 상태를 갖는 메모리 셀에 접근할 수 있다. 이제, 이러한 더 많은 상태의 경우를 예시하기 위해, 제 2 실시예를 설명한다.
이제, 도 5 내지 도 7 을 참조하면, 제 2 실시예에 의한 다단 판독 회로가 회로도에 도시되어 있다. 제 2 실시예는 예컨대, 8개의 가능한 값들중 하나를 가질 수 있는 메모리 셀로부터의 입력값을 받을 수 있다. 이러한 8개의 가능한 값들은 3자리 출력값으로 변환될 수 있다. 이러한 3자리 출력값은 시다중화 방식으로 제공될 수 있다. 특히, 하위 데이터값 다음에 중위 데이터값이 올 수 있다. 중위 데이터 값 다음에는 상위 데이터값이 온다.
도 5 내지 도 7 의 예에서, 8개의 상태들중 하나는 일련의 판독 동작들에서 결정될 수 있다. 특히, 워드 라인은 제 1단 내지 제 7단 값들을 발생시키기 위해 7개의 활성 상태들 사이에서 구동될 수 있다. 이러한 값들은 하위 데이터, 중위 데이터 및 상위 데이터값들을 발생시키기 위해 선택적으로 래치될 수 있다.
도 5 에 도시된 바와 같이, 제 2 실시예는 메모리 셀 (132), 인코더 회로 (230) 및 출력 회로 (191) 에 접속될 수 있는 판독 회로 (131) 를 포함한다. 판독 회로 (131) 는 감지 증폭기 (133), 제 1 래치 회로 (211), 제 2 래치 회로 (212) 및 제 3 래치 회로 (213) 를 포함할 수 있다. 제 1 래치 회로 (211) 는 제 4단의 값을 래치할 수 있다. 제 2 래치 회로 (212) 는 제 1 래치 회로 (211) 의 출력에 따라 제 2단 또는 제 6 단의 값을 래치할 수 있다. 제 3 래치 회로 (213) 는 제 1 및 제 2 래치 회로 (211, 212) 의 출력에 따라 제 1, 3, 5 또는 제 7 단값을 출력시킬 수 있다.
또한, 판독 회로 (131) 는 래치 제어 회로를 포함한다. 래치 제어 회로는 어느 특정 단의 값이 제 2 래치 (212) 와 제 3 래치 (213) 내에서 래치될 것인지를 제어할 수 있다. 특히, 래치 제어 회로는 제 2 래치 (212) 가 제 2단 값 또는 제 6단 값을 래치할 것인지와, 제 3 래치 (213) 가 제 1, 제 3, 제 5 또는 제 7단 값을 래치할 것인지를 결정할 수 있다.
래치 제어 회로는 제 2 래치 제어 회로와 제 3 래치 제어 회로를 포함하는 것으로 개념화할 수 있다. 제 2 래치 제어 회로는 2개의 단 제어 신호(φ2 또는 φ6)중 어느 것이 제 2 래치 회로 (212) 에 공급될 수 있는지를 결정할 수 있다. 도 5 에서, 제 2 래치 제어 회로는 인버터 (161), 전송 게이트 (151) 및 전송 게이트 (152) 를 포함한다. 전송 게이트 (151) 는 φ2 신호를 제 2 래치회로 (212) 에 공급할 수 있다. 전송 게이트 (152) 는 φ6 신호를 제 2 래치 회로 (212) 에 공급할 수 있다. 제 1 래치 회로 (211) 의 출력은 인버터 (161) 와 연계하여 전송 게이트 (151 또는 152) 를 인에이블시킬 수 있다.
제 3 래치 제어 회로는 4개의 상태 제어 신호(φ1, φ3, φ5 또는 φ7)중 어느 것이 제 3 래치 회로 (213) 에 제공될 수 있는지를 결정할 수 있다. 도 5 에서, 제 3 래치 제어 회로는 전송 게이트 (153, 154, 155 및 156) 와 인버터 (163, 164, 165 및 166) 를 포함할 수 있다. 전송 게이트 (153, 154, 155 및 156) 는 신호 (φ1, φ3, φ5 및 φ7) 를 제 3 래치 회로 (213) 에 각각 공급할 수 있다. 디코더 회로들과 연계하여 제 1 및 제 2 래치 회로들 (211, 212) 의 출력들이 전송 게이트 (153, 154, 155 및 156) 중 하나를 인에이블시킬 수 있다.
또한, 본 발명은 XOR 게이트 (201), NOR 게이트 (202), NAND 게이트들 (203, 204, 205) 및 인버터 (162) 를 포함하는 디코드 회로들을 포함할 수 있다. 디코드 회로는 제 1 및 제 2 래치 회로들 (211, 212) 로부터의 출력값들의 다양한 조합을 디코드하여 제 3 래치 회로용 (213) 의 특정 제어 신호 (φ1, φ3, φ5 및 φ7) 를 선택할 수 있게 한다.
도 5 에서, 제 1 및 제 2 래치 회로 (211, 212) 로부터의 출력들의 특정 조합들은 특정 전송 게이트들 (153, 154, 155 및 156) 을 인에이블시킬 수 있다. 좀더 구체적으로, 제 1 및 제 2 래치 회로들 (211, 212) 의 출력들이 둘다 로우일 때, NOR 게이트 (202) 의 출력은 하이로 가서 전송 게이트 (153) 를 인에이블시키며, 제어 신호 (φ1) 으로 하여금 제 3 래치 회로 (213) 를 활성화시킨다. 동시에, XOR 게이트 (201) 의 출력은 로우로 갈 수 있어 NAND 게이트 (203, 204) 의 출력들을 둘다 하이로 되게 한다. 이런 식으로, 전송 게이트 (154, 155) 는 둘다 턴오프될 수 있다. 유사하게, NAND 게이트 (205) 로의 로우 입력들은 NAND 게이트 (205) 의 출력을 하이로 하여 전송 게이트 (156) 를 턴오프시킨다.
제 1 래치 회로 (211) 의 출력이 로우이고 제 2 래치 회로 (212) 의 출력이 하이일 때, NOR 게이트 (202) 의 출력은 로우가 되어 전송 게이트 (153) 를 턴오프시킨다. 동시에, XOR 게이트 (201) 의 출력은 하이로 갈 수 있어, 하나의 하이 입력을 NAND 게이트 (203, 204) 에 제공한다. 제 1 래치 회로 (211) 의 출력이 로우이므로, 인버터 (162) 는 제 2 하이 입력을 NAND 게이트 (203) 에 제공할 수 있고, NAND 게이트 (203) 의 출력은 로우로 갈 수 있어 전송 게이트 (154) 를 턴온시키며, NAND 게이트 (204) 의 출력은 하이로 갈 수 있어 전송 게이트 (155) 를 턴오프시킬 수 있다. 이런 식으로, 제어 신호 (φ3) 는 제 3 래치 회로 (213) 를 활성화시킬 수 있다. 제 1 래치 회로 (211) 의 출력이 로우인 것으로, NAND 게이트 (205) 의 출력은 하이로 구동될 수 있어 전송 게이트 (156) 를 턴오프시킨다.
제 1 래치 회로 (211) 의 출력이 하이이고, 제 2 래치 회로 (212) 의 출력이 로우일 때, NOR 게이트 (202) 의 출력은 로우로 가고 전송 게이트 (153) 를 턴오프시킨다. 동시에, XOR 게이트 (201) 의 출력은 하이로 가서 하나의 하이 입력을 NAND 게이트 (203, 204) 로 제공할 수 있다. 제 1 래치 회로 (211) 의 출력이 하이이므로, 인버터 (162) 는 로우 입력을 NAND 게이트 (203) 에 제공할 수 있고, NAND 게이트 (203) 의 출력은 하이로 되어 전송 게이트 (154) 를 턴오프시킬 수 있다. 제 1 래치 회로 (211) 로부터의 하이 출력은 NAND 게이트 (204) 로의 2개의 하이 입력들을 발생시키고 NAND 게이트 (204) 의 출력은 로우로 가서 전송 게이트 (155) 를 턴온시킨다. 이런 식으로, 제어 신호 (φ5) 는 제 3 래치 회로 (213) 를 활성화시킬 수 있다. 제 2 래치 회로 (212) 의 출력이 로우인 것으로, NAND 게이트 (205) 의 출력은 하이로 구동되어 전송 게이트 (156) 를 턴오프시킬 수 있다.
제 1 및 제 2 래치 회로 (211, 212) 의 출력들이 모두 하이일 때, NOR 게이트 (202) 의 출력은 로우로 가서 전송 게이트 (153) 를 턴오프시킨다. 동시에, XOR 게이트 (201) 의 출력은 로우로 가서 NAND 게이트 (203, 204) 의 출력을 둘다 하이로 할 수 있다. 이런 식으로, 전송 게이트 (154, 155) 는 둘다 턴오프될 수 있다. 제 1 및 제 2 래치 회로 (211, 212) 의 출력이 둘다 하이인 것으로, NAND 게이트 (205) 의 출력은 로우로 구동되어 전송 게이트 (156) 를 턴온시킬 수 있다. 이런 식으로, 제어 신호 (φ7) 는 제 3 래치 회로 (213) 를 활성화시킬 수 있다.
인코더 회로 (230) 는 3개의 클록 동작 인버터 (181, 182 및 183) 를 포함할 수 있다. 클록 동작 인버터 (181) 는 하위 데이터값을 출력 회로 (191) 에 공급할 수 있다. 클록 동작 인버터 (182) 는 중위 게이터값을 출력 회로 (191) 에 공급할 수 있다. 클록 동작 인버터 (183) 는 상위 데이터값을 출력 회로 (191) 에 공급할 수 있다.
제 2 실시예에 의한 여러가지 회로들을 설명하였고, 이제 도 5 의 제 2 실시예의 동작을 도 6 과 도 7 을 참조하여 설명한다. 도 6 은 다단 판독 동작에서 활성화될 수 있는 다양한 신호들을 나타내는 타이밍도이다. 워드 레벨 신호는 메모리 셀 상태를 결정하는데 있어서 워드 라인이 구동될 수 있는 다양한 레벨들을 보여준다. φ4 신호는 제 1 래치 회로 (211) 를 활성화시켜 제 4단 결과를 제 1 래치 회로 (211) 에 입력시킬 수 있다. 유사하게, φ2 또는 φ6 신호는 제 2 래치 회로 (212) 를 활성화시켜 제 2단 또는 제 6단 결과를 제 2 래치 회로 (212) 에 입력시킬 수 있다. 또한, (φ1, φ3, φ5 및 φ7) 신호는 제 3 래치 회로 (213) 를 활성화시켜 제 1, 3, 5 또는 제 7 단 결과를 제 3 래치 회로 (213) 에 입력시킬 수 있다.
또, 3개의 제어 신호쌍이 AL/AH, BL/BH 및 CL/CH 로 도시되어 있다. 제어 신호쌍 (AL/AH) 이 각각 하이와 로우일 때, 클록 동작 인버터 (181) 는 활성화될 수 있다. 제어 신호쌍 (BL/BH) 이 각각 하이와 로우일 때, 클록 동작 인버터 (182) 는 활성화될 수 있다. 제어 신호쌍 (CL/CH) 이 각각 하이와 로우일 때, 클록 동작 인버터 (183) 는 활성화될 수 있다. 클록 동작 인버터들 (181, 182 및 183) 이 순차적으로 활성화됨으로써, 하위 데이터, 중위 데이터 및 상위 데이터값들을 시다중화 방식으로 출력 회로 (009) 에 공급할 수 있다.
또, 도 6 은 T1 내지 T8 과 T2′으로 나타낸 다양한 시간 주기를 포함한다. 이제, 이러한 시간 주기를 참조하여 하기에 제 2 실시예의 동작을 설명한다.
도 7 은 도 5 의 회로의 응답을 나타내는 진리표를 보여준다. 도 7 은 8개의 가능한 메모리 셀 상태 (VT0 내지 VT7) 를 보여준다. 많은 가능한 예들중하나로, 이러한 상태 (VT0 내지 VT7) 는 VT0 는 가장 낮은 임계 전압을, VT7 은 가장 높은 임계 전압인 메모리 셀 임계 전압들을 나타낼 수 있다.
8가지 상태 메모리 셀값 (VT0 내지 VT7) 은 감지되어 3자리의 2진값으로 인코드될 수 있다. 3자리 2진값은 하위 데이터, 중위 데이터 및 상위 데이터 값들을 포함할 수 있다. 또, 메모리 셀의 특정 상태는 하나의 워드 라인을 7개의 상이한 단에서 상이한 레벨로 구동함으로써 감지될 수 있다. 7개의 출력값들중 3개는 래치되어 하위 데이터, 중위 데이터 및 상위 데이터값들을 생성할 수 있다.
도 7 은 메모리 셀이 다단 판독 동작의 각 단에서 어떻게 응답할 수 있는지의 일례를 도시한다. 예컨대, 만약 메모리 셀이 VT0 의 상태를 갖는다면, 각 단(예컨대, 워드 라인 전압 레벨)은 메모리 셀을 턴온할 것이다. 그러므로, 제 1 내지 제 7 열들은 모두 “ON”의 값들을 가질 것이다. 또다른 예로, 만약 메모리 셀이 VT4의 상태를 갖는다면, 메모리 셀은 제 1 내지 제 4 단들에 대해 오프로 남아있을 것이다. 그러나, 제 5 내지 제 7 단에 대해서는 메모리 셀이 턴온될 것이다. 그러므로, 제 1 내지 제 4 열들은 “OFF”의 값을 가지고 제 5 내지 제 7 의 열들은 “ON”의 값을 가질 것이다.
이제, 도 5 내지 도 7 을 참조하면 시간 주기 T1에서, 하나의 워드 라인은 7개의 액티브 레벨들중 네번째 것(4) 으로 구동될 수 있다. 이러한 동작은 메모리 셀이 8개의 상태들중 4개를 갖는지를 실질적으로 결정할 수 있다. 도 5 내지 도 7 의 특정 경우에, 감지 증폭기는 메모리 셀이 ON 또는 OFF 인지를 가리키는 값을 출력시킬 수 있다. 만약 메모리 셀이 ON이면, 메모리 셀은 VT0 내지 VT3의 범위의 상태를 가질 수 있다. 그러나, 메모리 셀이 OFF이면, 메모리 셀은 VT4 내지 VT7 의 범위의 상태를 가질 수 있다. 이런 식으로, 제 4단의 결과가 발생될 수 있다.
시간 주기 T1 동안에, φ4 신호가 로우로 될 수 있어 감지 증폭기 출력이 제 1 래치 회로 (211) 에 공급되도록 한다. 일반적인 동일한 시각에, 제어 신호쌍 (AL/BL) 은 클록 동작 인버터 (181) 를 턴온시킬 수 있고, 제어 신호쌍 (BL/BH, CL/CH) 은 클록 동작 인버터 (182, 183) 를 턴오프시킬 수 있다. 그러므로, 제 1 래치 회로 (211) 에서의 값이 출력 회로 (191) 에 제공될 수 있고, 한편 제 2 래치 회로 (212) 와 제 3 래치 회로 (213) 에서 이전에 래치된 값들은 클록 동작 인버터 (182, 183) 에 의해 출력 회로 (191) 로부터 분리될 수 있다.
이러한 식으로, 하위 데이터값이 출력 회로 (191) 에 제공될 수 있다.
시간 주기 T2 에서, 하나의 워드 라인이 비활성 (0) 레벨로 구동될 수 있다. 기술된 응답에서, 레벨 0 워드 라인값은 메모리 셀 상태에 무관하게 메모리 셀이 OFF 가 되도록 할 수 있다.
또한, 시간 주기 T2 동안에, φ4 신호가 하이로 될 수 있다. φ4 신호가 하이가 되어, 제 1 래치 회로 (211) 는 제 4단 결과를 래치할 수 있다. 제어 신호쌍 (AL/AH, BL/BH 및 CL/CH) 은 계속해서 클록 동작 인버터 (181) 를 인에이블시키고, 클록 동작 인버터 (182, 183) 를 디스에이블시킬 수 있다.
제 1 래치 회로 (211) 에 기록된 제 4단 결과는, 어느 신호 (φ2 또는 φ6) 가 제 2 래치 회로 (212) 에 제공될 것인지를 제어할 수 있다는 점을 주목하라.이런 식으로, 제 1단 결과(예컨대, 제 4단 결과)는 몇몇 다른 단 결과들(예컨대, 제 2단 또는 제 6단 결과)중 어느 것이 래치되어 출력될 것인지를 제어할 수 있다. 또다른 각도에서 보면, 제 4단 결과는 판독 동작에서 메모리 셀 상태를 더 한정하기 위해 제 2단 결과 또는 제 6단 결과가 필요할지를 가리킬 수 있다.
시간 주기 T3에서, 하나의 워드 라인은 7개의 액티브 레벨들중 두번째 것(2) 으로 구동될 수 있다. 이전의 제 4단 결과와 연계하여, 이러한 동작은 메모리 셀이 2개의 상태들중 하나를 가질 것인지를 결정할 수 있다. 좀더 구체적으로, 만약 제 4단 결과(제 1 래치 (211) 에서의 값)가 메모리 셀이 VT0 내지 VT3 의 범위에 있는 상태를 가질 수 있다는 것을 가리킨다면, 첫번째 제 2 결과(워드 라인이 레벨 2에 있을 때 감지 증폭기 (133) 의 출력)는 가능한 값들을 2개의 상태들로 더 한정할 수 있다. 도 5 내지 도 7 의 예에서, 만약 제 2 단에서의 감지 증폭기가 메모리 셀이 ON이라는 것을 가리킨다면, 메모리 셀은 VT0 또는 VT1 상태를 가질 수 있다. 그러나, 만약 메모리 셀이 OFF라면, 메모리 셀은 VT2 또는 VT3 상태를 가질 수 있다.
만약, 제 4단 결과가 메모리 셀이 VT0 또는 VT3 상태를 갖는 것을 가리킨다면, 제 1 래치 회로 (211) 로부터의 출력은 제 2 래치 회로 (212) 를 제어하는 φ2 신호를 발생시킬 수 있다는 점이 상기될 것이다. 도 6 에 도시된 바와 같이, 시간 주기 T3 동안에 φ2 신호는 로우일 수 있다. 이런 식으로, 메모리 셀 상태를 더 한정하기 위해 제 2단 결과가 필요하다면, 이러한 제 2단 결과는 φ2 신호의 동작에 의해 제 2 래치 회로 (212) 의 입력이 될 수 있다.
일반적인 동일한 시각에, 제어 신호쌍 (BL/BH) 은 클록 동작 인버터 (182) 를 턴온시킬 수 있고, 제어 신호쌍 (AL/AH) 은 클록 동작 인버터 (181) 를 턴오프시킨다. 그러므로, 제 2 래치 회로 (212) 의 값은 출력 회로 (191) 에 제공될 수 있다. 제어 신호쌍 (CL/CH) 은 클록 동작 인버터 (183) 를 계속해서 턴오프시킬 수 있다.
이런 식으로, 제 4단 결과는 출력 회로 (009) 에 대한 하위 데이터값을 제공하는데 이용될 수 있다. 동일한 시각에, 동일한 제 4단 결과는 제 2단 또는 제 6단 결과가 중위 데이터값을 제공하기 위해 래치될 것인지를 결정할 수 있다.
시간 주기 T4에서, 워드 라인은 7개의 활성 레벨들 중 여섯번째 것(6) 으로 구동될 수 있다. 이전의 제 4단 결과와 관련하여, 이러한 동작은 메모리 셀이 2개의 상태들 중 하나를 갖는지를 결정할 수 있다. 좀더 구체적으로, 만약 제 4단 결과(제 1 래치 (211) 에서의 값)가 메모리 셀이 VT4 내지 VT7 의 범위의 상태를 가질 수 있다는 것을 가리키면, 제 6단 결과(워드 라인이 레벨 6에 있을 때의 감지 증폭기 (133) 의 출력)는 가능한 값들을 2가지 상태로 더 한정할 수 있다. 도 5 내지 도 7 의 예에서, 제 2단에서의 감지 증폭기가 메모리 셀이 ON이라는 것을 가리킨다면, 메모리 셀은 VT4 또는 VT5의 상태를 가질 수 있다. 그러나, 만약 메모리 셀이 OFF라면 메모리 셀은 VT6 또는 VT7의 상태를 가질 수 있다.
만약, 제 4단이 메모리 셀이 VT4 내지 VT7 의 상태를 갖는 것을 가리킨다면, 제 1 래치 회로 (211) 의 출력은 제 2 래치 회로 (212) 를 제어하는 φ6 신호를 발생시킬 수 있다. 도 6 에 도시된 바와 같이, 시간 주기 T4 동안에, φ6 신호는로우가 될 수 있다. 이런 식으로, 제 6단 결과가 메모리 셀 상태를 더 한정시키기 위해 필요하다면, 이러한 제 6단 결과는 φ6 신호의 동작에 의해 제 2 래치 회로 (212) 에 입력될 수 있다.
일반적인 동일한 시각에, 제어 신호쌍 (AL/AH, BL/BH 및 CL/CH) 은 클록 동작 인버터 (181, 183) 를 오프로 유지시키고, 클록 동작 인버터 (182) 를 온으로 유지시킨다. 또, φ2 신호는 하이이다.
시간 주기 T2′에서, 하나의 워드 라인은 재차 비활성 (0) 레벨로 복귀할 수 있다. 또한, 시간 주기 T2′동안에, φ6 신호는 하이로 전환될 수 있다. φ2와 φ6 신호 모두 하이이면, 제 2 래치 회로 (212) 는 제 1 래치 회로 (211) 에 래치된 값에 따라 제 2단 또는 제 6단 결과를 래치할 수 있다. 제어 신호쌍 (AL/AH, BL/BH 및 CL/CH) 은 계속해서 클록 동작 인버터 (182) 를 인에이블시키고, 클록 동작 인버터 (181, 183) 를 디스에이블시킬 수 있다.
이런 식으로, 중위 데이터값이 출력 회로 (191) 에 제공될 수 있다.
제 2 래치 회로 (212) 에 기록된 제 2단 또는 제 6단 결과는, 제 1 래치 회로 (211) 에 래치된 제 4단 결과와 연계되어 어느 신호 (φ1, φ3, φ5 또는 φ7) 가 제 3 래치 회로 (213) 에 제공될 것인지를 제어할 수 있다. 이런 식으로, 이전 단의 결과들(예컨대, 제 4단 결과와 제 2단 또는 제 6단 결과)은 몇몇 다른 단의 결과들(예컨대, 제 1단, 제 3단, 제 5단 또는 제 7단 결과)중 어느 것을 래치하고 출력할 것인지를 제어할 수 있다. 또다른 방식으로 보면, 제 4단과 제 2단/제 6단 결과들은 제 1단, 제 3단, 제 5단 또는 제 7단 결과들중 어느 것이 메모리 셀 상태를 최종적으로 결정하는데 필요할지를 가리킬 수 있다.
시간 주기 T5에서, 워드 라인은 7개의 액티브 레벨중 첫번째 것(1) 으로 구동될 수 있다. 이전의 제 4단과 제 2단/제 6단 결과들과 연계되어 이러한 동작은 메모리 셀이 2개의 상태들중 하나를 가지는지를 결정할 수 있다. 좀더 구체적으로, 만약 제 4단과 제 2단 결과들이 메모리 셀이 VT0 또는 VT1 상태를 가질 수 있다는 것을 가리키면, 제 1단 결과(워드 라인이 레벨 1 에 있을 때 감지 증폭기 (133) 의 출력)는 메모리 셀이 2개의 상태들 (VT0 또는 VT1 상태) 중 어느 것에 있는지를 결정할 수 있다. 도 5 내지 도 7 의 예에서, 만약 감지 증폭기가 메모리 셀이 ON이라는 것을 가리킨다면, 메모리 셀은 VT0 의 상태를 가질 수 있다. 그러나, 만약 메모리 셀이 OFF이면, 메모리 셀은 VT1 의 상태를 가질 수 있다.
만약 제 4단과 제 2단/제 6단 결과들이 메모리 셀이 VT0 또는 VT1 상태를 가질 수 있다는 것을 가리키면, 제 1 및 제 2 래치 회로들(211, 212)로부터의 출력들은 제 3 래치 회로 (213) 를 제어하는 φ1 신호를 발생시킬 수 있다. 도 6 에 도시된 바와 같이, 시간 주기 T5 동안에 φ1 신호는 로우로 될 수 있다. 이런 식으로, 만약 제 1단 결과가 메모리 셀 상태를 결정하기 위해 필요하다면, 이러한 제 1단 결과는 φ1 신호의 동작에 의해 제 3 래치 회로 (212) 에의 입력이 될 수 있다.
시간 주기 T6 에서, 워드 라인은 7개의 액티브 레벨들중 세번째 것(3) 으로 구동될 수 있다. 이전의 제 4단 및 제 2단/제 6단 결과들과 연계하여, 이러한 동작은 메모리 셀이 2개의 상태들중 하나를 갖는지를 결정할 수 있다. 좀더 구체적으로는, 만약 제 4단과 제 2단 결과들이 메모리 셀이 VT2 또는 VT3 상태를 가질 수 있다는 것을 가리키면, 제 3단 결과(워드 라인이 레벨 3 에 있을 때 감지 증폭기 (133) 의 출력)는 메모리 셀이 2개의 상태들 (VT2 또는 VT3) 중 어느 것에 있는지를 결정할 수 있다. 도 5 내지 도 7 의 예에서, 만약 감지 증폭기가 메모리 셀이 ON이라는 것을 가리킨다면, 메모리 셀은 VT2 상태를 가질 수 있다. 그러나, 만약 메모리 셀이 OFF 라면, 메모리 셀은 VT3 상태를 가질 수 있다.
제 1단의 경우에서와 같이, 만약 제 4단 및 제 2단/제 6단 결과들이 메모리 셀이 VT2 또는 VT3 상태를 갖는다는 것을 가리키면, 제 1 및 제 2 래치 회로들(211, 212)로부터의 출력은 제 3 래치 회로 (213) 를 제어할 수 있는 φ3 신호를 발생시킬 수 있다. 도 6 에 도시된 바와 같이, 시간 주기 T6 동안에 φ3 신호는 로우가 될 수 있다. 이런 식으로, 만약 제 3단 결과가 메모리 셀 상태를 결정하는데 필요하다면, 이러한 제 3단 결과는 φ3 신호의 동작에 의해 제 3 래치 회로에의 입력이 될 수 있다.
시간 주기 (T7, T8) 는 시각 T5 와 시각 T6 의 동작들과 유사한 동작들을 가진다. 그러나, 시간 주기 T7 동안에, 만약 이러한 값이 VT4 와 VT5 상태들 사이를 구별하기 위해 필요하다면, 제 5단 값이 제 3 래치 회로에의 입력이 될 수 있다. 유사하게, 시간 주기 T8 동안에, 이러한 값이 VT6 와 VT7 상태들 사이를 구별하기 위해 필요하다면, 제 7단 값은 제 3 래치 회로 (213) 에의 입력이 될 수 있다.
도 6 에 도시된 바와 같이, 시간 주기 T5 내지 T8 동안에, 제어 신호쌍 (AL/AH, BL/BH 및 CL/CH) 은 클록 동작 인버터 (181, 182) 를 턴오프시키고 클록 동작 인버터 (183) 를 턴온시킨다.
시각 T8 에서, 제 3 래치 회로는 클록 동작 인버터 (183) 에 의해 출력이 될 수 있는 제 1단, 제 3단, 제 5단 또는 제 7단 결과를 기록할 것이다.
상술한 제 2 실시예는 증폭기당 3개의 래치 회로들을 포함할 수 있는 8개의 값을 가지는 다단 판독 회로를 설명했다. 이는 더 많은 수의 래치 회로들을 포함할 수 있는 접근보다 전체적으로 더 작은 반도체 장치를 제공할 수 있다.
또한, 상술한 제 2 실시예는 오직 3개의 클록 동작 인버터들만을 포함하는 인코딩 회로를 포함할 수 있는 8개의 값을 가진 다단 판독 회로를 설명하였다. 이러한 배열은 또한 종래의 접근보다 더 작고/또는 빠른 반도체 장치를 제공할 수 있다.
다양한 다단 판독 회로들과 방법들을 설명하였다. 이러한 방법들은 어떻게 N개의 값(여기서 N 은 3보다 큰 수이다)이 적어도 하위 데이터값과 상위 데이터값으로 분류될 수 있는지를 보여주었다. N개의 값은 다양한 시각(예컨대, 워드 라인의 활성화)에서 판단될 수 있다(감지 증폭기 등). 하위 데이터 값은 언제 판단된 값이 상위 데이터 값을 제공하기 위해 기억될 것인지를 결정하는데 이용될 수 있다. 이러한 접근은 이러한 값들을 분류할 때 N개의 값들보다 적게 기록하는 회로를 형성할 수 있다. 이는 더 작은 회로 크기 및/또는 더 빠른 회로 속도를 이룰 수 있게 한다.
지금까지 다양한 특정 실시예들이 상세히 설명되었고, 본 발명은 그것의 취지와 범위를 벗어나지 않고 다양하게 변경, 대체 및 수정될 수 있다. 따라서, 본 발명은 부가된 청구항들에 의해서 정의되는 것으로만 한정되는 것으로 된다.

Claims (20)

  1. 3이상을 나타내는 N개의 상태들 중 하나를 가리키는 일련의 단의 값들을 제공할 수 있는 입력 노드;
    단의 값들중 하나를 기억시킴으로써 제공된 하위 데이터 값과 상위 데이터 값을 포함하며, N개의 상태들 중 하나를 식별하는 출력값을 제공하는 N개 미만의 기억 회로들; 및
    상이한 단의 값들중 어느 것이, 하위 데이터 값에 따라 상위 데이터 값으로 N개의 기억 회로들에 기억될지를 제어하는 제어 회로를 구비하는 것을 특징으로 하는 다단 판독 회로.
  2. 제 1 항에 있어서,
    하위 및 상위 데이터 값들을 선택하여 출력시키는 인코더 회로를 더 구비하는 것을 특징으로 하는 다단 판독 회로.
  3. 제 2 항에 있어서,
    상기 인코더 회로는, 클록 동작 논리 회로로 이루어지는 그룹으로부터 선택된 적어도 하나의 회로를 갖는 신호 경로들과 전송 트랜지스터를 구비하는 것을 특징으로 하는 다단 판독 회로.
  4. 제 1 항에 있어서,
    입력 노드에 결합된 출력을 갖는 감지 증폭기 회로를 더 구비하는 것을 특징으로 하는 다단 판독 회로.
  5. 제 4 항에 있어서,
    상기 감지 증폭기 출력은 상이한 워드 라인 레벨들에 대한 메모리 셀의 응답을 가리키는 단의 값들을 제공하는 것을 특징으로 하는 다단 판독 회로.
  6. 제 1 항에 있어서,
    각각이 상이한 단의 값과 일치하는 복수의 제어 신호들; 및
    제어 신호들중 하나를, 하위 데이터 값에 따라 래치 회로들중 하나에 선택적으로 제공하는 제어 회로를 더 구비하는 것을 특징으로 하는 다단 판독 회로.
  7. 제 1 항에 있어서,
    기억 회로들의 수는 2보다 크고 그 출력값은 제 1단 값에 의해 제공된 제 1 하위 데이터 값과 제 1 하위 데이터 값에 따라 제 2단 값을 선택적으로 기억시킴으로써 제공되는 제 2 하위 데이터 값을 포함하며,
    상기 제어 회로는 제 1 및 제 2 하위 데이터 값들에 따라 상이한 단의 값들중 어느 것이 상위 데이터로 기억될 것인지를 제어하는 것을 특징으로 하는 다단 판독 회로.
  8. 2보다 큰 수를 나타내는 N개의 상태들 중 하나를 가리킬 수 있는 복수의 단의 값들 중 첫번째 값을 기억시키는 제 1 래치 회로;
    활성화될 때 복수의 단의 값들중 두번째 값을 수신할 수 있는 제 2 래치 회로 및
    제 1 래치 회로의 출력을 수신하여 제 2 래치를 활성화시키는 제어 회로를 구비하는 것을 특징으로 하는 다단 판독 회로.
  9. 제 8 항에 있어서,
    상기 제 2 래치는 제어 신호 입력을 구비하고, 상기 제어 신호 입력이 액티브 제어 신호를 수신할 때 활성화되며,
    상기 제어 회로는 복수의 제어 신호들중 하나를 제어 신호 입력에 선택적으로 결합시키는 것을 특징으로 하는 다단 판독 회로.
  10. 제 9 항에 있어서,
    상기 제어 회로는 제 2 래치의 제어 신호 입력과 각 제어 신호 사이의 신호 경로를 구비하고, 상기 제어 회로는 제 1 래치 회로의 출력에 따라 신호 경로들중 하나를 인에이블시키는 것을 특징으로 하는 다단 판독 회로.
  11. 제 8 항에 있어서,
    각 단의 값은 상이한 입력 값 레벨에 대한 하나 이상의 데이터 기억 셀의 응답을 가리키는 것을 특징으로 하는 다단 판독 회로.
  12. 제 11 항에 있어서,
    각 단의 값은 상이한 워드 라인 레벨에 대한 응답으로 적어도 하나의 데이터 기록 셀이 턴온되거나 턴오프되는지를 가리키는 것을 특징으로 하는 다단 판독 회로.
  13. 제 8 항에 있어서,
    활성화될 때 복수의 단의 값들중 세번째 값을 수신할 수 있는 제 3 래치 회로 및
    제 2 래치 회로의 출력을 더 수신하여 제 3 래치 회로를 활성화시키는 제어 회로를 더 구비하는 것을 특징으로 하는 다단 판독 회로.
  14. 2보다 큰 수를 나타내는 N개의 상태들중 하나를 가리킬 수 있는 복수의 단의 값들을 제공하는 단계;
    하위 데이터 값과 상위 데이터 값을 포함하며, N보다 적은 M개의 데이터 값들로서 N개의 상태들중 하나를 나타내는 단계;
    하위 데이터 값으로 복수의 단의 값들중 첫번째 값을 확보하는 단계; 및
    하위 데이터 값에 따라 상위 데이터 값으로 복수의 단의 값들중 두번째 값을선택하는 단계를 구비하는 것을 특징으로 하는 다단 판독 방법.
  15. 제 14 항에 있어서,
    복수의 단의 값들을 제공하는 단계는 상이한 입력 레벨에 대한 회로 셀 응답에 상응하는 복수의 감지 증폭기 출력을 수신하는 단계를 포함하는 것을 특징으로 하는 다단 판독 방법.
  16. 제 15 항에 있어서,
    복수의 단의 값들을 제공하는 단계는 상이한 워드 라인 레벨들에 응답하여 메모리 셀이 온 또는 오프되는지를 결정하는 단계를 포함하는 것을 특징으로 하는 다단 판독 방법.
  17. 제 14 항에 있어서,
    복수의 단의 값들중 첫번째 값을 확보하는 단계는 제 1 제어 신호에 응답하여 제 1단 값을 입력시키는 단계를 포함하는 것을 특징으로 하는 다단 판독 방법.
  18. 제 14 항에 있어서,
    복수의 단의 값들중 두번째 값을 선택하는 단계는, 제 1단 값에 의해 선택된 복수의 제어 신호들중 하나에 응답하여 제 2단 값을 입력하는 단계를 포함하는 것을 특징으로 하는 다단 판독 방법.
  19. 제 14 항에 있어서,
    상위 및 하위 데이터 값들을 순차적으로 출력하는 단계를 더 포함하는 것을 특징으로 하는 다단 판독 방법
  20. 제 19 항에 있어서,
    상위 및 하위 데이터 값들을 순차적으로 출력시키는 단계는, 제 1 래치와 출력 노드 사이의 제 1 신호 경로를 인에이블시킨 후에 제 2 래치와 출력 노드 사이의 제 2 신호 경로를 인에이블시키는 단계를 포함하는 것을 특징으로 하는 다단 판독 방법.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6516381B1 (en) * 1999-09-28 2003-02-04 Intel Corporation Supplying voltage to a memory module
US6587384B2 (en) * 2001-04-21 2003-07-01 Hewlett-Packard Development Company, L.P. Multi-function serial I/O circuit
US8935590B2 (en) * 2012-10-31 2015-01-13 Infineon Technologies Ag Circuitry and method for multi-bit correction

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3186657B2 (ja) * 1997-07-31 2001-07-11 日本電気株式会社 半導体記憶装置
JP3090104B2 (ja) * 1997-10-27 2000-09-18 日本電気株式会社 半導体メモリ装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150139768A (ko) * 2014-06-04 2015-12-14 인텔 코포레이션 멀티스테이지 메모리 셀 판독
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