JPH08297982A - 多値メモリセルを有する半導体記憶装置 - Google Patents
多値メモリセルを有する半導体記憶装置Info
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Abstract
(57)【要約】
【目的】 読み出し速度の速い多値ＲＯＭを提供する。
【構成】 メモリセルＭの閾値は、ＶＴ０、ＶＴ１、Ｖ
Ｔ２及びＶＴ３のいずれかに設定されている。アドレス
デコーダ１は、アドレス信号の一部Ｘｎ〜Ｘ１に基づい
て１本のワード線Ａを選択する。残りのアドレス信号Ｘ
０は制御回路２に供給され、制御回路２は、これが
「０」であると選択されたワード線の電圧をＶＴ１とＶ
Ｔ２の間とするよう指示し、これが「１」であると選択
されたワード線の電圧をＶＴ１とＶＴ２の間、ＶＴ０と
ＶＴ１の間、ＶＴ２とＶＴ３の間と次々変化させるよう
指示する。これにより、アドレス信号Ｘ０が「０」であ
ると、１種類のワード線電圧で読み出しができる。
Ｔ２及びＶＴ３のいずれかに設定されている。アドレス
デコーダ１は、アドレス信号の一部Ｘｎ〜Ｘ１に基づい
て１本のワード線Ａを選択する。残りのアドレス信号Ｘ
０は制御回路２に供給され、制御回路２は、これが
「０」であると選択されたワード線の電圧をＶＴ１とＶ
Ｔ２の間とするよう指示し、これが「１」であると選択
されたワード線の電圧をＶＴ１とＶＴ２の間、ＶＴ０と
ＶＴ１の間、ＶＴ２とＶＴ３の間と次々変化させるよう
指示する。これにより、アドレス信号Ｘ０が「０」であ
ると、１種類のワード線電圧で読み出しができる。
Description
【０００１】
【産業上の利用分野】本発明は複数ビットを記憶するメ
モリセル（以下、「多値セル」という）を有する半導体
記憶装置に関し、特に連続アクセスに好適な半導体記憶
装置に関する。
モリセル（以下、「多値セル」という）を有する半導体
記憶装置に関し、特に連続アクセスに好適な半導体記憶
装置に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置（以下、「ＲＯ
Ｍ」という）の大容量化を実現するためのひとつの手段
として、複数ビットの情報を格納する多値セルを用いる
技術が知られている。このようなＲＯＭは、例えば特開
昭５３−８１０２４号公報に示された技術によりメモリ
セルのしきい値が多段階に設定されており、例えばこれ
が４段階であるとすれば、ひとつのメモリセルに４種類
の情報、すなわち２ビットの情報が格納されることにな
る。したがって、１ビットの情報しか格納できない通常
のＲＯＭに比べて１／２のセル数で、これと同一の記憶
容量が得られることになる。以下、従来におけるこのよ
うなＲＯＭの構成と読み出し時の動作につき図面を参照
して説明する。
Ｍ」という）の大容量化を実現するためのひとつの手段
として、複数ビットの情報を格納する多値セルを用いる
技術が知られている。このようなＲＯＭは、例えば特開
昭５３−８１０２４号公報に示された技術によりメモリ
セルのしきい値が多段階に設定されており、例えばこれ
が４段階であるとすれば、ひとつのメモリセルに４種類
の情報、すなわち２ビットの情報が格納されることにな
る。したがって、１ビットの情報しか格納できない通常
のＲＯＭに比べて１／２のセル数で、これと同一の記憶
容量が得られることになる。以下、従来におけるこのよ
うなＲＯＭの構成と読み出し時の動作につき図面を参照
して説明する。
【０００３】図９は、多値セルを用いた従来のＲＯＭ３
００の全体を示す図であり、ＲＯＭ３００は１回のアク
セスで２つのメモリセルトランジスタ（以下、「セル」
という）を読み出し、４ビットの出力データを得るＲＯ
Ｍである。図において、３０はアドレスデコーダであ
り、供給されるアドレス信号Ｘｎ〜Ｘ０に応答してワー
ド線Ｗ０〜Ｗ２n+1のうちの１本を選択する。各ワード
線は、それぞれ２つのセルのゲートに接続されており、
各セルｍは製造時において４種類の閾値（ＶＴ０、ＶＴ
１、ＶＴ２、ＶＴ３。但し、ＶＴ０＜ＶＴ１＜ＶＴ２＜
ＶＴ３）のうちの、いずれかひとつの閾値に設定されて
いる。つまり、各セルには２ビットの情報が格納されて
いることになる。また図のように、各ワード線に接続さ
れた２つのセルの一方はディジット線ＤＬ０に共通に接
続され、他方のセルはディジット線ＤＬ１に共通に接続
されている。さらに、３１及び３２はそれぞれ判定回路
であり、制御回路３３から供給される制御信号３４と、
対応するディジット線のレベルに基づいて選択されたセ
ルの閾値を判定し、これを２ビットのデータに変換して
出力する。
００の全体を示す図であり、ＲＯＭ３００は１回のアク
セスで２つのメモリセルトランジスタ（以下、「セル」
という）を読み出し、４ビットの出力データを得るＲＯ
Ｍである。図において、３０はアドレスデコーダであ
り、供給されるアドレス信号Ｘｎ〜Ｘ０に応答してワー
ド線Ｗ０〜Ｗ２n+1のうちの１本を選択する。各ワード
線は、それぞれ２つのセルのゲートに接続されており、
各セルｍは製造時において４種類の閾値（ＶＴ０、ＶＴ
１、ＶＴ２、ＶＴ３。但し、ＶＴ０＜ＶＴ１＜ＶＴ２＜
ＶＴ３）のうちの、いずれかひとつの閾値に設定されて
いる。つまり、各セルには２ビットの情報が格納されて
いることになる。また図のように、各ワード線に接続さ
れた２つのセルの一方はディジット線ＤＬ０に共通に接
続され、他方のセルはディジット線ＤＬ１に共通に接続
されている。さらに、３１及び３２はそれぞれ判定回路
であり、制御回路３３から供給される制御信号３４と、
対応するディジット線のレベルに基づいて選択されたセ
ルの閾値を判定し、これを２ビットのデータに変換して
出力する。
【０００４】次に、図９に示す従来のＲＯＭ３００のか
らのデータの読み出し動作につき、図１０をさらに参照
して説明する。まず、アドレス信号Ｘｎ〜Ｘ０がＲＯＭ
３００に入力されると、アドレスデコーダ３０はかかる
アドレス信号に応答して１本のワード線を選択するが、
ここでは入力されたアドレス信号Ｘｎ〜Ｘ０がオール０
で、ワード線Ｗ０が選択されたとして説明を進める。選
択されたワード線Ｗ０の電圧は、制御信号３４に基づ
き、図１０に示すように閾値ＶＴ０とＶＴ１の中間の電
圧、ＶＴ１とＶＴ２の中間の電圧、ＶＴ２とＶＴ３の中
間の電圧へと次々に変化する。なお、選択されないワー
ド線は接地電位（ＶＴ０以下）である。つまり、セルｍ
００及びｍ０１のゲートには、閾値ＶＴ０とＶＴ１の中
間の電圧、ＶＴ１とＶＴ２の中間の電圧、ＶＴ２とＶＴ
３の中間の電圧が次々と印加されることになる一方、そ
の他のセルのゲートは常に接地電位となる。これによ
り、セルｍ００及びｍ０１はワード線Ｗ０の電圧が閾値
を越えたときに導通状態となるが、その他のセルは常に
非導通状態であるので、ディジット線ＤＬ０及びＤＬ１
は、ワード線Ｗ０の電圧がそれぞれ対応するセルｍ００
及びｍ０１の閾値を越えたときに、初めて接地されるこ
とになる。ワード線Ｗ０の電圧変化の様子は、制御信号
３４によって判定回路３１及び３２にも伝えられてお
り、これら判定回路は、ワード線Ｗ０がどの電圧になっ
た時点でディジット線ＤＬ０及びＤＬ１が接地されたか
を制御信号３４に基づいて判定し、これによって２ビッ
トのデータを出力する。すなわち、判定回路３１は、ワ
ード線Ｗ０の電圧がＶＴ０とＶＴ１の中間の電圧となっ
た時点でディジット線ＤＬ０が接地されたことを検出す
れば、セルｍ００の閾値がＶＴ０であると判定し、ＶＴ
１とＶＴ２の中間の電圧となった時点で接地されたこと
を検出すれば閾値がＶＴ１であると判定し、ＶＴ２とＶ
Ｔ３の中間の電圧となった時点で接地されたことを検出
すれば閾値がＶＴ２であると判定し、ＶＴ２とＶＴ３の
中間の電圧となっても全く接地されなければ、閾値がＶ
Ｔ３であると判定する。このような判定は、判定回路３
２においても同様に行われる。そして、閾値をＶＴ０で
あると判定すれば、判定回路３１及び３２はそれぞれの
出力Ｄ０、Ｄ１及びＤ２、Ｄ３を（０、０）とし、閾値
をＶＴ１であると判定すれば（０、１）とし、閾値をＶ
Ｔ２であると判定すれば（１、０）とし、閾値をＶＴ３
であると判定すれば（１、１）とする。
らのデータの読み出し動作につき、図１０をさらに参照
して説明する。まず、アドレス信号Ｘｎ〜Ｘ０がＲＯＭ
３００に入力されると、アドレスデコーダ３０はかかる
アドレス信号に応答して１本のワード線を選択するが、
ここでは入力されたアドレス信号Ｘｎ〜Ｘ０がオール０
で、ワード線Ｗ０が選択されたとして説明を進める。選
択されたワード線Ｗ０の電圧は、制御信号３４に基づ
き、図１０に示すように閾値ＶＴ０とＶＴ１の中間の電
圧、ＶＴ１とＶＴ２の中間の電圧、ＶＴ２とＶＴ３の中
間の電圧へと次々に変化する。なお、選択されないワー
ド線は接地電位（ＶＴ０以下）である。つまり、セルｍ
００及びｍ０１のゲートには、閾値ＶＴ０とＶＴ１の中
間の電圧、ＶＴ１とＶＴ２の中間の電圧、ＶＴ２とＶＴ
３の中間の電圧が次々と印加されることになる一方、そ
の他のセルのゲートは常に接地電位となる。これによ
り、セルｍ００及びｍ０１はワード線Ｗ０の電圧が閾値
を越えたときに導通状態となるが、その他のセルは常に
非導通状態であるので、ディジット線ＤＬ０及びＤＬ１
は、ワード線Ｗ０の電圧がそれぞれ対応するセルｍ００
及びｍ０１の閾値を越えたときに、初めて接地されるこ
とになる。ワード線Ｗ０の電圧変化の様子は、制御信号
３４によって判定回路３１及び３２にも伝えられてお
り、これら判定回路は、ワード線Ｗ０がどの電圧になっ
た時点でディジット線ＤＬ０及びＤＬ１が接地されたか
を制御信号３４に基づいて判定し、これによって２ビッ
トのデータを出力する。すなわち、判定回路３１は、ワ
ード線Ｗ０の電圧がＶＴ０とＶＴ１の中間の電圧となっ
た時点でディジット線ＤＬ０が接地されたことを検出す
れば、セルｍ００の閾値がＶＴ０であると判定し、ＶＴ
１とＶＴ２の中間の電圧となった時点で接地されたこと
を検出すれば閾値がＶＴ１であると判定し、ＶＴ２とＶ
Ｔ３の中間の電圧となった時点で接地されたことを検出
すれば閾値がＶＴ２であると判定し、ＶＴ２とＶＴ３の
中間の電圧となっても全く接地されなければ、閾値がＶ
Ｔ３であると判定する。このような判定は、判定回路３
２においても同様に行われる。そして、閾値をＶＴ０で
あると判定すれば、判定回路３１及び３２はそれぞれの
出力Ｄ０、Ｄ１及びＤ２、Ｄ３を（０、０）とし、閾値
をＶＴ１であると判定すれば（０、１）とし、閾値をＶ
Ｔ２であると判定すれば（１、０）とし、閾値をＶＴ３
であると判定すれば（１、１）とする。
【０００５】以上の動作により、例えばセルｍ００及び
ｍ０１の閾値が、それぞれＶＴ１及びＶＴ２であるとす
れば、出力データＤ０、Ｄ１、Ｄ２、Ｄ３は（０１１
０）となり、セルｍ１０及びｍ１１の閾値がともにＶＴ
２であるとすれば、出力データＤ０、Ｄ１、Ｄ２、Ｄ３
は（１０１０）となる。
ｍ０１の閾値が、それぞれＶＴ１及びＶＴ２であるとす
れば、出力データＤ０、Ｄ１、Ｄ２、Ｄ３は（０１１
０）となり、セルｍ１０及びｍ１１の閾値がともにＶＴ
２であるとすれば、出力データＤ０、Ｄ１、Ｄ２、Ｄ３
は（１０１０）となる。
【０００６】このように、従来のＲＯＭ３００では、１
回のアクセスで読み出される４ビットデータに２つのセ
ルを対応させ、一方のセルに上位２ビットのデータを格
納し、他方のセルに下位２ビットのデータを格納するこ
とによって、１／２のセル数で通常のＲＯＭと同一の記
憶容量を得ている。
回のアクセスで読み出される４ビットデータに２つのセ
ルを対応させ、一方のセルに上位２ビットのデータを格
納し、他方のセルに下位２ビットのデータを格納するこ
とによって、１／２のセル数で通常のＲＯＭと同一の記
憶容量を得ている。
【０００７】
【発明が解決しようとする課題】しかしながら、通常の
ＲＯＭでは選択すべきワード線を単にある一定の電圧
（例えば５Ｖ）とするだけで読み出しを行えるのに対
し、上述のＲＯＭ３００は、アクセスする毎にワード線
の電圧を３段階に変化させなければならないので、通常
のＲＯＭに比べると読み出し速度が非常に遅いという欠
点がある。
ＲＯＭでは選択すべきワード線を単にある一定の電圧
（例えば５Ｖ）とするだけで読み出しを行えるのに対
し、上述のＲＯＭ３００は、アクセスする毎にワード線
の電圧を３段階に変化させなければならないので、通常
のＲＯＭに比べると読み出し速度が非常に遅いという欠
点がある。
【０００８】一方、特開平４−１８４７９４号公報に記
載されているように、まずワード線の電圧をＶＴ１とＶ
Ｔ２の中間レベルとし、この時のセルの導通状態に基づ
いて２回目のワード線電圧をＶＴ０とＶＴ１の中間レベ
ルとするか、ＶＴ２とＶＴ３の中間レベルとするかを決
定し、これによって閾値を判定するという技術が知られ
ている。かかる技術によれば、ワード線の電圧を２段階
に変化させるだけでセルの閾値を判定でき、上述のよう
な３段階に変化させるものに比べて高速な読み出しが可
能となるが、この方法は、１回のアクセスで読み出すこ
とにできるセルは、ワード線１本につき１つに限られて
しまう。したがって、４ビット出力を得るために２つの
セルを同時にアクセスする必要がある場合には、それぞ
れのセルに対応するワード線は別々でなければならない
とともに、上記ワード線電圧の決定も各ワード線毎に行
わなければならず、回路構成が非常に複雑になるいう重
大な欠点を有する。
載されているように、まずワード線の電圧をＶＴ１とＶ
Ｔ２の中間レベルとし、この時のセルの導通状態に基づ
いて２回目のワード線電圧をＶＴ０とＶＴ１の中間レベ
ルとするか、ＶＴ２とＶＴ３の中間レベルとするかを決
定し、これによって閾値を判定するという技術が知られ
ている。かかる技術によれば、ワード線の電圧を２段階
に変化させるだけでセルの閾値を判定でき、上述のよう
な３段階に変化させるものに比べて高速な読み出しが可
能となるが、この方法は、１回のアクセスで読み出すこ
とにできるセルは、ワード線１本につき１つに限られて
しまう。したがって、４ビット出力を得るために２つの
セルを同時にアクセスする必要がある場合には、それぞ
れのセルに対応するワード線は別々でなければならない
とともに、上記ワード線電圧の決定も各ワード線毎に行
わなければならず、回路構成が非常に複雑になるいう重
大な欠点を有する。
【０００９】したがって、本発明の目的は、多値メモリ
セルを有するＲＯＭにおいて、複雑な回路を用いること
なく、読み出し時においてワード線電圧を変化させる回
数を少なくし、高速に読み出しを行うことのできるもの
を提供することである。
セルを有するＲＯＭにおいて、複雑な回路を用いること
なく、読み出し時においてワード線電圧を変化させる回
数を少なくし、高速に読み出しを行うことのできるもの
を提供することである。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、（ｍは２以上の整数）ビットの情報を格納する複数
のメモリセルと、アドレス値に応答して該複数のメモリ
セルの少なくとも１つを選択する手段とを有し、それぞ
れのメモリセルに格納されたｍビットの情報は、それぞ
れｍ種類のアドレス値に対応している。
は、（ｍは２以上の整数）ビットの情報を格納する複数
のメモリセルと、アドレス値に応答して該複数のメモリ
セルの少なくとも１つを選択する手段とを有し、それぞ
れのメモリセルに格納されたｍビットの情報は、それぞ
れｍ種類のアドレス値に対応している。
【００１１】すなわち、各メモリセルに格納されたｍビ
ットの情報は、ｍ種類のアドレスによって読み出される
ようになっており、例えばメモリセルが２ビットの情報
を格納するものである場合には、あるアドレスによって
１ビットが読み出され、これとは異なる他のアドレスに
よって残りの１ビットが読み出される。
ットの情報は、ｍ種類のアドレスによって読み出される
ようになっており、例えばメモリセルが２ビットの情報
を格納するものである場合には、あるアドレスによって
１ビットが読み出され、これとは異なる他のアドレスに
よって残りの１ビットが読み出される。
【００１２】
【作用】これにより、１回のアクセスにおいて、対応す
るメモリセルに格納された情報の全てを読み出す必要が
なくなるので、アドレス信号に応答して選択されたワー
ド線の電圧を変化させる回数が少なくなる。
るメモリセルに格納された情報の全てを読み出す必要が
なくなるので、アドレス信号に応答して選択されたワー
ド線の電圧を変化させる回数が少なくなる。
【００１３】
【実施例】次に、本発明の実施例について、図面を参照
して詳述する。
して詳述する。
【００１４】図１は、本発明の第１の実施例によるＲＯ
Ｍ１００の全体を示す図であり、かかるＲＯＭ１００は
従来例において示したＲＯＭ３００と同様、１回のアク
セスで４ビットの出力データが得られるＲＯＭである。
図に示すように、ＲＯＭ１００は複数個のメモリセルト
ランジスタ（以下、「セル」という）Ｍを有しており、
各セルＭは従来例におけるセルｍと同様、２ビットの情
報を格納する。すなわち、各セルＭは、製造時において
４種類の閾値（ＶＴ０、ＶＴ１、ＶＴ２、ＶＴ３。但
し、ＶＴ０＜ＶＴ１＜ＶＴ２＜ＶＴ３）のうちの、いず
れかひとつの閾値に設定されている。また、図において
１はアドレスデコーダであり、ＲＯＭ１００に入力され
るアドレス信号Ｘｎ〜Ｘ０のうち、最下位ビットである
Ｘ０を除くＸｎ〜Ｘ１を受け、これに応答してワード線
Ａ０〜Ａ２nのうちの１本を選択する。図のように、各
ワード線はそれぞれ行方向に配列された４つのセルのゲ
ートに共通に接続されており、ディジット線ＤＬ０〜Ｄ
Ｌ３はそれぞれ列方向に配列された２n+1個のセルのド
レインに共通に接続されている。また、２は制御回路で
あり、アドレス信号の最下位ビットＸ０及び読み出しタ
イミング信号Ｔを受け、これらに基づいてラッチ信号
Ｌ、選択信号Ｓ、タイミング信号φ１、φ２及びφ３を
生成する。このうちラッチ信号Ｌ及び選択信号Ｓは、図
のように判定回路３−０〜３−３に共通に供給され、タ
イミング信号φ１、φ２及びφ３は、判定回路３−０〜
３−３に共通に供給されるとともにアドレスデコーダ１
にも供給される。これら信号の発生タイミングは後述す
るが、アドレスデコーダ１は、タイミング信号φ１がハ
イレベルとなると、選択したワード線を閾値ＶＴ０とＶ
Ｔ１の中間の電圧に駆動し、タイミング信号φ２がハイ
レベルとなると、選択したワード線を閾値ＶＴ１とＶＴ
２の中間の電圧に駆動し、タイミング信号φ３がハイレ
ベルとなると、選択したワード線を閾値ＶＴ２とＶＴ３
の中間の電圧に駆動する。
Ｍ１００の全体を示す図であり、かかるＲＯＭ１００は
従来例において示したＲＯＭ３００と同様、１回のアク
セスで４ビットの出力データが得られるＲＯＭである。
図に示すように、ＲＯＭ１００は複数個のメモリセルト
ランジスタ（以下、「セル」という）Ｍを有しており、
各セルＭは従来例におけるセルｍと同様、２ビットの情
報を格納する。すなわち、各セルＭは、製造時において
４種類の閾値（ＶＴ０、ＶＴ１、ＶＴ２、ＶＴ３。但
し、ＶＴ０＜ＶＴ１＜ＶＴ２＜ＶＴ３）のうちの、いず
れかひとつの閾値に設定されている。また、図において
１はアドレスデコーダであり、ＲＯＭ１００に入力され
るアドレス信号Ｘｎ〜Ｘ０のうち、最下位ビットである
Ｘ０を除くＸｎ〜Ｘ１を受け、これに応答してワード線
Ａ０〜Ａ２nのうちの１本を選択する。図のように、各
ワード線はそれぞれ行方向に配列された４つのセルのゲ
ートに共通に接続されており、ディジット線ＤＬ０〜Ｄ
Ｌ３はそれぞれ列方向に配列された２n+1個のセルのド
レインに共通に接続されている。また、２は制御回路で
あり、アドレス信号の最下位ビットＸ０及び読み出しタ
イミング信号Ｔを受け、これらに基づいてラッチ信号
Ｌ、選択信号Ｓ、タイミング信号φ１、φ２及びφ３を
生成する。このうちラッチ信号Ｌ及び選択信号Ｓは、図
のように判定回路３−０〜３−３に共通に供給され、タ
イミング信号φ１、φ２及びφ３は、判定回路３−０〜
３−３に共通に供給されるとともにアドレスデコーダ１
にも供給される。これら信号の発生タイミングは後述す
るが、アドレスデコーダ１は、タイミング信号φ１がハ
イレベルとなると、選択したワード線を閾値ＶＴ０とＶ
Ｔ１の中間の電圧に駆動し、タイミング信号φ２がハイ
レベルとなると、選択したワード線を閾値ＶＴ１とＶＴ
２の中間の電圧に駆動し、タイミング信号φ３がハイレ
ベルとなると、選択したワード線を閾値ＶＴ２とＶＴ３
の中間の電圧に駆動する。
【００１５】図２は、判定回路３−０の具体的な回路構
成を示す図である。他の判定回路３−１〜３−３は、図
２に示す判定回路３−０と同一の回路構成である。図に
示すように、判定回路３−０は４つのラッチ回路４〜７
を有しており、このうちラッチ回路４〜６はそれぞれに
供給されるタイミング信号φの立ち下がりに応答して供
給されるデータをラッチする回路であり、またラッチ回
路７はラッチ信号Ｌの立ち上がりに応答して供給される
データをラッチする回路である。
成を示す図である。他の判定回路３−１〜３−３は、図
２に示す判定回路３−０と同一の回路構成である。図に
示すように、判定回路３−０は４つのラッチ回路４〜７
を有しており、このうちラッチ回路４〜６はそれぞれに
供給されるタイミング信号φの立ち下がりに応答して供
給されるデータをラッチする回路であり、またラッチ回
路７はラッチ信号Ｌの立ち上がりに応答して供給される
データをラッチする回路である。
【００１６】次に、これら図１及び図２の他に、図３、
図４及び図５をさらに参照して、本実施例によるＲＯＭ
１００の読み出し動作を説明する。なお、図３は読み出
し時におけるタイミング図、図４は各アドレスに対応す
る出力データの一例を示す図、図５は各セルに設定され
た閾値の例であり、図４の出力データに対応している。
以下、本実施例の説明においては、各セルの閾値は図５
のように設定されているものとする。
図４及び図５をさらに参照して、本実施例によるＲＯＭ
１００の読み出し動作を説明する。なお、図３は読み出
し時におけるタイミング図、図４は各アドレスに対応す
る出力データの一例を示す図、図５は各セルに設定され
た閾値の例であり、図４の出力データに対応している。
以下、本実施例の説明においては、各セルの閾値は図５
のように設定されているものとする。
【００１７】まずはじめに、アドレス信号Ｘｎ〜Ｘ０が
オール０の場合（図４のＮｏ．１）を説明する。ＲＯＭ
１００に入力されたアドレス信号は、上述のとおり、最
下位ビットであるＸ０を除いて全てアドレスデコーダ１
に供給され、アドレスデコーダ１はこれに基づいてワー
ド線Ａ０を選択する。この状態において、読み出しタイ
ミング信号Ｔが供給されると、制御回路２はアドレスＸ
０が「０」であるので、図３（ａ）に示す読み出しサイ
クルを起動する。すなわち、制御回路２は選択信号Ｓを
ハイレベルに固定し、タイミング信号φ２を一定期間ハ
イレベルとする一方、タイミング信号φ１、φ３をロー
レベルに固定する。図３（ａ）に示すように、タイミン
グ信号φ２がハイレベルとなると、ワード線Ａ０はＶＴ
１とＶＴ２の中間の電圧に駆動されるので、これに応答
して、ワード線Ａ０に接続されているセルのうち閾値が
ＶＴ１以下であるセルＭ００とＭ０３は導通、閾値がＶ
Ｔ１以上であるセルＭ０１とＭ０２は非導通となる。セ
ルの導通状態は、ディジット線ＤＬ０〜ＤＬ３を通じ
て、それぞれ対応する判定回路内のセンスアンプ１３に
よって検出され、導通していればセンスアンプ１３の出
力はローレベルとなり、導通していなければローレベル
となる。各センスアンプの出力が確定すると、図３
（ａ）に示すように制御回路２はラッチ信号Ｌを発生す
るが、上述のように、選択信号Ｓはハイレベルに固定さ
れており、トランスファゲート１１はオン状態、トラン
スファゲート１２はオフ状態となっているので、ラッチ
回路７にはセンスアンプ１３の出力がラッチされること
になる。以上により、各判定回路３−０〜３−３内のラ
ッチ回路７には、それぞれのセンスアンプ１３の出力が
ラッチされるので、図４に示すとおり（０１１０）とい
う出力データが得られる。
オール０の場合（図４のＮｏ．１）を説明する。ＲＯＭ
１００に入力されたアドレス信号は、上述のとおり、最
下位ビットであるＸ０を除いて全てアドレスデコーダ１
に供給され、アドレスデコーダ１はこれに基づいてワー
ド線Ａ０を選択する。この状態において、読み出しタイ
ミング信号Ｔが供給されると、制御回路２はアドレスＸ
０が「０」であるので、図３（ａ）に示す読み出しサイ
クルを起動する。すなわち、制御回路２は選択信号Ｓを
ハイレベルに固定し、タイミング信号φ２を一定期間ハ
イレベルとする一方、タイミング信号φ１、φ３をロー
レベルに固定する。図３（ａ）に示すように、タイミン
グ信号φ２がハイレベルとなると、ワード線Ａ０はＶＴ
１とＶＴ２の中間の電圧に駆動されるので、これに応答
して、ワード線Ａ０に接続されているセルのうち閾値が
ＶＴ１以下であるセルＭ００とＭ０３は導通、閾値がＶ
Ｔ１以上であるセルＭ０１とＭ０２は非導通となる。セ
ルの導通状態は、ディジット線ＤＬ０〜ＤＬ３を通じ
て、それぞれ対応する判定回路内のセンスアンプ１３に
よって検出され、導通していればセンスアンプ１３の出
力はローレベルとなり、導通していなければローレベル
となる。各センスアンプの出力が確定すると、図３
（ａ）に示すように制御回路２はラッチ信号Ｌを発生す
るが、上述のように、選択信号Ｓはハイレベルに固定さ
れており、トランスファゲート１１はオン状態、トラン
スファゲート１２はオフ状態となっているので、ラッチ
回路７にはセンスアンプ１３の出力がラッチされること
になる。以上により、各判定回路３−０〜３−３内のラ
ッチ回路７には、それぞれのセンスアンプ１３の出力が
ラッチされるので、図４に示すとおり（０１１０）とい
う出力データが得られる。
【００１８】次に、アドレス信号Ｘｎ〜Ｘ１がオール０
で、Ｘ０が１の場合（図４のＮｏ．２）を説明する。こ
の場合においても、アドレスデコーダ１に供給される値
は、前述のアドレス信号Ｘｎ〜Ｘ０がオール０である場
合と同一であるので、やはりワード線Ａ０が選択され
る。しかしながら、アドレス信号Ｘ０が「１」であるの
で、これに基づき制御回路２は、読み出しタイミング信
号Ｔに応答して図３（ｂ）に示す読み出しサイクルを起
動する。すなわち、制御回路２は選択信号Ｓをローレベ
ルに固定し、タイミング信号φ１、φ２、φ３を次々に
一定期間ハイレベルとしていく。上述のとおり、タイミ
ング信号φ１がハイレベルであると、選択されたワード
線はＶＴ０とＶＴ１の中間の電圧に駆動され、タイミン
グ信号φ２がハイレベルであると、選択されたワード線
はＶＴ１とＶＴ２の中間の電圧に駆動され、タイミング
信号φ３がハイレベルであると、選択したワード線はＶ
Ｔ２とＶＴ３の中間の電圧に駆動されるので、タイミン
グ信号φ１がハイレベルである期間はセルＭ０３のみが
導通し、タイミング信号φ２がハイレベルである期間は
セルＭ００とＭ０３が導通し、タイミング信号φ３がハ
イレベルである期間はセルＭ００、Ｍ０１及びＭ０３が
導通することになる。このような各セルの導通状態は、
タイミング信号φ１、φ２、φ３の立ち下がりに応答し
て、対応する判定回路内のラッチ回路４〜６に格納され
る。すなわち、判定回路３−０に対応するセルはＭ００
であるので、判定回路３−０内のラッチ回路４、５及び
６には、それぞれ「０、０、１」がラッチされることに
なる。一方、選択信号Ｓはローレベルに固定されている
ことから、これらラッチ回路４〜６にラッチされた値
は、アンドゲート８及び９、ノアゲート１０、トランス
ファーゲート１２を介して、ラッチ信号Ｌの立ち上がり
においてラッチ回路７にラッチされ、出力データＤ０は
「１」となる。同様に、判定回路３−１内のラッチ回路
４、５及び６にはそれぞれ「０、１、１」がラッチされ
るので、出力データＤ１は「０」となり、判定回路３−
２内のラッチ回路４、５及び６にはそれぞれ「１、１、
１」がラッチされるので、出力データＤ２は「１」とな
り、判定回路３−３内のラッチ回路４、５及び６にはそ
れぞれ「０、０、０」がラッチされるので、出力データ
Ｄ３は「０」となる。以上により、図４のＮｏ．２に示
すとおり（１０１０）という出力データが得られる。
で、Ｘ０が１の場合（図４のＮｏ．２）を説明する。こ
の場合においても、アドレスデコーダ１に供給される値
は、前述のアドレス信号Ｘｎ〜Ｘ０がオール０である場
合と同一であるので、やはりワード線Ａ０が選択され
る。しかしながら、アドレス信号Ｘ０が「１」であるの
で、これに基づき制御回路２は、読み出しタイミング信
号Ｔに応答して図３（ｂ）に示す読み出しサイクルを起
動する。すなわち、制御回路２は選択信号Ｓをローレベ
ルに固定し、タイミング信号φ１、φ２、φ３を次々に
一定期間ハイレベルとしていく。上述のとおり、タイミ
ング信号φ１がハイレベルであると、選択されたワード
線はＶＴ０とＶＴ１の中間の電圧に駆動され、タイミン
グ信号φ２がハイレベルであると、選択されたワード線
はＶＴ１とＶＴ２の中間の電圧に駆動され、タイミング
信号φ３がハイレベルであると、選択したワード線はＶ
Ｔ２とＶＴ３の中間の電圧に駆動されるので、タイミン
グ信号φ１がハイレベルである期間はセルＭ０３のみが
導通し、タイミング信号φ２がハイレベルである期間は
セルＭ００とＭ０３が導通し、タイミング信号φ３がハ
イレベルである期間はセルＭ００、Ｍ０１及びＭ０３が
導通することになる。このような各セルの導通状態は、
タイミング信号φ１、φ２、φ３の立ち下がりに応答し
て、対応する判定回路内のラッチ回路４〜６に格納され
る。すなわち、判定回路３−０に対応するセルはＭ００
であるので、判定回路３−０内のラッチ回路４、５及び
６には、それぞれ「０、０、１」がラッチされることに
なる。一方、選択信号Ｓはローレベルに固定されている
ことから、これらラッチ回路４〜６にラッチされた値
は、アンドゲート８及び９、ノアゲート１０、トランス
ファーゲート１２を介して、ラッチ信号Ｌの立ち上がり
においてラッチ回路７にラッチされ、出力データＤ０は
「１」となる。同様に、判定回路３−１内のラッチ回路
４、５及び６にはそれぞれ「０、１、１」がラッチされ
るので、出力データＤ１は「０」となり、判定回路３−
２内のラッチ回路４、５及び６にはそれぞれ「１、１、
１」がラッチされるので、出力データＤ２は「１」とな
り、判定回路３−３内のラッチ回路４、５及び６にはそ
れぞれ「０、０、０」がラッチされるので、出力データ
Ｄ３は「０」となる。以上により、図４のＮｏ．２に示
すとおり（１０１０）という出力データが得られる。
【００１９】以上、入力されたアドレス信号のうち、最
下位ビットを除くＸｎ〜Ｘ１が全て０である場合を例に
説明したが、その他のアドレス信号が入力された場合も
同様である。すなわち、この場合にはアドレスデコーダ
１により選択されるワード線が異なるだけで、アドレス
信号の最下位ビットＸ０が「０」であるときは図３
（ａ）に示す読み出しサイクルに基づいて動作し、
「１」であるときは図３（ｂ）に示す読み出しサイクル
に基づいて動作することに変わりはない。
下位ビットを除くＸｎ〜Ｘ１が全て０である場合を例に
説明したが、その他のアドレス信号が入力された場合も
同様である。すなわち、この場合にはアドレスデコーダ
１により選択されるワード線が異なるだけで、アドレス
信号の最下位ビットＸ０が「０」であるときは図３
（ａ）に示す読み出しサイクルに基づいて動作し、
「１」であるときは図３（ｂ）に示す読み出しサイクル
に基づいて動作することに変わりはない。
【００２０】以上説明したように、本実施例では、１回
のアクセスで読み出される４ビットデータに２つのセル
を対応させるのではなく、各セルにアドレスの最下位ビ
ットが「０」である場合の出力値と「１」である場合の
出力値、すなわち２アドレス分の出力値を格納させ、出
力ビット数と同数のセルを同時に選択することで出力デ
ータを得ている。これにより、アドレスの最下位ビット
が「０」である場合においては（逆に「１」である場合
としても良い）選択されたワード線をＶＴ１とＶＴ２の
中間の電圧とするだけで出力データを得ることができ
る。したがって、全てのアクセスにおいてワード線の電
圧を３段階に変化させなければならない従来のＲＯＭ３
００に比べて、全体としての読み出し速度が向上する。
のアクセスで読み出される４ビットデータに２つのセル
を対応させるのではなく、各セルにアドレスの最下位ビ
ットが「０」である場合の出力値と「１」である場合の
出力値、すなわち２アドレス分の出力値を格納させ、出
力ビット数と同数のセルを同時に選択することで出力デ
ータを得ている。これにより、アドレスの最下位ビット
が「０」である場合においては（逆に「１」である場合
としても良い）選択されたワード線をＶＴ１とＶＴ２の
中間の電圧とするだけで出力データを得ることができ
る。したがって、全てのアクセスにおいてワード線の電
圧を３段階に変化させなければならない従来のＲＯＭ３
００に比べて、全体としての読み出し速度が向上する。
【００２１】次に、本発明の第２の実施例について説明
する。
する。
【００２２】本実施例は、本発明の特徴を最大限に活用
して、クロック信号に同期した高速な読み出しを実現す
るものである。以下、図面を用いて詳述する。
して、クロック信号に同期した高速な読み出しを実現す
るものである。以下、図面を用いて詳述する。
【００２３】図６は、本実施例によるＲＯＭ２００の全
体を示す図である。かかるＲＯＭ２００も１回のアクセ
スで４ビットの出力データが得られるＲＯＭであり、第
１の実施例において示したＲＯＭ１００と異なる点は、
図６に示すように、アドレスカウンタ２１、クロック制
御回路２２、初期回路２３を有すること、及び制御回路
２が制御回路２０に変更された点である。その他の構成
はＲＯＭ１００と同一であるので、同一部分の説明は省
略し、以下ＲＯＭ１００と異なる部分について説明す
る。
体を示す図である。かかるＲＯＭ２００も１回のアクセ
スで４ビットの出力データが得られるＲＯＭであり、第
１の実施例において示したＲＯＭ１００と異なる点は、
図６に示すように、アドレスカウンタ２１、クロック制
御回路２２、初期回路２３を有すること、及び制御回路
２が制御回路２０に変更された点である。その他の構成
はＲＯＭ１００と同一であるので、同一部分の説明は省
略し、以下ＲＯＭ１００と異なる部分について説明す
る。
【００２４】図７は、アドレスカウンタ２１の具体的な
回路構成を示す図である。図のように、アドレスカウン
タ２１はアドレス信号Ｘのビット数と同数のラッチ回路
４０−０〜４０−ｎを有しており、それぞれのラッチ回
路にはＲＯＭ２００に入力されるアドレス信号Ｘ０〜Ｘ
ｎがそれぞれラッチされる。また、アドレスカウンタ２
１に供給されるラッチ信号Ｌは、パルス回路４５によっ
てその立ち上がりを検出されて短いパルス信号となり、
かかるパルス信号に応答して３ステートバッファ４１−
０〜４１−ｎは活性状態となる。つまり、ラッチ回路４
０−０〜４０−ｎにラッチされた値は、ラッチ信号Ｌの
立ち上がりに応答してインクリメントされる。したがっ
て、ＲＯＭ２００に入力されたアドレス信号がＸ０〜Ｘ
ｎがオール０、すなわち図４のＮｏ．１の状態であると
すると、内部アドレス信号χ０〜χｎはラッチ信号Ｌの
立ち上がりに応答してＮｏ．２、Ｎｏ．３、Ｎｏ．４へ
と変化することになる。
回路構成を示す図である。図のように、アドレスカウン
タ２１はアドレス信号Ｘのビット数と同数のラッチ回路
４０−０〜４０−ｎを有しており、それぞれのラッチ回
路にはＲＯＭ２００に入力されるアドレス信号Ｘ０〜Ｘ
ｎがそれぞれラッチされる。また、アドレスカウンタ２
１に供給されるラッチ信号Ｌは、パルス回路４５によっ
てその立ち上がりを検出されて短いパルス信号となり、
かかるパルス信号に応答して３ステートバッファ４１−
０〜４１−ｎは活性状態となる。つまり、ラッチ回路４
０−０〜４０−ｎにラッチされた値は、ラッチ信号Ｌの
立ち上がりに応答してインクリメントされる。したがっ
て、ＲＯＭ２００に入力されたアドレス信号がＸ０〜Ｘ
ｎがオール０、すなわち図４のＮｏ．１の状態であると
すると、内部アドレス信号χ０〜χｎはラッチ信号Ｌの
立ち上がりに応答してＮｏ．２、Ｎｏ．３、Ｎｏ．４へ
と変化することになる。
【００２５】また、図６に示すクロック制御回路２２
は、外部から供給されるＣＬＫ１を受けてＣＬＫ２を出
力する回路である。ＣＬＫ２の波形は、図８に示すとお
りＣＬＫ１のアクティブエッジ（立ち上がり及び立ち下
がりの両エッジが有効）を４つ毎に削除したクロックで
あり、かかるクロックＣＬＫ２は制御回路２０に供給さ
れている。
は、外部から供給されるＣＬＫ１を受けてＣＬＫ２を出
力する回路である。ＣＬＫ２の波形は、図８に示すとお
りＣＬＫ１のアクティブエッジ（立ち上がり及び立ち下
がりの両エッジが有効）を４つ毎に削除したクロックで
あり、かかるクロックＣＬＫ２は制御回路２０に供給さ
れている。
【００２６】また、初期回路２３は、外部から供給され
るアドレス信号の最下位ビットＸ０及びＣＬＫ１を受け
て初期信号Ｉ及びラッチ信号Ｌを生成する回路であり、
Ｘ０が「０」である場合には、ＣＬＫ１を遅延させた信
号をラッチ信号Ｌとして出力するとともに初期信号Ｉを
発生させず、逆にＸ０が「１」である場合には、ＣＬＫ
１を遅延させた信号であって１回目のパルスを除去した
ものをラッチ信号Ｌとして出力するとともに、その除去
している期間において初期信号Ｉを発生する。
るアドレス信号の最下位ビットＸ０及びＣＬＫ１を受け
て初期信号Ｉ及びラッチ信号Ｌを生成する回路であり、
Ｘ０が「０」である場合には、ＣＬＫ１を遅延させた信
号をラッチ信号Ｌとして出力するとともに初期信号Ｉを
発生させず、逆にＸ０が「１」である場合には、ＣＬＫ
１を遅延させた信号であって１回目のパルスを除去した
ものをラッチ信号Ｌとして出力するとともに、その除去
している期間において初期信号Ｉを発生する。
【００２７】制御回路２０は、上記ＣＬＫ２及び初期信
号Ｉを受け、これらに基づき選択信号Ｓ、タイミング信
号φ１、φ２、φ３を生成する回路であり、これらの発
生タイミングについては後述する。
号Ｉを受け、これらに基づき選択信号Ｓ、タイミング信
号φ１、φ２、φ３を生成する回路であり、これらの発
生タイミングについては後述する。
【００２８】次に、本実施例によるＲＯＭ２００の読み
出し動作について、タイミング図である図８をさらに参
照して説明する。かかる動作の説明においては、第１の
実施例と同様に、入力される外部アドレス信号Ｘｎ〜Ｘ
０がオール０である場合を例に説明する。
出し動作について、タイミング図である図８をさらに参
照して説明する。かかる動作の説明においては、第１の
実施例と同様に、入力される外部アドレス信号Ｘｎ〜Ｘ
０がオール０である場合を例に説明する。
【００２９】まず、ＲＯＭ２００に入力された外部アド
レス信号Ｘｎ〜Ｘ０は、それぞれアドレスカウンタ２１
内のラッチ回路４０−ｎ〜４０−０にラッチされ、その
まま内部アドレス信号χｎ〜χ０となる。これら内部ア
ドレス信号のうち、最下位ビットχ０を除いたχｎ〜χ
１はアドレスデコーダ１に供給され、これに基づいてワ
ード線Ａ０が選択される。このようにして選択すべきワ
ード線が確定すると、外部からＣＬＫ１の入力が開始さ
れるが、上述のように、外部アドレス信号の最下位ビッ
トＸ０は「０」であるので、図８に示すように、初期回
路２３はＣＬＫ１を遅延させた信号であるラッチ信号Ｌ
を発生し、また初期信号Ｉは発生しない。初期信号Ｉが
発生していないので、制御回路２０はクロック制御回路
２２から供給されるＣＬＫ２を受けて、図８に示すよう
に、ＣＬＫ２の１回目のアクティブエッジ（立ち上がり
及び立ち下がりの両エッジが有効）に応答して選択信号
Ｓをハイレベルとするとともにタイミング信号φ２を一
定期間ハイレベルとする。さらに、制御回路２０は、Ｃ
ＬＫ２の２回目のアクティブエッジに応答してタイミン
グ信号φ１を一定期間ハイレベルとし、３回目のアクテ
ィブエッジに応答して選択信号Ｓをローレベルとすると
ともにタイミング信号φ３を一定期間ハイレベルとす
る。
レス信号Ｘｎ〜Ｘ０は、それぞれアドレスカウンタ２１
内のラッチ回路４０−ｎ〜４０−０にラッチされ、その
まま内部アドレス信号χｎ〜χ０となる。これら内部ア
ドレス信号のうち、最下位ビットχ０を除いたχｎ〜χ
１はアドレスデコーダ１に供給され、これに基づいてワ
ード線Ａ０が選択される。このようにして選択すべきワ
ード線が確定すると、外部からＣＬＫ１の入力が開始さ
れるが、上述のように、外部アドレス信号の最下位ビッ
トＸ０は「０」であるので、図８に示すように、初期回
路２３はＣＬＫ１を遅延させた信号であるラッチ信号Ｌ
を発生し、また初期信号Ｉは発生しない。初期信号Ｉが
発生していないので、制御回路２０はクロック制御回路
２２から供給されるＣＬＫ２を受けて、図８に示すよう
に、ＣＬＫ２の１回目のアクティブエッジ（立ち上がり
及び立ち下がりの両エッジが有効）に応答して選択信号
Ｓをハイレベルとするとともにタイミング信号φ２を一
定期間ハイレベルとする。さらに、制御回路２０は、Ｃ
ＬＫ２の２回目のアクティブエッジに応答してタイミン
グ信号φ１を一定期間ハイレベルとし、３回目のアクテ
ィブエッジに応答して選択信号Ｓをローレベルとすると
ともにタイミング信号φ３を一定期間ハイレベルとす
る。
【００３０】したがって、ＣＬＫ１の入力が開始され、
最初にハイレベルとなるタイミング信号φ２に応答し
て、選択されたワード線Ａ０がＶＴ１とＶＴ２の中間の
電圧に駆動されると、判定回路３−０内のセンスアンプ
１３の出力はローレベルとなる一方、選択回路Ｓがハイ
レベルとなるので、続いて発生するラッチ信号Ｌの立ち
上がりに応答してこれがラッチ回路７にラッチされる。
他の判定回路３−１〜３−３内のラッチ回路７にも、そ
れぞれのセンスアンプ１３の出力がラッチされるので、
図４のＮｏ．１に示すとおり（０１１０）という出力デ
ータが得られる。なお、かかるデータはタイミング信号
φ２の立ち下がりに応答して、それぞれのラッチ回路５
にもラッチされる。さらに、内部アドレス信号はラッチ
信号Ｌの上記立ち上がりに応答してインクリメントさ
れ、χ０のみが「１」となる。しかし、χｎ〜χ１が
「０」のままであるので、ワード線の選択は変化しな
い。
最初にハイレベルとなるタイミング信号φ２に応答し
て、選択されたワード線Ａ０がＶＴ１とＶＴ２の中間の
電圧に駆動されると、判定回路３−０内のセンスアンプ
１３の出力はローレベルとなる一方、選択回路Ｓがハイ
レベルとなるので、続いて発生するラッチ信号Ｌの立ち
上がりに応答してこれがラッチ回路７にラッチされる。
他の判定回路３−１〜３−３内のラッチ回路７にも、そ
れぞれのセンスアンプ１３の出力がラッチされるので、
図４のＮｏ．１に示すとおり（０１１０）という出力デ
ータが得られる。なお、かかるデータはタイミング信号
φ２の立ち下がりに応答して、それぞれのラッチ回路５
にもラッチされる。さらに、内部アドレス信号はラッチ
信号Ｌの上記立ち上がりに応答してインクリメントさ
れ、χ０のみが「１」となる。しかし、χｎ〜χ１が
「０」のままであるので、ワード線の選択は変化しな
い。
【００３１】次に、タイミング信号φ１がハイレベルと
なると、これに応じて各判定回路３−０内のセンスアン
プ１３の出力はハイレベルに変化するが、選択信号Ｓは
ハイレベルを保持しており、且つラッチ信号Ｌはこの期
間においては立ち上がらないので、ラッチ回路７のラッ
チデータは変化しない。しかしながら、この期間におい
てはワード線Ａ０はＶＴ０とＶＴ１の中間の電圧に駆動
されるので、タイミング信号φ１の立ち下がりに応答し
て、各ラッチ回路６にはそれぞれのセンスアンプ１３の
出力がラッチされることになる。
なると、これに応じて各判定回路３−０内のセンスアン
プ１３の出力はハイレベルに変化するが、選択信号Ｓは
ハイレベルを保持しており、且つラッチ信号Ｌはこの期
間においては立ち上がらないので、ラッチ回路７のラッ
チデータは変化しない。しかしながら、この期間におい
てはワード線Ａ０はＶＴ０とＶＴ１の中間の電圧に駆動
されるので、タイミング信号φ１の立ち下がりに応答し
て、各ラッチ回路６にはそれぞれのセンスアンプ１３の
出力がラッチされることになる。
【００３２】続いてタイミング信号φ３がハイレベルと
なると、これに応答して選択されたワード線Ａ０がＶＴ
２とＶＴ３の中間の電圧に駆動され、判定回路３−０内
のセンスアンプ１３の出力は再びローレベルとなる一
方、選択回路Ｓがローレベルに変化する。そして、タイ
ミング信号φ３の立ち下がりに応答して、各ラッチ回路
６にはそれぞれのセンスアンプ１３の出力がラッチされ
るので、判定回路３−０内のラッチ回路４、５及び６に
ラッチされた値はそれぞれ「０、０、１」となる。これ
により、続いて発生するラッチ信号Ｌの立ち上がりに応
答して、ラッチ回路７には「１」がラッチされ、出力デ
ータＤ０は「１」となる。同様に、判定回路３−１内の
ラッチ回路４、５及び６にはそれぞれ「０、１、１」が
ラッチされるので、出力データＤ１は「０」となり、判
定回路３−２内のラッチ回路４、５及び６にはそれぞれ
「１、１、１」がラッチされるので、出力データＤ２は
「１」となり、判定回路３−３内のラッチ回路４、５及
び６にはそれぞれ「０、０、０」がラッチされるので、
出力データＤ３は「０」となる。以上により、図４のＮ
ｏ．２に示すとおり（１０１０）という出力データが得
られる。また、ラッチ信号Ｌの上記立ち上がりに応答し
て、内部アドレス信号はさらにインクリメントされχ１
のみが「１」となるので、アドレスデコーダ１はワード
線の選択をＡ１に変える。
なると、これに応答して選択されたワード線Ａ０がＶＴ
２とＶＴ３の中間の電圧に駆動され、判定回路３−０内
のセンスアンプ１３の出力は再びローレベルとなる一
方、選択回路Ｓがローレベルに変化する。そして、タイ
ミング信号φ３の立ち下がりに応答して、各ラッチ回路
６にはそれぞれのセンスアンプ１３の出力がラッチされ
るので、判定回路３−０内のラッチ回路４、５及び６に
ラッチされた値はそれぞれ「０、０、１」となる。これ
により、続いて発生するラッチ信号Ｌの立ち上がりに応
答して、ラッチ回路７には「１」がラッチされ、出力デ
ータＤ０は「１」となる。同様に、判定回路３−１内の
ラッチ回路４、５及び６にはそれぞれ「０、１、１」が
ラッチされるので、出力データＤ１は「０」となり、判
定回路３−２内のラッチ回路４、５及び６にはそれぞれ
「１、１、１」がラッチされるので、出力データＤ２は
「１」となり、判定回路３−３内のラッチ回路４、５及
び６にはそれぞれ「０、０、０」がラッチされるので、
出力データＤ３は「０」となる。以上により、図４のＮ
ｏ．２に示すとおり（１０１０）という出力データが得
られる。また、ラッチ信号Ｌの上記立ち上がりに応答し
て、内部アドレス信号はさらにインクリメントされχ１
のみが「１」となるので、アドレスデコーダ１はワード
線の選択をＡ１に変える。
【００３３】以後は、ＣＬＫ１が入力され続ける限り以
上の動作を続け、図４のＮｏ．３、Ｎｏ．４に示す出力
データをＣＬＫ１の立ち下がりに応答して次々と出力す
ることになる。
上の動作を続け、図４のＮｏ．３、Ｎｏ．４に示す出力
データをＣＬＫ１の立ち下がりに応答して次々と出力す
ることになる。
【００３４】以上は、初期信号Ｉが発生しない場合、す
なわち入力されたアドレス信号の最下位ビットＸが
「０」である場合の動作であるが、これが「１」である
場合には、初期信号Ｉの発生により１回目のラッチ信号
Ｌが除去されるだけで、その他の動作は上述のものと全
く同じである。つまり、１回目のラッチ信号Ｌが除去さ
れることで、ＣＬＫ１の１回目の立ち下がりに応答した
出力がなくなり、ＣＬＫ１の２回目以降の立ち下がりに
応答してデータの出力が行われることになる。
なわち入力されたアドレス信号の最下位ビットＸが
「０」である場合の動作であるが、これが「１」である
場合には、初期信号Ｉの発生により１回目のラッチ信号
Ｌが除去されるだけで、その他の動作は上述のものと全
く同じである。つまり、１回目のラッチ信号Ｌが除去さ
れることで、ＣＬＫ１の１回目の立ち下がりに応答した
出力がなくなり、ＣＬＫ１の２回目以降の立ち下がりに
応答してデータの出力が行われることになる。
【００３５】以上説明したように、本実施例においても
上記第１の実施例と同様、各セルに２アドレス分の出力
値を格納させ出力ビット数と同数のセルを同時に選択す
ることで出力データを得ているだけでなく、アドレスの
最下位ビットが「１」である場合の出力値が、「０」で
ある場合の出力値に基づいて生成されることを利用して
連続アクセスを行っているので、最下位ビットが「０」
に対応するデータを読み出すときにはワード線の電圧を
１段階に設定するだけで良く、また「１」に対応するデ
ータを読み出すときにはワード線の電圧を２段階に設定
するだけで良いので、全体としてワード線の電圧を変化
される回数は従来の半分となる。しかも、本実施例によ
るＲＯＭ２００では、かかる連続アクセスをクロックに
応答して行っているので、外部機器と同期した高速な連
続アクセスを行うことができる。
上記第１の実施例と同様、各セルに２アドレス分の出力
値を格納させ出力ビット数と同数のセルを同時に選択す
ることで出力データを得ているだけでなく、アドレスの
最下位ビットが「１」である場合の出力値が、「０」で
ある場合の出力値に基づいて生成されることを利用して
連続アクセスを行っているので、最下位ビットが「０」
に対応するデータを読み出すときにはワード線の電圧を
１段階に設定するだけで良く、また「１」に対応するデ
ータを読み出すときにはワード線の電圧を２段階に設定
するだけで良いので、全体としてワード線の電圧を変化
される回数は従来の半分となる。しかも、本実施例によ
るＲＯＭ２００では、かかる連続アクセスをクロックに
応答して行っているので、外部機器と同期した高速な連
続アクセスを行うことができる。
【００３６】なお、第１及び第２の実施例においては、
ともに４ビット出力の場合を例に説明したが、その他の
場合、例えば８ビット出力や１６ビット出力にも適用で
きることはいうまでもない。
ともに４ビット出力の場合を例に説明したが、その他の
場合、例えば８ビット出力や１６ビット出力にも適用で
きることはいうまでもない。
【００３７】さらに、セルも、２ビットの情報を格納す
るものを用いて説明したが、それ以上の場合、例えば４
ビットの情報を格納するものであっても、各セルに４ア
ドレス分の出力値を格納させ、出力ビット数と同数のセ
ルを同時に選択することにより本発明を適用することが
できる。
るものを用いて説明したが、それ以上の場合、例えば４
ビットの情報を格納するものであっても、各セルに４ア
ドレス分の出力値を格納させ、出力ビット数と同数のセ
ルを同時に選択することにより本発明を適用することが
できる。
【００３８】
【発明の効果】以上説明したように、本発明では、ｍビ
ットの情報を格納するセルを有するＲＯＭにおいて、各
セルにｍアドレス分の出力値を格納させるとともに出力
ビット数と同数のセルを同時に選択しているので、読み
出し時においてワード線電圧を変化させる回数が少な
く、したがって、高速な読み出しが行われる多値ＲＯＭ
が提供される。
ットの情報を格納するセルを有するＲＯＭにおいて、各
セルにｍアドレス分の出力値を格納させるとともに出力
ビット数と同数のセルを同時に選択しているので、読み
出し時においてワード線電圧を変化させる回数が少な
く、したがって、高速な読み出しが行われる多値ＲＯＭ
が提供される。
【図１】本発明の第１の実施例によるＲＯＭ１００の全
体図である。
体図である。
【図２】図１に示された判定回路３−０を詳細に示す図
である。
である。
【図３】ＲＯＭ１００の動作を示すタイミング図であ
る。
る。
【図４】各アドレス信号に対応するＲＯＭ１００の出力
データの一例を示す図である。
データの一例を示す図である。
【図５】図１に示された各セルに設定された閾値の一例
を示す図である。
を示す図である。
【図６】本発明の第２の実施例によるＲＯＭ１００の全
体図である。
体図である。
【図７】図６に示されたアドレスカウンタ２１を詳細に
示す図である。
示す図である。
【図８】ＲＯＭ１００の動作を示すタイミング図であ
る。
る。
【図９】従来のＲＯＭ３００の全体図である。
【図１０】ＲＯＭ３００において選択されたワード線の
電圧変化を示す図である。
電圧変化を示す図である。
１……アドレスデコーダ、 ２，２０……制御回路、
３……判定回路、 ４〜７，４０……ラッチ回路、
８，９……アンドゲート、 １０……オアゲート、１
１，１２……トランスファーゲート、 １３……センス
アンプ、 ２１……アドレスカウンタ、 ２２……クロ
ック制御回路、 ２３……初期回路、 １００，２００
……ＲＯＭ、 Ｍ……メモリセルトランジスタ、 Ｘ…
…アドレス信号、 χ……内部アドレス信号、 Ａ……
ワード線、 ＤＬ……ディジット線、Ｄ……出力デー
タ、 Ｔ……読み出しタイミング信号、 Ｌ……ラッチ
信号、Ｓ……選択信号、 φ１，φ２，φ３……タイミ
ング信号、 Ｉ……初期信号、 ＣＬＫ１，ＣＬＫ２…
…クロック
３……判定回路、 ４〜７，４０……ラッチ回路、
８，９……アンドゲート、 １０……オアゲート、１
１，１２……トランスファーゲート、 １３……センス
アンプ、 ２１……アドレスカウンタ、 ２２……クロ
ック制御回路、 ２３……初期回路、 １００，２００
……ＲＯＭ、 Ｍ……メモリセルトランジスタ、 Ｘ…
…アドレス信号、 χ……内部アドレス信号、 Ａ……
ワード線、 ＤＬ……ディジット線、Ｄ……出力デー
タ、 Ｔ……読み出しタイミング信号、 Ｌ……ラッチ
信号、Ｓ……選択信号、 φ１，φ２，φ３……タイミ
ング信号、 Ｉ……初期信号、 ＣＬＫ１，ＣＬＫ２…
…クロック
Claims (6)
- 【請求項１】 ｍ（ｍは２以上の整数）ビットの情報を
格納する複数のメモリセルと、アドレス値に応答して前
記複数のメモリセルの少なくとも１つを選択する手段と
を有する半導体記憶装置であって、前記それぞれのメモ
リセルに格納されたｍビットの情報は、それぞれｍ種類
のアドレス値に対応する情報であることを特徴とする半
導体記憶装置。 - 【請求項２】 メモリセルトランジスタと、入力された
アドレス信号が第１の値であるときには前記メモリセル
トランジスタのゲートに第１の電圧を印加し、この時の
前記メモリセルトランジスタの導通状態に応じて出力信
号を発生する第１の手段と、入力されたアドレス信号が
第２の値であるときには前記メモリセルトランジスタの
ゲートに前記第１の電圧、第２の電圧及び第３の電圧を
所定の順で印加し、前記第１、第２及び第３の電圧を印
加したときそれぞれにおける前記メモリセルトランジス
タの導通状態に応じて出力信号を発生する第２の手段と
を備える半導体記憶装置。 - 【請求項３】 前記第１の手段は、前記メモリセルトラ
ンジスタのゲートに前記第１の電圧が印加されたときの
前記メモリセルトランジスタの導通状態を記憶する第１
の記憶回路と、前記第１の記憶回路に記憶された値を前
記出力信号として出力する手段とを有し、前記第２の手
段は、前記メモリセルトランジスタのゲートに前記第１
の電圧が印加されたときの前記メモリセルトランジスタ
の導通状態を記憶する第２の記憶回路と、前記第２の電
圧が印加されたときの前記メモリセルトランジスタの導
通状態を記憶する第３の記憶回路と、前記第３の電圧が
印加されたときの前記メモリセルトランジスタの導通状
態を記憶する第４の記憶回路と、前記第２、第３及び第
４の記憶回路に記憶された情報に基づく値を前記出力信
号として出力する手段とを有する請求項２記載の半導体
記憶装置。 - 【請求項４】 複数のワード線と、複数のディジット線
と、前記ワード線及び前記ディジット線のそれぞれに接
続された複数のメモリセルトランジスタであって、それ
ぞれ閾値電圧が第１、第２、第３及び第４の電圧のいず
れかひとつに設定されている複数のメモリセルトランジ
スタと、アドレス信号の一部に基づいて前記複数のワー
ド線の１本を選択するアドレスデコーダと、前記アドレ
ス信号の他部が第１の値であるときには前記選択された
ワード線に前記第２の電圧と前記第３の電圧の間である
第５の電圧を供給し、前記アドレス信号の他部が第２の
値であるときには前記選択されたワード線に前記第５の
電圧、前記第１の電圧と前記第２の電圧の間である第６
の電圧、前記第３の電圧と前記第４の電圧の間である第
７の電圧を所定の順で次々供給する手段と、前記複数の
ディジット線のレベルに基づき出力信号を生成する判定
回路とを備える半導体記憶装置。 - 【請求項５】 前記第１の電圧は前記第２の電圧よりも
低く、前記第２の電圧は前記第３の電圧よりも低く、前
記第３の電圧は前記第４の電圧よりも低いことを特徴と
する請求項４記載の半導体記憶装置。 - 【請求項６】 クロック信号に基づき前記アドレス信号
の値を変化させるアドレスカウンタをさらに有し、前記
アドレスデコーダは、前記アドレスカウンタのカウント
値の一部に基づいて前記複数のワード線の１本を選択
し、前記手段は、前記カウント値の他部が第１の値であ
るときには前記選択されたワード線に前記第５の電圧を
供給する一方、前記カウント値の他部が第２の値である
ときには前記選択されたワード線に前記第５の電圧、前
記第６の電圧、前記第７の電圧を所定の順で次々供給
し、前記判定回路は、前記カウント値の他部が前記第１
の値であるときには選択されたワード線に前記第５の電
圧が印加されているときのディジット線のレベルに基づ
いて出力信号を生成する一方、前記カウント値の他部が
前記第２の値であるときには選択されたワード線に前記
第５の電圧が印加されているときのディジット線のレベ
ル、前記第６の電圧が印加されているときのディジット
線のレベル及び前記第７の電圧が印加されているときの
ディジット線のレベルに基づいて出力信号を生成するこ
とを特徴とする請求項４または５記載の半導体記憶装
置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10518295A JP2689948B2 (ja) | 1995-04-28 | 1995-04-28 | 多値メモリセルを有する半導体記憶装置 |
| EP96106765A EP0740305B1 (en) | 1995-04-28 | 1996-04-29 | High read speed multivalued read only memory device |
| US08/639,753 US5721701A (en) | 1995-04-28 | 1996-04-29 | High read speed multivalued read only memory device |
| DE69614912T DE69614912T2 (de) | 1995-04-28 | 1996-04-29 | Sehr schnelle mehrwertige Festwertspeicheranordnung |
| KR1019960013366A KR100238741B1 (ko) | 1995-04-28 | 1996-04-29 | 판독 전용 메모리 |
| TW085105413A TW291562B (ja) | 1995-04-28 | 1996-05-07 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10518295A JP2689948B2 (ja) | 1995-04-28 | 1995-04-28 | 多値メモリセルを有する半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08297982A true JPH08297982A (ja) | 1996-11-12 |
| JP2689948B2 JP2689948B2 (ja) | 1997-12-10 |
Family
ID=14400542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10518295A Expired - Lifetime JP2689948B2 (ja) | 1995-04-28 | 1995-04-28 | 多値メモリセルを有する半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5721701A (ja) |
| EP (1) | EP0740305B1 (ja) |
| JP (1) | JP2689948B2 (ja) |
| KR (1) | KR100238741B1 (ja) |
| DE (1) | DE69614912T2 (ja) |
| TW (1) | TW291562B (ja) |
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| US6243284B1 (en) | 1999-02-08 | 2001-06-05 | Nec Corporation | Multivalued mask read-only memory |
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| US7117295B2 (en) | 1999-06-22 | 2006-10-03 | Renesas Technology Corp. | Multilevel storage nonvolatile semiconductor memory device enabling high-speed data reading and high-speed data writing |
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| US6857099B1 (en) | 1996-09-18 | 2005-02-15 | Nippon Steel Corporation | Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program |
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- 1996-04-29 DE DE69614912T patent/DE69614912T2/de not_active Expired - Fee Related
- 1996-04-29 EP EP96106765A patent/EP0740305B1/en not_active Expired - Lifetime
- 1996-04-29 KR KR1019960013366A patent/KR100238741B1/ko not_active IP Right Cessation
- 1996-05-07 TW TW085105413A patent/TW291562B/zh active
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| EP0740305A2 (en) | 1996-10-30 |
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| KR960038619A (ko) | 1996-11-21 |
| TW291562B (ja) | 1996-11-21 |
| EP0740305A3 (en) | 1998-07-29 |
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| EP0740305B1 (en) | 2001-09-05 |
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