KR960038619A - 판독전용 메모리 - Google Patents

Abstract

N(N=2, 3, …)-비트 정보를 각각 기억하는 다수의 메모리 셀[C(0, 0), C(0, 1),…]을 포함하는 다수의 값을 갖는 ROM 장치에 있어서, N-비트 정보의 각각의 비트는 하나의 어드레스(X0, X1, …, Xm)에 상응한다.

Description

판독전용 메모리

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제5도는 본 발명에 따른 4개의 값을 갖는 ROM 장치의 제1 실시예를 설명하는 회로도, 제6도는 판정 회로의 상세한 회로도, 제7도는 제6도의 판정 회로의 상태를 도시한 표.

Claims (8)

1. 다수의 값을 갖는 판독 전용 메모리에 있어서, N(N=2, 3, …)-비트 정보를 각각 기억하는 다수의 메모리 셀[C(0, 0), C(0, 1),…]; 하나의 어드레스 정보에 따라 상기 메모리 셀중 최소한 하나의 메모리 셀을 선택하는 선택수단(1')과; 상기 어드레스 정보에 따라 상기 메모리 셀중 최소한 하나의 메모리 셀의 N-비트 정보의 한 비트를 판독하는 판독수단을 포함하는 것을 특징으로 하는 다수의 값을 갖는 판독 전용 메모리.
2. 한 어드레스에 의해 액세스되는 최소한 하나의 메모리 셀 트랜지스터를 포함하는 4개의 값을 갖는 판독 전용 메모리에 있어서, 상기 메모리 셀 트랜지스터에 제1전압(V2)을 인가하여, 상기 메모리 셀 트랜지스터가 턴-온 또는 턴-오프되는지를 나타내는 제1출력 신호를 출력하는 제1출력 수단과; 상기 메모리 셀 트랜지스터의 게이트에 상기 제1전압과, 제2 및 제3전압(V1, V3)을 인가하여, 상기 제1전압이 상기 메모리 셀의 게이트에 인가될 때 상기 메모리 셀 트랜지스터의 턴-온 또는 턴-오프의 여부와, 상기 제3전압이 상기 메모리 셀의 게이트에 인가될 때 상기 메모리 셀 트랜지스터의 턴-온 또는 똔-오프의 여부에 따라 상기 제2출력 신호를 출력하고, 에 따라 상기 제2출력 신호를 출력하는 제2출력 수단을 포함하여, 상기 제1출력 수단은 상기 어드레스가 제1값을 나타낼때 동작하게 되고, 상기 제2출력 수단은 상기 어드레스가 제2값을 나타낼때 동작하게 되는 것을 특징으로 하는 4개의 값을 갖는 판독 전용 메모리.
3. 제2항에 있어서, 상기 제1전압은 상기 제2전압과 제3전압 사이에 있는 것을 특징으로 하는 4개의 값을 갖는 판독 전용 메모리.
4. 제2항에 있어서, 상기 제1출력 수단은 상기 제1전압이 상기 메모리 셀의 게이트에 인가될 때 상기 메모리 셀 트랜지스터의 턴-온 또는 턴-오프의 여부를 나타내는 정보를 기억하고 상기 제1출력 신호로서 출력되는 제1기억 수단을 포함하고, 상기 제2출력 수단은, 상기 제1전압이 상기 메모리 셀의 게이트에 인가될 때 상기 메모리 셀 트랜지스터의 턴-온 또는 턴-오프의 여부를 나타내는 정보를 기억하는 제2기억 수단(603); 상기 제2전압이 상기 메모리 셀의 게이트에 인가될 때 상기 메모리 셀 트랜지스터의 턴-온 또는 턴-오프의 여부를 나타내는 정보를 기억하는 제3기억 수단(602); 상기 제3전압이 상기 메모리 셀의 게이트에 인가될 때 상기 메모리셀 트랜지스터의 턴-온 또는 턴-오프의 여부를 나타내는 정보를 기억하는 제4기억 수단(604)과; 상기 제2, 제3 및 제4기억 수단에 접속되어, 상기 제2, 제3 및 제4기억 수단에 기억된 정보에 따라 논리 연산을 실행하고, 출력이 상기 제2출력 신호로서 출력되는 논리회로(605)를 포함하는 것을 특징으로 하는 4개의 값을 갖는 판독 전용 메모리.
5. 4개의 값을 갖는 판독 전용 메모리에 있어서, 다수의 워드 라인(WL0, WL1, …); 다수의 디지트 라인(DL0, DL1, …); 각각의 메모리 셀 트랜지스터가 제1, 제2, 제3 및 제4임계 전압(VT0, VT1, VT2, VT3)중 한 임계 전압을 갖는데, 상기 제1임계 전압이 상기 제2임계 전압 보다 작고, 상기 제2임계 전압이 상기 제3임계 전압 보다 작으며, 상기 제3임계 전압이 상기 제4임계 전압 보다 작은 임계 전압을 가지며, 상기 워드 라인과 상기 디지트 라인 사이의 교점에 제공된 다수의 메모리 셀 트랜지스터[C(0, 0), C(0, 1),…]; 한 어드레스의 제1부분(X1, X2, …, Xm)에 따라 상기 워드 라인중 한 워드 라인을 선택하는 어드레스 디코더(1'); 상기 어드레스의 상기 제1부분(X0)이 제1값을 나타낼 때 상기 워드 라인중 한 워드 라인에 상기 제2임계 전압과 상기 제3임계 전압 사이의 제1전압(V2)을 인가하는 제1수단; 상기 어드레스의 상기 제2부분이 제2값을 나타낼때 상기 워드 라인중 한 워드 라인에 상기 제1임계 전압과 상기 제2입계 전압 사이의 제1전압과, 상기 제3임계 전압과 상기 제4임계 전압사이의 제2전압(V1)을 각각 인가하는 제2수단과; 상기 디지트 라인중 한 디지트 라인에 각각 접속되어, 상기 디지트 라인에서 여러 전압에 따라 출력 신호(D0, D1, …)를 발생하는 다수의 판정 회로(2'-0, 2'-1, …)를 포함하는 것을 특징으로 하는 4개의 값을 갖는 판독 전용 메모리.
6. 제5항에 있어서, 상기 어드레스 디코더에 결합되어, 상기 어드레스를 증가시키는 어드레스카운터(4)를 더 포함하는 것을 특징으로 하는 4개의 값을 갖는 판독 전용 메모리.
7. 4개의 값을 갖는 판독 전용 메모리 장치에 있어서, 다수의 워드 라인(WL0, WL1, …); 다수의 디지트 라인(DL0, DL1, …); 각각의 메모리 셀 트랜지스터가 제1, 제2, 제3 및 제4임계 전압(VT0, VT1, VT2, VT3)중 한 임계 전압을 갖는데, 상기 제1임계 전압이 상기 제2임계 전압 보다 작고, 상기 제2임계 전압이 상기 제3임계 전압 보다 작으며, 상기 제3임계 전압이 상기 제4임계 전압보다 작은 임계 전압을 가지며, 상기 워드 라인과 상기 디지트 라인 사이의 교점에 제공된 다수의 메모리 셀 트랜지스터[C(0, 0), C(0, 1),…]; 외부 어드레스(X1 내지 Xm)와 내부 어드레스 비트(X0)를 수신하여 내부 어드레스(X1 내지 Xm)를 발생하는 어드레스 카운터(4); 상기 어드레스 카운터에 결합되어, 상기 내부어드레스에 따라 상기 워드 라인중 한 워드 라인을 선택하는 어드레스디코더(1'); 상기 내부 어드레스 비트가 제1값을 나타낼 때 상기 워드 라인중 한 워드 라인에 상기 제2임계 전압과 상기 제3임계 전압 사이의 제1전압(V2)을 인가하는 제1수단; 상기 내부 어드레스 비트가 제2값을 나타낼 때 상기 워드 라인중 한 워드 라인에 상기 제1임계 전압과 상기 제2임계 전압 사이의 제2전압(V1)과, 상기 제2임계 전압과 상기 제3임계 전압 사이의 제3전압(V3)을 각각 인가하는 제2수단과; 상기 디지트 라인중 한 디지트 라인에 각각 접속되어, 상기 디지트 라인에서 여러 전압에 따라 출력 신호(D0, D1, …)를 발생하는 다수의 판정 회로(2'-0, 2'-1, …)를 포함하는 것을 특징으로 하는 4개의 값을 갖는 판독 전용 메모리.
8. 제7항에 있어서, 상기 판정 회로는 상기 제1전압이 상기 워드 라인중 한 워드 라인에 인가될 때, 상기 내부 어드레스 비트가 제1값을 나타낼 때 상기 디지트 라인에서 여러 전압이 높거나 낮은 지의 여부를 나타내는 유일한 정보에 따라 상기 출력 신호를 발생하고, 상기 판정 회로는 상기 제1전압이 상기 워드 라인중 한 워드 라인에 인가될 때 상기 디지트 라인에서 여러 전압이 높거나 낮은 지의 여부를 나타내는 정보, 상기 제2전압이 상기 워드 라인중 한 워드 라인에 인가될 때 상기 디지트 라인에서 여러 전압이 높거나 낮은 지의 여부를 나타내는 정보와, 상기 내부 어드레스 비트가 제1값을 나타낼 때 상기 제3전압이 상기 워드 라인중 한 워드 라인에 인가될때 상기 디지트 라인에서 여러 전압이 높거나 낮은 지의 여부를 나타내는 정보에 따라 상기 출력 신호를 발생하는 것을 특징으로 하는 4개의 값을 갖는 판독 전용 메모리.