JPS5846798B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS5846798B2 JPS5846798B2 JP51158369A JP15836976A JPS5846798B2 JP S5846798 B2 JPS5846798 B2 JP S5846798B2 JP 51158369 A JP51158369 A JP 51158369A JP 15836976 A JP15836976 A JP 15836976A JP S5846798 B2 JPS5846798 B2 JP S5846798B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- information
- memory
- threshold voltage
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は固定マスク型リード・オンリー・メモリとくに
メモリセルに１個のＭＯ８型トランジスタを用いた固定
マスク型り・−ド・オンリー・メモリに関する。
メモリセルに１個のＭＯ８型トランジスタを用いた固定
マスク型り・−ド・オンリー・メモリに関する。
従来の記憶装置のメモリセルは、オンあるいはオフの２
値の状態で情報を書き込む。
値の状態で情報を書き込む。
したがって、２種類の情報があって、そのうちの１つを
選択的に記憶させる場合にはメモリセルは１個で済むが
情報が４種類の場合にはメモリセルが２個必要となり、
情報が７１６種類の場合にはメモリセルが４個必要であ
る、というように多数の情報を記憶させる場合多量のメ
モリセルを必要とする。
選択的に記憶させる場合にはメモリセルは１個で済むが
情報が４種類の場合にはメモリセルが２個必要となり、
情報が７１６種類の場合にはメモリセルが４個必要であ
る、というように多数の情報を記憶させる場合多量のメ
モリセルを必要とする。
本発明は上述の如き従来の欠截を改善する新規発明であ
り、その目的は１個のメモリセルの中に数種類σ情報の
うちの１つを選択的に記憶せしめることができるような
半導体記憶装置を提供することにある。
り、その目的は１個のメモリセルの中に数種類σ情報の
うちの１つを選択的に記憶せしめることができるような
半導体記憶装置を提供することにある。
その目的を達成せしめるため、本発明の半導体記憶装置
は、１個のＭＯ８型トランジスタからなるメモリセルを
マトリックス状に配列し、製造時に各メモリセルの導通
状態をあららじめ設定することにより情報の書き込みを
行なう固定マスク型リード・オンリー・メモリにおいて
、各メモリセルの導通状態となる閾値電圧を書込情報に
対応した段階的な値とし、読み出し時にビット線に現わ
れた閾値電圧をデジタル変換することにより記憶された
情報を読み出すことを特徴とするもので、以下実施例に
ついて詳細に説明する。
は、１個のＭＯ８型トランジスタからなるメモリセルを
マトリックス状に配列し、製造時に各メモリセルの導通
状態をあららじめ設定することにより情報の書き込みを
行なう固定マスク型リード・オンリー・メモリにおいて
、各メモリセルの導通状態となる閾値電圧を書込情報に
対応した段階的な値とし、読み出し時にビット線に現わ
れた閾値電圧をデジタル変換することにより記憶された
情報を読み出すことを特徴とするもので、以下実施例に
ついて詳細に説明する。
図は本発明の一実施例を示す回路図であり、図中Ｑ１〜
Ｑ４はＭＯ８型トランジスタからなるメモリセルである
。
Ｑ４はＭＯ８型トランジスタからなるメモリセルである
。
各メモリセルはエンハンスメント型のトランジスタであ
り、かつ各々の閾値電圧は情報の種類によってそれぞれ
異ｆＫつており、今メモリセルＱ１の閾値電圧をｖｔｈ
ｌ、メモリセルＱ２の閾値電圧を■ｔｈ２、メモリセル
Ｑ３の閾値電圧をｖｔｈ３、メモリセルＱ４の閾値電圧
をｖｔｈ４とし、それぞれの関係をＶｔｈｌ〉Ｖｔｈ２
〉Ｖｔｈ３〉Ｖｔｈ４とする。
り、かつ各々の閾値電圧は情報の種類によってそれぞれ
異ｆＫつており、今メモリセルＱ１の閾値電圧をｖｔｈ
ｌ、メモリセルＱ２の閾値電圧を■ｔｈ２、メモリセル
Ｑ３の閾値電圧をｖｔｈ３、メモリセルＱ４の閾値電圧
をｖｔｈ４とし、それぞれの関係をＶｔｈｌ〉Ｖｔｈ２
〉Ｖｔｈ３〉Ｖｔｈ４とする。
そしてこれらの閾値は半導体記憶装置を製造する際、ス
トアする情報に従って決定される。
トアする情報に従って決定される。
ＢＬｌおよびＢＬ２はビット線、ＷｌおよびＷ２はワー
ド線、ＴＲ１およびＴＲ２はビット線選択用のスイッチ
ングトランジスタ、ＴＲ３およびＴＲ４はワード線選択
用のスイッチングトランジスタ、１はワード線プレチャ
ージ回路、２はビット線プレチージ回路、３はアナログ
−デジタル変換器、４は出力バッファ回路である。
ド線、ＴＲ１およびＴＲ２はビット線選択用のスイッチ
ングトランジスタ、ＴＲ３およびＴＲ４はワード線選択
用のスイッチングトランジスタ、１はワード線プレチャ
ージ回路、２はビット線プレチージ回路、３はアナログ
−デジタル変換器、４は出力バッファ回路である。
次に上記実施例の情報読出動作について説明する。
まず、ワード線プレチャージ回路１とビット線フシチャ
ージ回路２０Ｐ端子をハイにして全てのビット線とワー
ド線ならびにアナログ−デジタル変換器の入力配線回路
をプレチャージしてその電圧をＶＤＤにする。
ージ回路２０Ｐ端子をハイにして全てのビット線とワー
ド線ならびにアナログ−デジタル変換器の入力配線回路
をプレチャージしてその電圧をＶＤＤにする。
次にメモリセルＱ１を選択するためにスイッチングトラ
ンジスタＴＲ３のゲートをハイにすると、ワード線Ｗ１
に蓄積された電荷は該トランジスタＴＲ３を通って
放電されるため零電位となる。
ンジスタＴＲ３のゲートをハイにすると、ワード線Ｗ１
に蓄積された電荷は該トランジスタＴＲ３を通って
放電されるため零電位となる。
このためメモリセルＱ１およびＱ２のゲート電圧はしき
い値以上になるためオンとなり、ビット線ＢＬ１とＢＬ
２に蓄積された電荷を放電して電圧が低下し始める。
い値以上になるためオンとなり、ビット線ＢＬ１とＢＬ
２に蓄積された電荷を放電して電圧が低下し始める。
しかしメモリセルのゲートはいずれもビット線に接続さ
れているため、ビット線ＢＬ１の電位はメモリセルＱ１
の閾値ｖｔｈ１以下には下らず、またビット線ＢＬ２の
電位はメモリセルＱ２の閾値電圧ｖｔｈ２以下には下ら
ない。
れているため、ビット線ＢＬ１の電位はメモリセルＱ１
の閾値ｖｔｈ１以下には下らず、またビット線ＢＬ２の
電位はメモリセルＱ２の閾値電圧ｖｔｈ２以下には下ら
ない。
ここでビット線ＢＬ、を選択するためにスイッチングト
ランジスタＴＲ，をオンにすると、アナログ−デジタル
変換器の入力配線回路の蓄積されていた電荷はスイッチ
ングトランジスタＴＲ１−メモリセルＱ１−ワード線Ｗ
１−スイッチンクトランジスタＴＲ３を通って放電し、
アナログ−デジタル変換器３０入力端子電圧はｖｔｈｌ
になる。
ランジスタＴＲ，をオンにすると、アナログ−デジタル
変換器の入力配線回路の蓄積されていた電荷はスイッチ
ングトランジスタＴＲ１−メモリセルＱ１−ワード線Ｗ
１−スイッチンクトランジスタＴＲ３を通って放電し、
アナログ−デジタル変換器３０入力端子電圧はｖｔｈｌ
になる。
そしてその出力からは閾値ｖｔｈ１に対応したデジタル
値が出力され、この信号は出力バッファ回路４にストア
された後、メモリセルＱ１ の情報として出力される。
値が出力され、この信号は出力バッファ回路４にストア
された後、メモリセルＱ１ の情報として出力される。
この１サイクルタイムが終了したならば、各スイッチン
グトランジスタをオフとした後、プレチャージ動作を行
なって上記と同様な読み出し動作を行なって、各メモリ
セルに記憶された閾値に対応したデジタルの情報を取り
出す。
グトランジスタをオフとした後、プレチャージ動作を行
なって上記と同様な読み出し動作を行なって、各メモリ
セルに記憶された閾値に対応したデジタルの情報を取り
出す。
次に１例として４ビツトの出力を有するときメモリセル
の閾値を１６段階に分け、各メモリセル沫に記憶させる
情報に従って各々のメモリセルに情報に従った閾値をそ
れぞれ付与する方法を説明する。
の閾値を１６段階に分け、各メモリセル沫に記憶させる
情報に従って各々のメモリセルに情報に従った閾値をそ
れぞれ付与する方法を説明する。
エンハンスメンｌ’ 型Ｍ ＯＳ ｌ’ランジスタは、
製造途中でチャンネル部分にイオン注入などの方法でチ
ャンネルと同一導電型の不純物を注入すると閾値が変化
する。
製造途中でチャンネル部分にイオン注入などの方法でチ
ャンネルと同一導電型の不純物を注入すると閾値が変化
する。
そして、メモリセルの閾値ｖｔｈがＶｔｈ １５になる
ときのイオン注入量の係数を１５としたとき、その注入
量を制御できるマスクを次の第１表のように４枚作る。
ときのイオン注入量の係数を１５としたとき、その注入
量を制御できるマスクを次の第１表のように４枚作る。
これら４枚のマスクを組み合せて所定位置のメモリセル
が所望の閾値電圧になるようにする。
が所望の閾値電圧になるようにする。
たとえば、メモリセルの閾値をＶｔｈ１５とするには所
望のメモリセルにＭＡＳＫ−１を用いて不純物イオンを
所定量注入し、次にＭＡＳＫ−２を用いて不純物イオン
を所定量注入し、さらにＭＡＳＫ３を用いて不純物イオ
ンを所定量注入し、最後にＭＡＳＫ−４を用いて不純物
イオンを所定量注入する。
望のメモリセルにＭＡＳＫ−１を用いて不純物イオンを
所定量注入し、次にＭＡＳＫ−２を用いて不純物イオン
を所定量注入し、さらにＭＡＳＫ３を用いて不純物イオ
ンを所定量注入し、最後にＭＡＳＫ−４を用いて不純物
イオンを所定量注入する。
この４回のイオン注入により、メモリセルのチャンネル
には、閾値がＶｔｈ１５になるのに十分な不純物が注入
されたことになる。
には、閾値がＶｔｈ１５になるのに十分な不純物が注入
されたことになる。
なお、第２表はこの注入量とマスクの使用状態を明確に
表に示したものである。
表に示したものである。
以上詳細に説明した如く、本発明によれば、メモリセル
を構成するＭＯＳトランジスタの閾値を段階的に変える
ことにより従来のメモリセルに比べてより多くの情報の
中の１つを選択的に書き込むことができるので従来のＲ
ＯＭに比べてメモリ容量が大幅に拡大できるし、また、
本発明のメモリセルは従来のメモリセルに比べてセル面
積が変らないので、小さな面積に大量の情報を記憶させ
る場合にすこぶる都合が良い。
を構成するＭＯＳトランジスタの閾値を段階的に変える
ことにより従来のメモリセルに比べてより多くの情報の
中の１つを選択的に書き込むことができるので従来のＲ
ＯＭに比べてメモリ容量が大幅に拡大できるし、また、
本発明のメモリセルは従来のメモリセルに比べてセル面
積が変らないので、小さな面積に大量の情報を記憶させ
る場合にすこぶる都合が良い。
図は本発明の一実施例を示す回路図である。
図中、Ｑ１〜Ｑ４はメモリセル、ＴＲ１〜ＴＲ４はスイ
ッチングトランジスタ、１および２はプレチャージ回路
、３はアナログ−デジタル変換器、４ハ出力ハッファ回
路である。
ッチングトランジスタ、１および２はプレチャージ回路
、３はアナログ−デジタル変換器、４ハ出力ハッファ回
路である。
Claims (1)
- １１個のＭＯ８型トランジスタからなるメモリセルをマ
トリックス状に配列し、製造時に各メモリセルの導通状
態をあらかじめ設定することにより情報の書き込みを行
なう固定マスク型リード・オンリー・メモリにおいて、
各メモリセルの導通状態となる閾値電圧を書込情報に対
応した段階的な値とし、読み出し時にビット線に現われ
た閾値電圧をデジタル変換することにより記憶された情
報を読み出すことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51158369A JPS5846798B2 (ja) | 1976-12-27 | 1976-12-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51158369A JPS5846798B2 (ja) | 1976-12-27 | 1976-12-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5381024A JPS5381024A (en) | 1978-07-18 |
| JPS5846798B2 true JPS5846798B2 (ja) | 1983-10-18 |
Family
ID=15670177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51158369A Expired JPS5846798B2 (ja) | 1976-12-27 | 1976-12-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846798B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4192014A (en) * | 1978-11-20 | 1980-03-04 | Ncr Corporation | ROM memory cell with 2n FET channel widths |
| JPS5580888A (en) * | 1978-12-12 | 1980-06-18 | Nippon Telegr & Teleph Corp <Ntt> | Read only memory circuit |
| JPS58137181A (ja) * | 1982-02-05 | 1983-08-15 | Toshiba Corp | 半導体メモリ |
| JP2697665B2 (ja) * | 1995-03-31 | 1998-01-14 | 日本電気株式会社 | 半導体記憶装置及び半導体記憶装置からのデータ読み出し方法 |
| JP2689948B2 (ja) * | 1995-04-28 | 1997-12-10 | 日本電気株式会社 | 多値メモリセルを有する半導体記憶装置 |
-
1976
- 1976-12-27 JP JP51158369A patent/JPS5846798B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5381024A (en) | 1978-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6256216B1 (en) | Cam array with minimum cell size | |
| EP0997911B1 (en) | Voltage clamping method and apparatus for dynamic random access memory devices | |
| US10504567B2 (en) | Sense amplifier with offset compensation | |
| CA1229917A (en) | Glitch lockout circuit for memory array | |
| US7099214B2 (en) | Semiconductor memory device | |
| JP2009211733A (ja) | 磁気記憶装置 | |
| JPH02240960A (ja) | 半導体装置 | |
| US5867423A (en) | Memory circuit and method for multivalued logic storage by process variations | |
| US5719520A (en) | Multi-valued ROM circuit #7 | |
| US4794571A (en) | Dynamic read-write random access memory | |
| EP0481532A2 (en) | Semiconductor memory device | |
| EP0088421A2 (en) | Semiconductor memory device having tunnel diodes | |
| US6600672B2 (en) | Semiconductor memory device | |
| EP0223784A1 (en) | DYNAMIC MEMORY WITH INCREASED PERIODS OF DATA VALIDITY. | |
| EP0393863A2 (en) | Semiconductor memory device | |
| JPS57109190A (en) | Semiconductor storage device and its manufacture | |
| US4030081A (en) | Dynamic transistor-storage element | |
| JPS5846798B2 (ja) | 半導体記憶装置 | |
| US4858193A (en) | Preamplification method and apparatus for dram sense amplifiers | |
| US5781482A (en) | Semiconductor memory device | |
| KR910000138B1 (ko) | 데이타 독출회로 | |
| JPS6052997A (ja) | 半導体記憶装置 | |
| US6560136B1 (en) | Single-port memory cell | |
| EP0251734B1 (en) | Static random-access memory devices | |
| US5715192A (en) | Semiconductor memory device |