JPS62223896A - 多値レベル読取り専用メモリ - Google Patents
多値レベル読取り専用メモリInfo
- Publication number
- JPS62223896A JPS62223896A JP61067610A JP6761086A JPS62223896A JP S62223896 A JPS62223896 A JP S62223896A JP 61067610 A JP61067610 A JP 61067610A JP 6761086 A JP6761086 A JP 6761086A JP S62223896 A JPS62223896 A JP S62223896A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- output
- inverse
- reference voltage
- differential amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 24
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5692—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency read-only digital stores using storage elements with more than two stable states
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/563—Multilevel memory reading aspects
- G11C2211/5634—Reference cells
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多匝レベル読取り専用メモリの記憶データ判
別回路に関する。
別回路に関する。
多値レベル読取り専用メモリは現状では１セル２ビツト
が一般的であるので、これをしｉとして説明する。記憶
データはメモリートランジスタのコンダクタンスｇ ｍ
ｆ（変えることで多ｒ直比する方法が一般に行われる
１部ち、メモリートランジスタは４種のデータに対応す
るｇ ｍ Ｏ１つをとらせ、抵抗を介してビット線ｆｔ
電源へ接続し、ワード線でセル選択をしてビット線Ｑ電
位をみると、電位は該ｇｍに応じた４種■レベルの１つ
となるから、それらを該４種のレベル■各中間Ｏ＠をも
つ３踵の基準電圧と比較すれば、記憶データｉ！４種の
うちのどれであるかを判別することができる。
が一般的であるので、これをしｉとして説明する。記憶
データはメモリートランジスタのコンダクタンスｇ ｍ
ｆ（変えることで多ｒ直比する方法が一般に行われる
１部ち、メモリートランジスタは４種のデータに対応す
るｇ ｍ Ｏ１つをとらせ、抵抗を介してビット線ｆｔ
電源へ接続し、ワード線でセル選択をしてビット線Ｑ電
位をみると、電位は該ｇｍに応じた４種■レベルの１つ
となるから、それらを該４種のレベル■各中間Ｏ＠をも
つ３踵の基準電圧と比較すれば、記憶データｉ！４種の
うちのどれであるかを判別することができる。
従来の多値レベル読取り専用メモリを図２に示す、Ａは
アドレス信号であり、八はそ■反転信号である。Ｔ１〜
Ｔ、は基準電圧を発生させる負荷トランジスタである。
アドレス信号であり、八はそ■反転信号である。Ｔ１〜
Ｔ、は基準電圧を発生させる負荷トランジスタである。
４〜６は差動増幅器で記憶データを基準電圧に従って判
別するもＯであるｓＴ？はセンス電圧を発生させる負荷
トランジスタである。 １０はインバータ、１１〜１３
はＮＯＲ回路である。
別するもＯであるｓＴ？はセンス電圧を発生させる負荷
トランジスタである。 １０はインバータ、１１〜１３
はＮＯＲ回路である。
Ｔ、◎はセレクタートランジスタであす、ピット線選択
用■ものであるｅ Ｔ１１−Ｔ＋ｓ ’ＣＴ ｓｏとバ
ランスをとる為ＯものでＴ １Ｇと同サイズのトランジ
スタである。実Ｒ【〜Ｔ尽３は基準電圧設定用■トラン
ジスタであり、得られる基準電圧をそれぞれＶＲ，、Ｖ
Ｒ２、ＶＲ３とする。ＴｍＦｉメモリートランジスタで
４種■デ了夕に対応したｇ ｍ ｆｔもつメモリートラ
ンジスタＴｌｐ Ｔ２＋ Ｔ３１ Ｔ２Ｏうちの１つで
ある。
用■ものであるｅ Ｔ１１−Ｔ＋ｓ ’ＣＴ ｓｏとバ
ランスをとる為ＯものでＴ １Ｇと同サイズのトランジ
スタである。実Ｒ【〜Ｔ尽３は基準電圧設定用■トラン
ジスタであり、得られる基準電圧をそれぞれＶＲ，、Ｖ
Ｒ２、ＶＲ３とする。ＴｍＦｉメモリートランジスタで
４種■デ了夕に対応したｇ ｍ ｆｔもつメモリートラ
ンジスタＴｌｐ Ｔ２＋ Ｔ３１ Ｔ２Ｏうちの１つで
ある。
そして、セレクター、ワード線が選択されたときＯビッ
ト線■電位ｖｍをＴ１〜Ｔ４に応じて、それぞれｖＩＨ
ｖｔ Ｈｖｓ ｐ Ｔ４ ＋！： Ｔ ルｅ今、Ｖ１＜
ＶＲｌ＜ Ｔ２＜ ｖｎ２（Ｔ３＜ ＴＲ３＜ Ｔ４（
！： ナルＦＭＩｌｃ Ｔ ｔ−Ｔ４、ＴＲ１〜ＴＲ３
のｇｍを定める。差動増幅器の出力Ｘ Ｂ ＶＲ（Ｖｍ
ｆｘらばＯ，ＶＲ）Ｖｍ７ｚらば１とする。
ト線■電位ｖｍをＴ１〜Ｔ４に応じて、それぞれｖＩＨ
ｖｔ Ｈｖｓ ｐ Ｔ４ ＋！： Ｔ ルｅ今、Ｖ１＜
ＶＲｌ＜ Ｔ２＜ ｖｎ２（Ｔ３＜ ＴＲ３＜ Ｔ４（
！： ナルＦＭＩｌｃ Ｔ ｔ−Ｔ４、ＴＲ１〜ＴＲ３
のｇｍを定める。差動増幅器の出力Ｘ Ｂ ＶＲ（Ｖｍ
ｆｘらばＯ，ＶＲ）Ｖｍ７ｚらば１とする。
メモリトランジスタＴｍが例えばＴ２ならば、ｖｍｈｖ
２ となり、ＶＲｌ＜ Ｔ２＜ ＴＲ２＜ ｖＲａ ｊ
： ’）、差動増幅器４■出力ｘ１はＯ２差動増幅器５
，６の出力Ｘ、、Ｘ３ｉｔ共に１が得られ、Ａ＝１ 、
Ａ＝ＯＣ）ときデータＤ＝Ｑ 、ａ＝０ 、ｒ＝＋のと
きデータｐ＝ｌが得られる。同様に考えて、ＴｍがＴ１
゜Ｔ３．Ｔ２Ｏとき■差動増幅器の出力ｘ１ ’＝ Ｘ
３ ＋データＤの出力結果をまとめると表ＩＶ）様にな
る。
２ となり、ＶＲｌ＜ Ｔ２＜ ＴＲ２＜ ｖＲａ ｊ
： ’）、差動増幅器４■出力ｘ１はＯ２差動増幅器５
，６の出力Ｘ、、Ｘ３ｉｔ共に１が得られ、Ａ＝１ 、
Ａ＝ＯＣ）ときデータＤ＝Ｑ 、ａ＝０ 、ｒ＝＋のと
きデータｐ＝ｌが得られる。同様に考えて、ＴｍがＴ１
゜Ｔ３．Ｔ２Ｏとき■差動増幅器の出力ｘ１ ’＝ Ｘ
３ ＋データＤの出力結果をまとめると表ＩＶ）様にな
る。
表 １
こＯ嵌にして％ ２ビツトＤデータを１つのメモリーセ
ルから読取ることができる。
ルから読取ることができる。
しかし、前述■従来技術では記ｔばデータを基準電圧に
応じて判別する差動増幅器が３つもあり、構成が複雑で
、また、そＱチップ内に占める占有面積が大きｌＡ。
応じて判別する差動増幅器が３つもあり、構成が複雑で
、また、そＱチップ内に占める占有面積が大きｌＡ。
そこで１本発明はこ■様な問題点と解決するも■で、そ
の目的とするところは記厖データｆ！：基準ｍ圧に応じ
て判別する回路Ｏ構成を簡単にし、そのチップ内に占め
る面積を小さくすることである。
の目的とするところは記厖データｆ！：基準ｍ圧に応じ
て判別する回路Ｏ構成を簡単にし、そのチップ内に占め
る面積を小さくすることである。
本発明■多値レベル読取り専用メモリは、アドレス信号
により記憶データを判別するための基準電圧を制御する
こと？特徴とする。
により記憶データを判別するための基準電圧を制御する
こと？特徴とする。
本発明の上記■構成によれば、アドレス信号により記憶
データを判別するためＯ基準電圧を制御することにより
、記憶データの判別レベル数を減らし、記憶データと記
憶データ読取り用の基準電圧とを判別する回路の構成を
簡単にすることができる。
データを判別するためＯ基準電圧を制御することにより
、記憶データの判別レベル数を減らし、記憶データと記
憶データ読取り用の基準電圧とを判別する回路の構成を
簡単にすることができる。
以下に本発明の１セル２ビツトメモリでの実施列を図面
に基いて説明する。
に基いて説明する。
第１図において、従来同第２図と同一番号、同一記号の
回路、トランジスタ、電位は従来例と同一のものである
。八はアドレス信号であり、Ａはその反転信号である。
回路、トランジスタ、電位は従来例と同一のものである
。八はアドレス信号であり、Ａはその反転信号である。
８はＥＸ−ＯＲ回路、９はＮＯＲ回路である。基準電圧
設定用（・）トランジスタＴＲ２，ＴＲ３ｉｊＡ＝＝ｌ
、 ａ＝００ト＠ ＴＲ，２５Ｅ、Ａ＝０、Ａ＝ＩＣ）
ときＴＲ！ 力選択さレル、今、ｖｌくＶＲｌ＜ｖｔ＜
ＴＲ２＜ｖｓ＜）’Ｅｌｓ＜Ｔ４とｌる’ａＶｃＴ１〜
Ｔ４ 、ＴＲｌ−ＴＲ３０ｇｍを定める。差動増幅器
■出力Ｘ ｆ＠ ＶＲ＜ Ｖｔｎ すらば０．ＶＲ＞７
ｍ７にらば１とする。ここで、メモリートランジスタＴ
ｍが列えばＴ１７ｉらば、Ｖ ｍ ｋｉ Ｖ １ テＶ
１（ＶＲ１ｆあるから差動増幅器４の出力ｘ１は１で
ある。差動増幅’ａｓｏ出力Ｘ＊ ｕ、Ａ＝１ 、Ｘ＝
ｏのときハ諏２が選択されるから、Ｖｌ（ＶＲ，より１
であり、Ａ＝０ 、 Ａ＝１ＯトｔｋＦｉＴＲａ；６ｉ
選択サレルカラ、■！（ＶＲ３より１である。したがっ
て出力Ｄｉｊ、Ａ＝＝１ ｔ ” ＝ ＯＶ） ト＠
ｔ：ｊ Ｄ ＝ ０ カ、Ａ＝０ 、 Ａ＝ＩＣＩとき
はＤ＝Ｑが得られる。メモリートランジスタＴｍがＴ、
ならば、Ｖ ｍ Ｕ Ｖ ２ テＶＲｔ ＜ Ｖ ２
テｈるからＸｘｔｊＯｔ’ある。Ｘｚｔ；ｊ：、Ａ＝１
、 Ａ＝００ときはＴＲ２が選択されるから、Ｔ２（
ＴＲ２より１であり、Ａ＝０．ｘ＝１のときはＴＲ３が
選択されるから、Ｖ ２ （ＶＲ３より１である。した
がって出力ＤＵ、Ａ＝１ 、Ａ＝０７）と＠ｕＤ＝ｉＺ
、Ａ＝Ｏ，Ａ＝１のときは］）＝ｌが得られる。
設定用（・）トランジスタＴＲ２，ＴＲ３ｉｊＡ＝＝ｌ
、 ａ＝００ト＠ ＴＲ，２５Ｅ、Ａ＝０、Ａ＝ＩＣ）
ときＴＲ！ 力選択さレル、今、ｖｌくＶＲｌ＜ｖｔ＜
ＴＲ２＜ｖｓ＜）’Ｅｌｓ＜Ｔ４とｌる’ａＶｃＴ１〜
Ｔ４ 、ＴＲｌ−ＴＲ３０ｇｍを定める。差動増幅器
■出力Ｘ ｆ＠ ＶＲ＜ Ｖｔｎ すらば０．ＶＲ＞７
ｍ７にらば１とする。ここで、メモリートランジスタＴ
ｍが列えばＴ１７ｉらば、Ｖ ｍ ｋｉ Ｖ １ テＶ
１（ＶＲ１ｆあるから差動増幅器４の出力ｘ１は１で
ある。差動増幅’ａｓｏ出力Ｘ＊ ｕ、Ａ＝１ 、Ｘ＝
ｏのときハ諏２が選択されるから、Ｖｌ（ＶＲ，より１
であり、Ａ＝０ 、 Ａ＝１ＯトｔｋＦｉＴＲａ；６ｉ
選択サレルカラ、■！（ＶＲ３より１である。したがっ
て出力Ｄｉｊ、Ａ＝＝１ ｔ ” ＝ ＯＶ） ト＠
ｔ：ｊ Ｄ ＝ ０ カ、Ａ＝０ 、 Ａ＝ＩＣＩとき
はＤ＝Ｑが得られる。メモリートランジスタＴｍがＴ、
ならば、Ｖ ｍ Ｕ Ｖ ２ テＶＲｔ ＜ Ｖ ２
テｈるからＸｘｔｊＯｔ’ある。Ｘｚｔ；ｊ：、Ａ＝１
、 Ａ＝００ときはＴＲ２が選択されるから、Ｔ２（
ＴＲ２より１であり、Ａ＝０．ｘ＝１のときはＴＲ３が
選択されるから、Ｖ ２ （ＶＲ３より１である。した
がって出力ＤＵ、Ａ＝１ 、Ａ＝０７）と＠ｕＤ＝ｉＺ
、Ａ＝Ｏ，Ａ＝１のときは］）＝ｌが得られる。
ＴｍがＴ３．Ｔ４１７）ときも同様に考えて、ｘｌ。
Ｘ２．そしてデータＤＣ）出力結果をまとめると表２０
様になる。
様になる。
表 ２
こ■嵌ニして、２ビツトのデータ？１つＱメモリーセル
から読覗ることができる。
から読覗ることができる。
ｌセル２ピツトメモリにりＶ６て■実施レリを説明した
が、これ以上の多値レベル読取り専用メモリに対しても
同様の実施を行うことができる。
が、これ以上の多値レベル読取り専用メモリに対しても
同様の実施を行うことができる。
〔発明の０果〕
以上述べた様に本発明によれば、アドレス信号により記
憶データを判別するための基準電圧を制御すること釦よ
り、記憶データ■判別レベル数を減らし、記憶データを
判別する回路の構成を簡単にし、かつ、そのチップ内に
占める占有面ｙ７′Ａ’ｊｃ小さくすることが可能であ
る。
憶データを判別するための基準電圧を制御すること釦よ
り、記憶データ■判別レベル数を減らし、記憶データを
判別する回路の構成を簡単にし、かつ、そのチップ内に
占める占有面ｙ７′Ａ’ｊｃ小さくすることが可能であ
る。
Ｋ１図は木兄ＦＪＡＩＣよる記憶データ判別回路図第２
図は従来の記憶データ判別回路図 Ｔｍ・・・・・メモリーセル ＴＲ１〜ＴＲ・・基準電圧設定用トランジスタＡＡ−・
・・アドレス信号 以 上 出願人 セイコーエプンン医式会社 第 ２ 回
図は従来の記憶データ判別回路図 Ｔｍ・・・・・メモリーセル ＴＲ１〜ＴＲ・・基準電圧設定用トランジスタＡＡ−・
・・アドレス信号 以 上 出願人 セイコーエプンン医式会社 第 ２ 回
Claims (1)
- 多値レベル読取り専用メモリにおいて、アドレス信号
により記憶データを判別する為の基準電圧を制御するこ
とを特徴とする多値レベル読取り専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61067610A JPS62223896A (ja) | 1986-03-26 | 1986-03-26 | 多値レベル読取り専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61067610A JPS62223896A (ja) | 1986-03-26 | 1986-03-26 | 多値レベル読取り専用メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62223896A true JPS62223896A (ja) | 1987-10-01 |
Family
ID=13349882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61067610A Pending JPS62223896A (ja) | 1986-03-26 | 1986-03-26 | 多値レベル読取り専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62223896A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08297982A (ja) * | 1995-04-28 | 1996-11-12 | Nec Corp | 多値メモリセルを有する半導体記憶装置 |
-
1986
- 1986-03-26 JP JP61067610A patent/JPS62223896A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08297982A (ja) * | 1995-04-28 | 1996-11-12 | Nec Corp | 多値メモリセルを有する半導体記憶装置 |
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