KR950014906B1

KR950014906B1 - 다이너믹 반도체기억장치와 그 동작방법

Info

Publication number: KR950014906B1
Application number: KR1019920014260A
Authority: KR
Inventors: 타카유끼 미야모도
Original assignee: 미쓰비시덴끼 가부시키가이샤; 시기 모리야
Priority date: 1991-08-09
Filing date: 1992-08-08
Publication date: 1995-12-16
Also published as: KR930005016A; DE4226073A1; DE4226073C2; US5394366A; JPH0547173A

Abstract

내용 없음.

Description

다이너믹 반도체기억장치와 그 동작방법

제1도는 본 발명의 1실시예에 의한 DRAM 장치의 블록도.

제2도는 제1도의 DRAM 장치의 타이밍 챠트.

제3도는 제1도의 판독 제어회로 및 출력버퍼의 블록도.

제4도는 제3도의 1비트 대등한 분의 상세를 표시하는 회로도.

제5도는 임의 비트수의 화상데이터를 발생하는 화상데이터 발생장치의 블록도.

제6도는 제5도의 화상데이터 발생장치의 타이밍 챠트.

제7도는 DRAM 장치의 타의 실시예를 표시하는 블록도.

제8도는 제7도의 DRAM 장치의 기록동작의 타이밍 챠트.

제9도는 제7도의 기록제어회로와 입력버퍼의 블록도.

제10도는 제7도의 DRAM 장치를 사용하는 화상데이터 발생장치를 표시하는 블록도.

제11도는 제10도의 화상 데이터 발생장치의 기록동작을 설명하는 타이밍 챠트.

제12a도는 종래의 화상 데이터 발생장치의 블록도.

제12b도는 종래의 4비트의 구성을 가지는 블록도.

제12c도는 제12b도의 DRAM 장치의 타이밍 챠트.

제12d도는 제12b도의 출력버퍼를 표시하는 블록도.

제13도는 종래의 데이터 발생장치의 블록도.

제14도는 제13도의 화상 데이터 발생장치의 타이밍 챠트.

* 도면의 주요부분에 대한 부호의 설명

1 : 메모리셀 어레이 2 : 로우 디코더

3 : 컬럼 디코더 4 : 어드레스 버퍼

5 : RAS 버퍼 6 : CAS 버퍼

7 : 출력버퍼 8 : 입력버퍼

90 :버퍼회로 100 :버퍼

본 발명은 일반적으로 한 단위로서의 다중비트 구성을 가지는 다이너믹 반도체 기억장치 및 선택된 비트수의 화상데이터를 발생하는 화상 데이터 발생장치에 관한 것이고, 특히 제공된 큰 복수의 비트 중 일정한 작은수의 비트를 선택적으로 판독하는 기억장치에 관한다.

종래의 다이너믹 랜덤 액세스 메모리장치(이하, DRAM 이라 칭한다)는 1비트, 4비트 또는 8비트로 데이터를 발생한다.

X4비트, X8비트의 DRAM 장치는 일반적으로 다중비트 구성을 가지는 메모리 장치로 불리어 진다.

화상 기술의 분야에 있어서는, 6비트 또는 7비트와 같은 기준으로 종종 사용된다.

이것은 다음과 같은 이유 때문이다.

즉, 메모리는 일반적으로 4비트, 8비트 또는 16비트 데이타를 기억하는 컴퓨터에 사용된다.

한편, 6비트 또는 7비트 데이터는 화상처리에 사용된다.

8비트 메모리가 큰 메모리 용량을 가지는 동안, 그것은 고가의 제조비를 초래하고 그리고 특수 6비트 또는 7비트 메모리의 생성도 역시 고가를 초래한다.

6비트 또는 7비트의 그러한 화상데이터는 서치모드와 스로우 재생등의 특수화상 형성에 사용된다(일경 에렉트로닉, 1986.10.20. Vol.406「필드 메모리를 내장하는 서치모드에서의 크로스바와 스큐왜곡(Skew distortion)을 개정하는 가정용 VIR」참조.)

제12a도는 상기 문헌에 표시된 6비트 휘도 데이터를 발생하는 장치를 표시하는 블록도이다.

제12a도는 참조하여, 이 장치는 X4비트 메모리 디바이스 M1, M2 및 M3과, 6비트 데이터를 선택하는 세렉터(50)을 포함한다.

휘도 데이터는 4비트로 메모리 디바이스 M1∼M3의 각각에 기록된다.

세렉터(50)은 메모리 디바이스 M1에서의 4비트 데이터 및 메모리 디바이스(3)에서의 2비트 데이터와 메모리 디바이스 M3에서의 2비트 데이터 또는 메모리 디바이스 M3에서의 2비트 데이터와 메모리 디바이스 M2에서의 4비트의 데이터를 필드 교체로 선택한다.

6비트 휘도 데이터가 이러한 방법으로 세렉터(50)의 출력 단자에 발생된다.

그러나, 세렉터(50)은 6비트 데이터를 선택하므로 6개의 스위치회로를 필요하기 때문에 소자수가 증가한다고 하는 결점이 있다.

제12a도의 메모리 디바이스는 제12b도∼제12d도에 표시된 것과 같은 구성을 가진다고 생각된다.

제12b도는 4비트 구성을 가지는 DRAM의 블록도이다.

제12c도는 제12b도의 DRAM 장치의 타이밍 챠트이다.

제12b도를 참조하여 DRAM 장치는 로우 어드레스 스트로브 신호(이하,신호라 한다)를 수신하는단자와, 컬럼 어드레스 스트로브 신호(이하,신호라 한다)를 수신하는단자, 어드레스 신호 Add를 수신하는 Add 단자, 출력 이네이블 신호를 수신하는단자, 데이터 입/출력단자 DQ1-4과 기록제어 신호를 수신하는단자를 포함한다.

데이터 입/출력 단자 DQ1-4는 입/출력 데이타를 수신한다.

DRAM 장치는 더욱 메모리셀 어레이(1), 로우 디코더(2), 컬럼 디코더(3), 어드레스 버퍼(4), RAS 버퍼(5), CAS 버퍼(6), 출력버퍼(7), 입력버퍼(8),버퍼회로(90)과버퍼회로(100)을 포함한다.

메모리셀 어레이(1)는 4메모리셀 어레이 블록 1a, 1b, 1c 그리고 1d로 분할된다.

매트릭스로 배열되는 복수의 메모리셀 MC, 로우방향으로 배열되는 워드선 WL 및 컬럼 방향으로 배열되는 비트선 BL은 각 메모리셀 어레이 블록 1a∼1d에 제공된다.

로우 디코더(2)는 각 메모리셀 어레이 블록 1a∼1d의/워드선을 선택하기 위해 시분할 방법으로 인가되는 어드레스 신호의 로우 어드레스 신호를 디코드한다.

컬럼 디코더(3)은 각 메모리 블록 1a∼1d의 비트선 BL 하나(비트선의 한쌍)를 선택하기 위해 시분할 방법으로 인가되는 어드레스 신호의 컬럼 어드레스 신호를 디코드 한다.

결과로서 로우 디코더(2)와 컬럼 디코더(3)에 의해 선택되는 워드선과 비트선에 메모리셀이 각 메모리셀 어레이 블록 1a∼1d에 동시에 지정된다.

어드레스 버퍼(4)는 내부 어드레스 신호를 발생하기 위해 어드레스 신호 Add를 수신한다.

내부어드레스 신호는 로우 디코더(2)와 컬럼 디코더(3)에 인가된다.

RAS 버퍼(5)는 내부신호를 발생하기 위해 로우 어드레스 스트로브 신호를 수신한다.

내부신호는 로우 디코더(2)와버퍼회로(9)에 인가된다.

CAS 버퍼(6)은 내부신호를 발생하기 위해신호를 수신한다.

내부신호는 컬럼 디코더(3)에 인가된다.

버퍼회로(90)은 차동 방법으로 출력버퍼(7)에 결합되고 그리고단자 데이터에 접속된다.

버퍼회로(90)은신호에 응답하고 출력버퍼(8)을 활성화한다.

버퍼회로(100)은 차동방법으로 입력버퍼(8)에 결합되고 그리고단자에 접속된다.

버퍼회로(100)은 기록 이네이블 신호에 응답하고 입력버퍼(8)를 활성화 한다.

출력버퍼(7)은 4비트의 메모리셀에서 데이터를 수신하고 그리고 데이터 입/출력 단자 DQ1∼4에 데이타를 인가한다.

입력버퍼(8)은 데이터 입/출력 단자 DQ1∼4에서 4비트 데이터를 수신하고 그리고 4비트의 지정된 메모리셀에 동일하게 인가한다.

제12c도는 제12b도의 DRAM 장치의 동작을 설명하는 타이밍챠트이다.

도면의 교차부분은 임의 상태에 있다.

어드레스 신호 Add에 포함되는 로우 어드레스 신호는신호의 하강에 스트로브 되고 그리고 컬럼 어드레스 신호는신호의 하강에 스트로브 된다.

로우 어드레스와 컬럼 어드레스는 메모리셀 어레이에서 메모리셀을 지정한다.

입/출력 단자(DQ1∼4)에서의 데이터는 지정된 메모리셀에 기록되고, 그리고 기록된 데이터는 메모리셀에서 판독된다.

제12d도는 제12b도의 출력버퍼를 표시하는 블록도이다.

도면을 참조하여, 출력버퍼(7)은 데이터 버퍼(71,72,73,74)를 포함한다.

각 데이터 출력 버퍼(71∼74)는 메모리 셀 어레이(1)의 I/O 단자와 대응하는 데이터 입/출력 단자 DQ1∼4 사이에 접속되고 그리고 OE 신호에 응답하고 판독허용 상태 또는 판독억제상태(하이 임피던스 상태)에 들어간다.

다중 비트 구성을 가지는 공통 DRAM은 출력 이네이블 단자를 포함하고, 그 단자에 출력 이네이블 신호(이후신호라 한다)가 인가되고, 그것에 의해 화상 데이터 발생장치의 구성을 간단화할 수 있다.

제13도는신호를 사용하는 화상 데이터 발생장치를 표시하는 블록도이다.

제13도를 참조하여 화상 데이터 발생장치는 데이터 입/출력 단자 DQ1∼DQ4, 4비트 구성의 메모리 디바이스 M1, M2, M3 타이밍 제너레이터(51) 그리고 셀렉터(52)를 포함한다.

메모리 디바이스 M1은 출력포트 1a, 1b, 1c, 1d를 포함하고, 메모리 디바이스 M2는 출력포트 2a, 2b, 2c, 2d를 포함하고, 그리고 메모리 디바이스 M3는 출력포트 3a, 3b, 3c, 3d를 포함한다.

출력포트 1a∼1α와 2a∼2d는 데이터 출력 단자 DQ1∼DQ4에 접속되고, 한편 출력포트 3a∼3d는 셀렉터(52)의 입력단자에 접속된다.

셀렉터(52)는 2입력 1출력 스위치회로(52a)와 (52b)를 포함한다.

스위치회로(52a)는 출력포트(3a)와 (3b)에 접속되는 입력단자와 데이터 입/출력 단자 DQ5에 접속되는 출력 단자를 가진다.

스위치 회로(52b)는 출력포트(3c)와 (3d)에 접속되는 입력단자와 데이터 입/출력 단자 DQ6에 접속되는 출력 단자를 가진다.

제14도는 제13도의 화상데이터 발생장치의 타이밍 차지이다.

1 신호가 로우레벨에 있을때 메모리 디바이스 M1은 데이터를 출력하고, 한편2 신호가 로우레벨에 있을때, 메모리 디바이스 M2는 데이터를 출력한다.

메모리 디바이스 M3은신호가 접지레벨에 고정되기 때문에 언제든지 데이터를 출력한다.

셀렉터(52)는 ø신호가 로울레벨에 있을때 출력포트 3a와 3c를 선택하고, 그리고 ø신호가 하이레벨에 있을때 출력포트 3b와 3d를 선택한다.

데이터 입/출력 단자 DQ1∼DQ4는 바람직하게 메모리 디바이스 M1에서의 4비트 데이터와 메모리 디바이스 M2에서의 4비트 데이터를 수신하고, 한편 데이터 출력 단자 DQ5와 DQ6은 바람직하게 메모리 디바이스 M3에서 발생되는 4비트 데이터 중 2비트 데이터(3a∼3c)와 (3b∼3d)를 수신한다.

데이터 입/출력 단자 DQ1∼DQ6은 이러한 방법으로 6비트 데이터를 얻는다.

극력 고속데이터 처리는 화상기술 분야에서 요망된다.

그러나, 화상 데이터 발생장치는 메모리 디바이스에서 판독되는 데이터가 상호연결된 셀렉터를 통하여 출력되는 제12a도와 제13도에 표시된 것과 같은 출력 메모리 디바이스를 제공된 셀렉터를 포함해야 된다.

데이터 전송 속도는 결과적으로 감축된다.

게다가, 각 메모리 디바이스의 4데이터 선은 각 셀렉터의 입력에 접속되어, 상호연결을 복잡하게 한다.

본 발명은 셀렉터의 필요성을 피하기 위해 일정한 비트를 출력하는 제13도와 제14도의 메모리 디바이스를 선택적으로 금지하는 것에 향하게 된다.

그러한 메모리 디바이스는 아직 생산되지 않았다.

본 발명의 목적은 다중비트 구성을 가지는 메모리 디바이스에 있어 소망 비트의 판독을 선택적으로 금지하는 것이다.

본 발명의 또 하나의 목적은 화상 데이터 발생장치에 있어서 고속 데이터 처리를 가능하게 하는 것이다.

이 발명의 더 하나의 목적은 화상 데이터 발생장치에 있어 임의 비트수의 화상 데이터를 발생하는 것이고, 여기의 임의수는 사용되는 각 메모리 디바이스의 비트수와는 다르다.

간단히 요약하면, 본 발명의 한 국면에 따라, 다이너믹 반도체 메모리 디바이스는 1비트 데이터를 기억하는 각 복수의 메모리셀을 가지는 메모리셀 어레이, 신호 수신기를 지정하는 동작모드, 비트지정신호 수신수단과 판독제어 수단을 가지는 메모리셀 어레이를 포함한다.

동작 모드 지정신호 수신수단은 복수 비트 중 소망의 비트의 판독을 금지하는 동작 모드 지정하는 외부신호를 받는다.

비트 지정 신호 수신수단은 동작 모드 지정신호 수신수단에 의해 수신되는 동작모드 지정신호에 응답하고, 판독을 금지해야 할 비트를 지정하는 외부 비트지정신호를 수신한다.

판독제어수단 외부에서 발생되는 판독 제어신호와 비트지정신호 수신수단에 의해 수신된 비트수신 신호에 의거하여 소망의 비트 데이터의 판독을 선택적으로 금지한다.

본 발명의 또 다른 구면에 따라, 다이너믹 반도체 메모리 디바이스는 기록 제어수단을 더 포함한다.

기록 제어수단은 외부에서 발생되는 기록제어신호와 비트지정신호에 의거하여, 복수 비트의 데이터 중 일정한 비트데이터의 기록을 선택적으로 금지한다.

본 발명의 더욱 다른 국면에 따라, 화상 데이터 발생장치는 본 발명의 1국면에 따르는 복수의 다이너믹 반도체 기억장치 및 신호발생장치를 포함한다.

신호발생장치는, 기록 상태에서 동작하기 위해 각 다이너믹 반도체 기억장치를 세팅하는 신호와, 복수의 비트에서 일정한 비트의 판독을 금지하는 동작모드를 지정하는 신호 그리고 복수의 비트 중 금지되어야 하는 판독을 금지하는 비트를 지정하는 신호를 발생한다.

본 발명의 더욱 다른 국면에 따라, 화상 데이터 발생장치는 본 발명과 신호발생장치의 다른 국면에 따라 복수의 다이너믹 반도체 기억장치를 포함한다.

본 발명의 한 국면에 따른 장치에 있어, 동작모드 지정신호 수신수단이 외부 동작모드 지정신호를 수신한다.

수신된 동작모드 지정신호에 응답하고, 비트지정신호 수신수단은 복수의 비트 중 금지되어야 할 판독을 금지하는 비트를 외부신호를 수신한다.

수신된 비트지정신호는 인가된 비트지정신호에 응답하고 일정한 비트의 출력을 선택적으로 금지하는 판독제어 수단에 인가한다.

결과로서 비트의 수는 감소될 수가 있고, 복수의 비트중 소망의 비트수의 데이터를 발생하게 할 수 있다.

본 발명의 다른 국면에 따르는 장치에 있어 비트가 지정되므로 결과로서 입력 데이터 중 지정된 비트의 기록이 금지될 수 있다.

결과로서, 입/출력 데이터의 비트수는 감소될 수가 있고, 메모리 기억이 더 큰 복수의 비트중 소망의 비트수의 데이터의 기록 및 판독을 실행할 수 있다.

적어도 1개의 메모리 장치의 판독이 금지되는 본 발명의 더욱 다른 국면에 따른 장치는 금지되고, 다이너믹 트수의 화상 데이터 발생을 가능하게 한다.

그러므로 종래 기술에서 필요하는 반도체 기억장치에서 데이터 판독을 선택하는 셀렉터를 사용하는 것은 필요가 없고, 따라서 고속을 데이터 판독을 가능하게 한다.

금지되어야 하는 기록/판독 비트가 적어도 1반도체 기억장치를 위해 지정되는 본 발명의 더욱 다른 국면에 따른 장치는 복수의 반도체 기억장치의 비트 총수 범위내에서 소망의 비트수의 화상 데이터의 발생을 가능하게 한다.

사용되는 셀렉터 없이 고속 액세스가 가능하다.

본 발명의 상기 목적, 특성, 국면 그리고 이점은 첨부도면과 함께 할때 본 발명의 다음과 같은 상세한 설명에서 더욱 명백하게 된다.

[실시예]

제1도는 본 발명의 1실시예에 따른 DRAM 장치의 블록도이다.

제2도는 DRAM 장치의 타이밍 챠트이다.

제1도를 참조하여, DRAM 장치의 로우 어드레스 스트로브 신호(이후,신호라 한다)를 수신하는단자와, 컬럼 어드레스 스트로브 신호(이후신호라 한다)를 수신하는단자, 어드레서 신호 Add를 수신하는 Add 단자, 출력 이네이블 신호를 수신하는단자, 데이터 입/출력 단자 DQ1∼DQ4 그리고 시분할 방법으로 기록 제어모드와 동작 모드 신호을 수신하는단자를 포함한다.

데이터 입/출력 단자 DQ1∼DQ4는 시분할 방법으로 입/출력 데이터와 금지되어야 할 판독의 비트를 지정하는 비트 지정 신호를 수신한다.

동작모드 지정신호는 4비트 데이터중의 소망의 비트의 판독은 금지한다.

DRAM 장치는 더욱 메모리셀 어레이(1), 로우 디코더(2), 컬럼 디코더(3), 어드레스 버퍼(4), RAS 버퍼(5), CAS 버퍼(6), 출력버퍼(7), 입력버퍼(8), 판독제어회로(9) 그리고 기록제어회로(10)를 포함한다.

메모리셀 어레이(1)은 (4)메모리셀 어레이 블록 1a, 1b, 1c 그리고 1d로 분할된다.

매트릭스로 배열되는 복수의 메모리 셀 MC와, 로우 방향으로 배열되는 워드선 WL 그리고 컬럼 방향으로 배열되는 비트선 BL은 각 메모리 셀 어레이 블록 1a∼1d에 제공된다.

로우 디코더(2)는 각 메모리셀 어레이 블록 1a∼1d의 1워드선 WL을 선택하기 위해 시분할 방법으로 인가되는 어드레스 신호의 로우 어드레스 신호를 디코드 한다.

컬럼 디코더(3)은 각 메모리셀 어레이 블록 1a∼1d의 하나(한쌍의 비트선) 비트선 BL을 선택하기 위해 시분할 방법으로 인가되는 어드레스 신호의 컬럼 어드레스 신호를 디코드한다.

결과적으로 로우 디코더(2)와 컬럼 디코더(3)에 의해 선택되는 워드선과 비트선의 메모리셀은 각 메모리 셀 어레이 블록 1a∼1d에 동시에 지정된다.

어드레스 버퍼(4)는 어드레스 신호 Add를 받고, 내부 어드레스 신호를 발생한다.

이 내부 어드레스 신호는 로우 디코더(2)와 컬럼 디코더(3)에 제공된다.

RAS 버퍼(5)는 로우 어드레스 스트로브 신호를 받고, 내부신호를 발생한다.

이 내부신호는 로우 디코더(2)와 판독제어회로(9)에 인가된다.

CAS 버퍼(6)은신호를 받고, 내부신호를 발생한다.

내부신호는 컬럼 디코더(3)에 인가된다.

판독제어회로(9)는 출력버퍼(7)에 작동적으로 결합되고 또한단자와,단자와 데이터 입/출력 단자 DQ1∼DQ4에 접속된다.

판독제어 회로(9)는 내부신호의 강하에지에서 동작모드 지정신호의 존재를 판단한다.

회로가 동작 모드 지정신호의 존재를 판단할때, 데이터 입력/출력 단자 DQ1∼DQ4에 인가되는 비트 지정신호에 응답하고 4비트 데이터 중 지정된 비트만의 판독을 금지한다.

기록제어회로(10)은 작동적으로 입력버퍼(8)에 결합되고 그리고단자에 접속된다.

기록제어회로(10)은 기록 이네이블 신호에 응답하고 입력 버퍼(8)을 활성화 한다.

출력버퍼(7)은 4비트의 메모리셀에서 데이터를 받고 그리고 그 받은 데이터를 입/출력 단자 DQ1∼DQ4에 제공한다.

입력버퍼(8)은 데이터 입/출력 단자 DQ1∼DQ4에서 4비트 데이터를 받고 그리고 그 받은 것을 4비트의 지정된 메모리셀에 제공한다.

제2도는 제1도의 DRAM 장치의 동작을 설명하는 타이밍 챠트이다.

도면의 사선 부분은 임의 상태를 표시한다.

어드레스 신호 Add에 포함되는 로우 어드레스 신호의신호의 강하에서 스트로브 되고 그리고 컬럼 어드레스 신호는신호의 강하에서 스트로브 된다.

로우 어드레스와 컬럼 어드레스는 메모리셀 어레이중의 메모리셀을 지정한다.

동작모드 지정신호는신호의 강하에서 스트로브 된다.

로우레벨에 있는 스트로브신호는 상기 동작모드의 지정으로 간주한다.

그때의 각 데이터 입력/출력 단자 DQ1∼DQ4에 인가되는 비트 지정 신호가 로우레벨일때는 비트의 판독을 허용되고, 한편 신호가 하이레벨일때는, 비트의 판독을 금지된다.

제3도는 제1도의 출력버퍼(7)과 판독제어회로(9)를 표시하는 블록도이다.

제3도를 참조하여 판독제어회로(9)는 마스크 이네이블 신호발생회로(9a), 마스크 데이터 레지스터(9b1, 9b2, 9b3, 9b4) 그리고 OR 게이트 9c1, 9c2, 9c3, 9c4를 포함한다.

출력버퍼(7)은 데이터 출력버퍼(71),(72),(73) 그리고 (74)를 포함한다.

j는 이하 설명에선 대응하는 비트 번호에 붙여진다.

마스크 이네이블 신호발생회로(9a)는 내부신호의 강하에서 동작모드 지정신호의 존재를 판단한다.

회로가 동작 모드 지정신호의 존재를 판단할때, 회로 9a는 마스크 레지스터(9b1∼9b4)를 활성화 하는 마스크 이네이블 신호를 발생한다.

각 마스크 데이터 레지스터(9b1∼9b4)는 대응하는 비트데이터 입/출력 단자 DGj에 접속되어 마스크 이네이블 신호에 응답하고 대응하는 데이터 입/출력 단자 DGj에 인가되는 비트지정신호를 유지한다.

각 OR 게이트 9c1∼9c4는 2입력단자와 1출력 단자를 가지고, 하나의 입력단자는신호를 받도록 접속되고 그리고 다른 하나의 입력단자는 대응하는 마스크 데이터 레지스터 9bj에 의해 유지되는 비트지정 신호를 받도록 접속한다.

각 OR 게이트 9c1∼9c4는 대응하는 비트 마스크 레지스터 9bj와신호에 의해 유지되는 비트지정신호에 응답하고 각 비트의 판독을 제어하는 판독제어신호 RC1, RC2, RC3, RC4를 발생한다.

판독제어신호가 로우레벨에 있을때, 판독이 허용되고, 한편 판독제어신호가 하이레벨에 있을때는 판독은 금지된다.

각 데이터 출력버퍼(71∼74)는 대응하는 데이터 입/출력 단자 Dqj와 메모리셀어레이(1)의 I/O 단자 사이에 접속되고 대응하는 OR 게이트 9cj에서의 판독 제어신호에 응답하고 판독 허용 상태, 또 판독 금지 상태(고 임피던스 상태)에 들어간다.

제3도의 판독제어회로(9)의 동작이 설명된다.

동작모드 지정회로는신호의 강하에 스트로브 된다.

스트로브신호가 로우레벨에 있을때, 마스크 이네이블 신호 발생신호(9a)는 모든 마스크 데이터 레지스터((9b1∼9b4)를 활성화하는 마스크 이네이블 신호를 발생한다.

각 마스크 데이터 레지스터(9b1∼9b4)는 대응하는 데이터 입/출력 단자 DQj에 인가되는 비트지정신호를 유지한다.

그 유지 비트지정신호는 OR 게이트(9cj)에 인가된다.

각 OR 게이트(9c1∼9c4)는 대응하는 마스크 데이터 레지스터(9bj)에 의해 유지되는 비트지정신호에 응답하고 판독제어신호(Rcj)를 발생한다.

판독제어신호(Rcj)가 로우레벨에 있을때, 데이터 출력버퍼(7j)는 4비트 중 대응하는 1비트를 출력하기 위해 판독허용상태에 들어간다.

판독제어신호(Rcj)가 하이레벨에 있을때, 데이터 출력버퍼(7j)는 판독금지상태(고 임피던스 상태)에 들어간다.

제4도는 제3도의 1비트에 상당한 상세를 표시하는 회로도이다.

제4도를 참조하여 마스크 데이터 레지스터(9bj)는 NMOS 트랜지스터 9d, 인버터 9e, 인버터 9f 그리고 NMOS 트랜지스터 9g를 포함한다.

NMOS 트랜지스터(94)는 마스크 이네이블 신호 발생회로(9a)에 발생되는 마스크 이네이블 신호에 응답하고 데이터 입/출력 단자 DQj에서의 비트 지정신호를 통과한다.

인버터(9e)와 (9f)는 래치회로를 구성한다.

NMOS 트랜지스터(9g)는신호에 응답하고 래치회로를 활성화한다.

활성상태에서, 래치회로는 NMOS 트랜지스터(9d)를 통하여 인가되는 비트지정신호를 유지하고 그리고 OR 게이트(9cj)에 동일하게 인가한다.

OR 게이트(9cj)는 인가된 비트지정신호가 하이레벨일때는 판독을 금지하는 제어신호를 발생하고 그리고 인가된 비트지정신호가 로우레벨이고 그리고신호가 로우레벨에 있을때에는 판독만을 허용하는 제어신호를 발생한다.

데이터 출력버퍼(7j)는 포이앰프리 파이어(7a), 인버터(7b), NOR 게이트(7d), NMOS 트랜지스터(7e)와 NMOS 트랜지스터(7f)를 포함한다.

프리앰 프리 파이어(7a)는 메모리셀에서의 1비트 데이터를 증폭한다.

NOR 게이트(7c)와 (7d) 각각은 2입력단자와 1출력 단자를 가진다.

NOR 게이트(7c)는 OR 게이트(9cj)의 출력에 접속되는 1입력단자와, 프리앰프리 파이어에 의해 증폭되는 1비트 데이터를 받도록 접속되는 다른 하나의 입력단자와 그리고 NMOS 트랜지스터(7e)의 게이트 전극에 접속되는 출력 단자를 가진다.

NOR 게이트(7d)는 OR 게이트(9cj)의 출력에 접속되는 1입력단자와, 인버터(7d)에 의해 반전되는 1비트 데이터를 받도록 접속되는 다른 하나의 입력단자와 그리고 NMOS 트랜지스터(7f)의 게이트 전극에 접속되는 출력 단자를 가진다.

각 NMOS 트랜지스터(7e)와 (7f)의 게이트전극, 드레인전극 그리고 소스전극을 가진다.

NMOS 트랜지스터(7e)의 드레인 전극은 전원전압에 접속되고 그리고 소스전극은 NMOS 트랜지스터(7f)의 드레인 전극과 데이터 입/출력 단자 DQj에 접속된다.

NMOS 트랜지스터(7f)의 소스전극은 접지전위에 접속된다.

상기와 같이 구성되는 데이터 출력버퍼(7j)에 있어, 판독제어신호(Rcj)가 하이레벨에 있을때 NOR 게이트(7c)와 (7d)는 로우레벨신호를 출력한다.

결과로서(고 임피던스 상태) NMOS 트랜지스터(7e)와 (7f)는 돌다가 턴온한다.

판독제어신호(Rcj)가 로우레벨일때는 NOR 게이트(7c)와 (7d)의 출력상태는 프리앰프리 파이어(7a) 또는 인버터(7b)에서 1비트 데이터의 레벨에 의거하여 결정된다.

상기와 같이 제1∼4도에 표시된 DRAM 장치는 데이터 입출력 단자에 비트지정신호를 제공하는 것에 의해 판독을 허용하는 비트와 판독을 금지하는 비트를 지정할 수 있으므로, 소망의 비트수의 데이터를 발생할 수 있다.

제5도는 임의 비트수의 화상데이터를 발생하는 본 발명의 DRAM 장치를 내포하는 화상발생장치를 표시하는 블록도이다.

제5도와 제13도를 참조하여, 제5도의 화상 데이터 발생장치는 제1도∼제4도에 표시되는 메모리장치(M1∼M3) 이 통상의 DRAM에 대체되어 있고 셀렉터를 바꾸어 타이밍 발생기(11)이 설치되는 제13도의 것과는 다르다.

타이밍 발생기(11)은 시분할 방법으로 동작모드 지정신호와 기록제어신호를 처리하여 얻게되는3/3과2/2,11 그리고1 신호2와3 신호,신호,신호를 발생한다.

1과11 신호는 메모리 디바이스 M1에 인가되고,2 신호와22 신호는 메모리 디바이스 M2에 인가되고, 그리고3 신호와3/3 신호는 메모리 디바이스 M3에 인가된다.

비트지정신호는 데이터 입/출력 단자 DQ3∼DQ6에 인가된다.

메모리 디바이스 M1∼M3은 동작모드 지정신호1∼3과1∼3신호가 제공될때, 비트지정신호에 응답하고 거기의 데이터가 판독되게 되고 로우레벨의 비트가 마스크되게 된다.

화상 데이터 발생장치는 메모리 디바이스 M3에 대해서만 판독금지비트를 지정한다.

제6도는 제5도의 화상 데이터 발생장치의 타이밍 챠트이다.

제6도를 참조하여 동작 모드지정신호1과2는 상시에 하이레벨에 고정되고, 메모리 디바이스 M1과 M2는1과2 신호가 활성일때 4비트 데이트를 판독한다.

동작모드 지정신호3이의 강하에 로우레벨로 되고, 한편3은신호의 것과 같은 사이클을 가지게 세트된다.

데이터 입/출력 단자 DQ3와 DQ4 그리고 입/출력 단자 DQ5와 DQ6은 교호로 로우레벨비트지정신호가 제공된다.

제5도와 제6도에 표시한 화상 데이터 발생장치의 동작이 설명된다.

동작모드 지정신호1∼3 및 에이터 입/출력 단자 DQ1∼DQ6에 인가되는 비트지정신호는신호의 강하에 스트로브 된다.

동작모드 지정신호3이 로우레벨에 있을때, 메모리 디바이스 M3은 마스크 데이터 레지스터(9b1과 9b2)(제3도 참조)에 데이터 입력/출력 단자 DQ3과 DQ4에 인가되는 로우레벨 비트지정신호를 수신한다.

결과적으로 메모리 디바이스 M3의 출력(3a)와 (3b)가 마스크된다.

이리하여신호,1 신호 그리고3 신호는 로우레벨에 강하되고 그것에 의해 데이터 1a∼1d는 메모리 디바이스 M1에 판독되고, 한편 데이터(3c)와 (3d)는 메모리 디바이스 M3에서 판독된다.

결과적으로(1a∼1d) 그리고 (3c∼3d)를 포함하는 6비트 데이터 입/출력 단자 DQ1∼DQ6에서 얻게 된다.

그리고 나서신호의 강하에서 동작모드 지정신호3 및 데이터 입/출력 단자 DQ1∼DQ6에 인가되는 비트지정신호는 스트로브 된다.

이 사이클에서는 데이터 입/출력 단자(DQ3)과 (DQ4)에 인가되는 비트지정신호는 하이레벨에 있고, 한편 데이터 입/출력 단자 (DQ3)과 (DQ4)에 인가되는 비트지정신호는 하이레벨에 있고 한편 데이터 입/출력 단자(DQ5)과 (DQ6)에 인가되는 비트 지정 신호는 로우레벨에 있고 그것에 의해 메모리 디바이스 M3의 데이터(3c)와 (3d)는 메모리 디바이스 M3의 (3a)와 (3b)데이터의 출력을 허용하게 마스크 된다.

결과적으로 4비트 데이터(2a∼2b)와 2비트 데이터(3c)와 (3d)는2와3 신호에 응답하고 각 메모리 디바이스 M2, M3에 출력된다.

상기와 같이 데이터 입/출력 단자(DQ3∼DQ6)에 비트지정신호의 인가는 각 메모리 디바이스 M1∼M3의 4비트 중 임의 비트의 판독을 금지한다.

그러므로 임의 비트수의 화상 데이터를 발생하는 것이 가능하다.

제7도는 DRAM 장치의 또다른 실시예를 표시하는 블록도이다.

제7도와 제1도를 참조하여, 제7도의 DRAM 장치가 제1도의 DRAM 장치와 다른것은, 4비트의 데이터를 기록하기 위한 기록제어 회로에 바꾸어, 4비트중의 소망의 비트만을 기록을 금지할 수 있는 기록 제어 회로(10')가 설치되어, 이와같은 동작모드를 지정하기 위한 신호가,단자에 제공되어 있는 것이다.

기록제어 회로(10')은 입력버퍼(8)과단자 그리고 데이터 입/출력 단자(DQ1∼DQ4)에 작동적으로 접속된다.

기록제어회로(10')는 내부신호에 응답하고신호가 존재하는가 아닌가를 결정한다.

신호가 존재한다고 결정할때는 그 회로의 데이터 입/출력 단자 DQ1∼DQ4에 인가되는 비트지정신호에 응답하고, 4비트 데이터중, 지정된 비트만의 기록을 금지한다.

제8도는 제7도의 DRAM 장치의 기록동작의 타이밍 챠트이다.

제8도와 제2도를 참조하여, 제8도의 타이밍챠트는 기록제어신호가신호의 강하에 활성화 되는 제2도에 표시된 판독동작의 타이밍 챠트와는 다르고 이것에 의해 기록모드를 지정한다.

기록동작은 다음과 같다.

즉, 동작모드 지정신호는신호의 강하에 스트로브된다.

동작모드 지정신호가 로울레벨에 있을때, 기록제어회로(10')는 동작모드가 지정되는 것을 결정한다.

그때에 데이터 입/출력 단자 DQ1∼DQ4에 인가되는 비트지정신호가 로우레벨에 있을때, 그 회로는 비트지정신호에 계속하여 인가되는 입력데이터의 기록을 금지한다.

비트지정신호가 로우레벨에 있을때, 그 회로는 비트지정신호에 계속적으로 인가되는 입력데이터의 기록을 허용한다.

제9도는 제7도의 입력버퍼와 기록제어회로의 블록도이다.

제9도를 참조하여 기록제어회로(10')는 판독제어회로(9)와 동일하게 마스크 이네이블 신호 발생회로(10a), 마스크 레지스터(10b1∼10b4) 그리고 OR 게이트(10c1∼10c4)를 포함한다.

입력버퍼(8)은 데이터 출력버퍼(81∼84)를 포함한다.

마스크 이네이블 신호 발생회로(10a)는신호의 강하에신호를 스트로브하고 그리고신호가 로우레벨에 있을때 마스크 이네이블 신호를 발생한다.

각 마스크 레지스터(10b1∼10b4)는 마스크 이네이블 신호에 응답하고 대응하는 데이터 입/출력 단자 DOj에 인가되는 비트지정신호를 일시 유지한다.

각 OR 게이트(10c1∼10c4)는 대응하는 마스크 레지스터(7ba)에 의해 유지되는 비트지정신호와 내부기록 이네이블 신호에 응답하고 각 비트의 기록을 제어하는 신호 WCj를 발생한다.

기록제어신호 Wcj가 로우레벨에 있을때 그 비트에의 기록이 허용되고, 한편, WCj가 하이레벨에 있을때에는 그 비트에의 기록은 금지된다.

제10도는 제7도에 표시된 DRAM 장치를 사용하는 화상 데이터를 발생장치를 표시하는 블록도이다.

제10도를 참조하여 화상 데이터 발생장치는 DRAM 장치 M1', M2' 그리고 M3'이 소망의 비트에의 판독/기록을 금지할 수 있게 사용되는 것에 있어 제5도의 것과는 다르다.

기타 회로는 제5도의 것과 동일하게 구성된다.

제11도는 제10도의 화상 데이터 발생장치의 기록동작을 설명하는 타이밍 챠트이다.

이 타이밍 챠트는1,2 그리고3 신호가 하이레벨에 있고 그리고 그들이 기록 이네이블 신호1∼3 신호와신호의 상승 후 활성화되는 것에 있어 제6도의 것과는 다르다.

결과로서, 각 메모리 디바이스는 기록상태로 할 수 있다.

각 메모리 디바이스 M1'∼M3'은 동작모드 지정신호1∼3과 비트지정신호에 응답하고 소망의 비트수의 데이터를 기록되게 할 수 있다.

그러므로 제12도에 표시된 화상 데이터 발생장치는 소망의 비트수를 판독과 기록되게 할 수 있다.

비록 본 발명이 상세히 설명되었다 하더라도, 설명방법이 같고 제한이 되지 않은 것을 명백히 해야되고, 본 발명의 정신과 범위는 첨부청구범위로서만 제한된다.

Claims

1비트 데이터를 기억하는 각 복수의 메모리셀(MC)를 가지는 메모리 셀 어레이(1)를 포함하는 다이나믹 반도체장치를 구비하고, 복수의 비트의 단위에서 데이터가 판독되게 할 수 있는 상기 반도체 기억장치는 a) 외부 어드레스 신호를 받는 수단(4)과, b) 외부 로우 어드레스 스트로브 신호를 받는 수단(5)과, c) 외부 컬럼 어드레스 스트로브 신호를 받는 수단(6)과, d) 상기 메모리 셀 어레이에 포함되는 복수의 메모리셀 중 복수의 비트의 메모리셀을 동시에 선택되게 상기 어드레스를 디코드하는 상기 로우 어드레스 스트로브 신호와 상기 컬럼 어드레스 스트로브 신호에 응답하는 디코더 수단과, e) 복수 비트의 상기 선택된 메모리셀에 복수 비트의 적용된 데이터를 외부에서 기록하는 외부 발생기록 제어 신호에 응답하는 기록수단과, f) 상기 복수의 비트 중 특정 비트의 판독을 금지하는 동작모드를 지정하는 외부신호를 받는 수단(,, 9a, 10a)과, g) 판독동작이 상기 복수의 비트 중 금지되는 비트를 지정하는 외부 비트지정신호를 받는 상기 받는 동작모드 지정신호에 응답하는 수단(DQ1∼DQ4, 9b, 10b)과 h) 상기 비트지정신호 받는 수단에 의해 받는 비트지정신호에 응답하는 지정된 비트의 데이터 판독을 선택적으로 금지하고, 금지되지 않은 판독비트를 판독하는 판독제어수단(9c1-9c4)를 구비하는 다이나믹 반도체 기억장치.

제1항에 있어서, 외부 발생 로우 어드레스 스트로브 신호가 활성화될때 상기 동작모드 지정신호와 상기 비트지정신호가 인가되는 다이너믹 반도체 기억장치.

제1항에 있어서, 상기 동작 모드 지정신호를 받는 상기 수단(,, 9a)은 동작모들 지정신호가 존재하는가 아닌가를 결정하는 상기 로우 어드레스 스트로브 신호에 응답하는 수단(9a)을 포함하는 다이너믹 반도체 기억장치.

제2항에 있어서, 상기 비트지정신호를 받는 수단(DQ1∼DQ4,9b1-9b4)은 상기 비트지정신호와 거기에 후속되는 1비트 데이터를 받는 상기 보수의 비트에 대응하여 제공되는 각 복수의 데이터 입/출력 단자(DQ1∼DQ4)와, 동작모드 지정신호를 받는 상기 수단에 의해 받게 되는 동작 모드 지정신호()에 응답하고 상기 데이터 입력/출력 단자 중의 대응하는 하나에서의 비트 지정 신호를 유지하는 상기 복수의 데이터 입력/출력 단자에 대응하여 제공되는 각 복수의 신호 유지수단(9b1-9b4)을 포함하고, 상기 판독제어수단은 1비트 데이터를 받는 상기 복수의 데이터 입/출력 단자에 대응하는 각 제공된 복수의 데이터 출력수단(71∼74)와, 상기 신호유지수단의 대응하는 것에 의해 유지되는 비트지정신호와 외부발생 판독제어신호()에 응답하고 상기 데이터출력수단의 대응하는 것에 동일하게 적용하고 대응하는 비트의 판독을 허용하거나 또는 대응한 비트 또는 제어신호(RC1∼RC4)의 판독을 금지하는 제어신호(RC1∼RC4)를 발생하는 상기 복수의 데이터 출력수단에 작동적으로 결합되는 복수의 제어신호 발생수단(9c1∼9c4)을 포함하는 다이너믹 반도체 기억장치.

제4항에 있어서, 상기 제어신호 발생수단(9c1∼9c4)은 상기 대응신호 유지수단과 상기 판독제어 신호에 의해 유지되는 비트지정신호와 논리동작을 실행하고 그리고 상기 데이터 출력수단의 대응하는 것에 논리동작 결과를 적용하는 논리동작수단(9c1∼9c4)을 포함하는 반도체 기억장치.

제4항에 있어서, 각 상기 데이터 출력수단(71∼74)는 상기 제어신호 발생수단의 대응하는 것에 의해 발생되는 판독을 금지하는 제어신호(RC1∼RC4)에 응답하고 고임피던스 상태를 가정하고 그리고 판독을 허용하는 제어신호에 응답하고 입/출력 단자(DQ1∼DQ4)에 대응하는 1비트 데이터를 적용하는 다이너믹 반도체 기억장치.

1비트 데이터를 기억하는 각 복수의 메모리셀(MC)를 가지는 데모리셀 어레이(1)를 포함하는 다이너믹 반도체기억장치를 구비하고, 복수의 비트 단위에 데이터를 판독/기록될 수 있게 하는 상기 반도체기억장치는 a) 외부 어드레스 신호를 받는 수단(4)과, b) 외부 로우 어드레스 스트로브 신호를 받는 수단(5)과, c) 외부 컬럼 어드레스 스트로브 신호를 받는 수단(6)과, d) 상기 메모리셀 어레이에 포함되는 복수의 메모리 셀 중 복수의 비트의 메모리셀을 동시에 선택하게 상기 어드레스 디코드하는 상기 로우 어드레스 스트로브 신호와 상기 컬럼 어드레스 스트로브 신호에 응답하는 디코더 수단과, e) 상기 복수의 비트 중 지정 비트의 판독/기록을 금지하는 동작모드를 지정하는 외부신호()를 받는 수단(,/,)과, f) 판독/기록 동작이 상기 복수의 비트 중 금지되는 비트를 표시하는 외부비트지정신호를 받는 상기 받는 동작모드지정신호에 응답하는 수단(DQ1∼DQ4, 9b1∼9b4)과, g) 상기 비트지정신호 받는 수단에 의해 받는 비트지정신호에 응답하는 지정비트의 데이터의 판독을 선택적으로 금지하고 금지되지 않은 판독 비트를 판독하는 판독제어수단(9c1, 9c4)과, 상기 비트지정신호 받는 수단에 의해 받게되는 비트지정신호와 외부 발생 기록 제어신호에 의거한 상기 저정된 비트에 기록을 선택적으로 금지하고 금지되지 않은 기록을 비트에서 기록하는 기록제어수단(10c1∼10c4)을 포함하는 다이너믹 반도체 기억장치.

길이가 임의 비트수인 데이터를 발생하는 장치는 a) 소정의 비트수를 포한하는 데이터가 판독될 수 있는 기억장치와, b) n이 상기 메모리셀 어레이에 기억되는 데이터의 각 단위의 비트 길이를 지정하는 정수일때, n비트 포매트에서 데이터의 단위를 기억하는 메모리셀 어레이와, c) 상기 메모리셀 어레이 내의 어드레스 셀에 기억되는 데이터의 n비트 단위를 판독하는 수단과, d) 상기 메모리셀 어레이에서 판독되는 데이터에서 상기 적어도 1비트의 출력을 선택적으로 금지하는, 적어도 1비트를 식별하는 신호에 응답하는 액세스 제어수단을 구비하고, 상기 적어도 1비트를 식별하는 신호는 적어도 1비트를 식별하는 상기 신호의 인가 이전에 상기 적어도 1비트의 상태에 의거하며, e) 길이로 상기 임의 비트수의 출력데이터를 발생하기 위해 상기 메모리셀 어레이에서 판독되는 금지되지 않은 비트로 상기 메모리 디바이스에서 판독되는 소정의 비트수를 결합하는 수단을 포함하는 데이터 발생장치.

제8항에 있어서, 상기 기억장치는 a) n이 상기 메모리 셀 어레이에 기억되는 데이터의 각 단위의 비트길이를 지정하는 정수이고, n 비트 포매트의 데이터의 단위를 기억하는 제2메모리 셀 어레이와, b) 상기 제2메모리셀 어레이내의 어드레스 셀에 기억되는 데이터의 n비트를 판독하는 제2수단과, 제2메모리 셀 어레이에서 판독되는 데이터에서 상기 적어도 1비트의 출력을 선택적으로 금지하는 적어도 1비트를 식별하는 신호에 응답하는 액세스 제어수단을 구비하고, 적어도 1비트를 식별하는 신호는 상기 적어도 1비트를 식별하는 상기 1비트를 인가하기 전에 상기 적어도의 조건의 의거하는 데이터 발생장치.

a) n이 상기 메모리 셀 어레이에 기억되는 데이터의 각 단위의 비트길이를 기정하는 정수이고, n비트 포매트에 데이터의 단위를 기억하는 메모리 셀 어레이 내의 어드레스 셀에 기억되는 데이터의 n비트 단위를 판독하는 스텝과, b) 상기 적어도 1비트를 식별하는 신호에 응답하고 메모리셀 어레이에서 판독되는 데이터의 n비트에서 적어도 1비트의 출력을 선택적으로 금지하는 스텝을 구비하고, 적어도 1비트를 식별하는 신호는 상기 적어도 1비트를 식별하는 상기 1비트를 인가하기 전에 상기 적어도의 조건에 의거하며, c) 길이로 임의 비트수의 출력 데이터를 발생하기 위해 다른 메모리 디바이스에서 판독되는 소정의 비트수로 상기 메모리 셀 어레이에서 판독되는 금지되지 않은 비트를 결합하는 스텝을 포함하는 데이터 액세스 방법.

임의 비트수의 화상 데이터를 발생하는 화상 데이터 발생장치, a) 복수의 비트에 의거하여 데이터가 판독/기록되게 하는 각 복수의 다이너믹 반도체 메모리 디바이스(M1∼M3)와, b) 기록상태에서 각 상기 다이너믹 반도체 기억장치가 동작하도록 하는 신호()와 판독상태에서 같은 것이 동작하도록 하는 신호와, 상기 복수의 비트 중 지정된 비트의 판독을 금지하는 동작모드를 지정하는 신호()와, 상기 복수의 비트에서 금지된 판독의 비트를 지정하는 신호를 포함하고, 각 상기 다이나믹 반도체 기억장치는 ⅰ) 상기 신호발생수단(11)에 의해 발생되는 동작모드 지정신호를 받는 수단(, /, 9a)과, ⅱ) 판독동작이 상기 신호발생수단에 의해 금지되고 발생되는 비트를 지정하는 신호를 받는 받은 동작 모드 지정신호()에 응답하는 수단(DQ1∼DQ4, 9a)과, ⅲ) 상기 지정된 비트의 판독을 금지하기 위해, 판독동작이 금지되는 비트를 지정하도록 받은 신호와 상기 신호발생수단에 의해 발생되는 판독상태를 발생하는 신호에 응답하는 판독제어수단(9c1∼9c4)을 포함하는 화상 데이터 발생장치.

임의 비트수의 화상데이터를 발생하는 화상 데이터 발생장치는 a) 복수의 비트 단위에 데이터를 판독/기록 되게 하는 각 복수의 다이너믹 반도체 메모리장치(M1'∼M3')와, b) 기록상태에서 각 상기 다이너믹 반도체장치를 동작하게 하는 신호와, 판독상태에서 같은 것이 동작하게 하는 신호와, 상기 복수의 비트에서 판독이 금지되는 비트를 지정하는 신호와 상기 복수의 비트중 지정된 비트에 판독/기록을 금지하는 동작모드를 지정하는 신호를 발생하는 수단(11)을 구비하고, 각 상기 다이너믹 반도체 기억장치는 ⅰ) 상기 신호발생수단에 의해 발생되는 동작모드 지정신호를 받는 수단(, /, 9a, 10a)과, ⅱ) 판독동작이 상기 신호 발생수단에 의해 금지되고 발생되는 비트를 지정하는 신호를 받은 동작모드 지정신호에 응답하는 수단(DQ1∼DQ4, 9b, 10b)과, ⅲ) 상기 지정된 비트에 기록을 금지하기 위해, 판독동작이 금지되는 비트를 지정하는 상기 받는 신호와 상기 신호발생 수단에 의해 발생되는 판독상태를 일으키는 신호에 응답하는 판독 제어수단(9c1∼9c4)과, ⅳ) 상기 지정된 비트의 판독을 금지하기 위해, 기록동작이 금지되는 비트를 지정하는 상기 받은 신호와 상기 신호발생 수단에 의해 발생되는 기록상태를 일으키는 신호에 응답하는 기록제어수단(10c1∼10c4)을 포함하는 화상 데이터 발생장치.

1비트 데이터를 기억하는 각 복수의 메모리셀을 가지는 메모리 셀 어레이를 포함하는 다이너믹 반도체 기억장치를 동작하는 방법은, a) 외부 어드레스 신호를 받는 스텝과, b) 외부 로우 어드레스 스트로브 신호를 받는 스텝과, c) 외부 컬럼 어드레스 스트로브 신호를 받는 스텝과, d) 상기 메모리 셀 어레이에 포함되는 복수의 메모리 셀 중 복수의 비트의 메모리셀을 동시에 선택하기 위해 상기 어드레스를 디코드 하는 스텝과, e) 복수 비트의 인가된 데이터를 외부에서 기록하는 스텝과, f) 상기 복수 비트중 지정된 비트의 판독을 금지하는 동작모드를 지정하는 신호를 외부에서 받는 스텝과, g) 상기 받은 동작모드 지정신호에 응답하고 상기 복수의 비트에서 판독동작이 금지되는 비트를 지정하는 비트지정신호를 외부에서 받는 스텝과, h) 상기 비트지정신호에 의해 받게 되는 비트지정신호와 상기 외부발생 판독 제어신호에 의거한 상기 지정된 비트의 판독을 선택적으로 금지하는 스텝을 구비하는 다이나믹 반도체 기억장치의 동작방법.