KR20040078418A - Ｏｔｐ 메모리 장치 - Google Patents

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    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
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Abstract

본 발명에 따른 OTP 메모리 장치는, 다수의 OTP(one time programable) 셀들을 포함하는 메인 메모리 및 메인 메모리에 사용자 프로그램이 저장된 후에 저장된 데이터를 리드하지 못하도록 하는 데이터 리드 방지 회로를 포함하는데, 데이터 리드 방지 회로는, 메인 메모리에 사용자 프로그램이 저장된 후에 데이터 리드 방지를 위한 락 비트를 저장하는 락 비트 저장 수단과, 메인 메모리의 특정 영역에 사용자 프로그램이 저장될 때, 동시에 플래그 비트를 저장하는 플래그 비트 저장 수단과, 플래그 비트의 상태에 따라 락 비트 저장 수단을 활성화하여 락 비트를 저장하는 락 비트 제어수단을 포함하여, 사용자 프로그램을 저장할 때, 특정 플래그 비트를 함께 저장하여, 락 비트(lock bit)를 저장할 때 특정 플래그 비트를 참조하기 때문에 프로그램 되지 않은 상태에서 락 비트가 저장되는 오동작을 방지할 수 있다.

Description

ＯＴＰ 메모리 장치{One time programable(OTP) memory device}
본 발명은 마이크로 컨트롤러 회로(micro controller unit; MCU)에서 메인 메모리로 사용되는 원 타임 프로그래머블 메모리(one time programable; OTP) 장치에 관한 것으로, 보다 상세하게는 사용자 프로그램을 저장할 때, 특정 플래그 비트를 함께 저장하여, 락 비트(lock bit)를 저장할 때 특정 플래그 비트를 참조하기 때문에 프로그램 되지 않은 상태에서 락 비트가 저장되는 오동작을 방지할 수 있는 OTP 메모리 장치에 관한 것이다.
일반적으로 OTP(one time programable) 메모리를 포함하는 마이크로 프로세서 MCU(micro processor unit)에서 OTP 메모리에 OTP 라이트 장치(OTP writer)를 이용하여 사용자 프로그램(user program)을 저장하거나 읽을 수 있다.
이때 저장된 사용자 프로그램을 다른 사용자가 OTP 라이트 장치를 이용하여 리드(read)하여 사용자 프로그램이 해킹 당하는 것을 방지하기 위하여, 락 비트(lock bit)를 저장하는 경우가 일반적이다.
IC 제조 업체에서는 OTP 메모리를 출하할 때, OTP 메모리에는 어떤 사용자 프로그램도 저장되지 않은 상태(blank)로 판매된다.
MCU 제조 업체는 IC 제조 업체로부터 사용자 프로그램이 저장되지 않은 상태의 OTP 메모리를 구입하여 사용 목적에 적합한 사용자 프로그램을 OTP 메모리에 저장하여 MCU에 장착한 후 판매한다.
즉, MCU 제조 업체는 구입한 OTP 메모리가 공백(blank) 상태인지를 테스트하고, 사용자 프로그램을 OTP 메모리에 저장하는데, 여기서, OTP 메모리에 사용자 프로그램을 저장할 때에는 사용되는 제품에 적합한 OTP 라이터 장치를 사용해야 한다.
사용자 프로그램을 OTP 메모리에 저장한 후에는 저장된 값을 리드하여 원하는 값이 저장되었는지를 테스트하는데, 원하는 값이 저장되어 있는 경우, 리드 방지(read protection)를 위해 락 비트를 저장한다.
그런데, 종래 기술에 따른 OTP 메모리에서 사용자의 실수에 의해 OTP 라이터에 사용자 프로그램을 로딩(loading)하지 않은 상태에서, 공백(blank) 테스트 및 사용자 프로그램 라이트, 리드 및 락 비트 라이트 동작을 진행하면, 사용자 프로그램이 저장되지 않은 상태(blank)에서 락 비트 라이트 동작을 수행하는 경우가 발생한다.
따라서 마이크로 컨트롤러 회로 MCU에 이러한 OTP 메모리를 장착하면, 정상동작을 수행하지 못하게 된다.
이때 락 비트가 저장되어 있기 때문에, 사용자 프로그램이 저장되지 않아 발생하는 불량인지 또는 저장된 사용자 프로그램이 제대로 저장되지 않아 발생하는 불량인지 분석할 수 없는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은, 사용자 프로그램이 저장된 후에 플래그 비트를 저장하여, 플래그 비트가 저장되었을 때에만 락 비트를 라이트 하여 사용자 프로그램이 저장되지 않은 상태에서 락 비트가 라이트되는 것을 방지할 수 있는 OTP 메모리 장치를 제공하는 것이다.
도 1은 본 발명에 따른 OTP 메모리 장치를 나타낸 블록도.
상기 목적을 달성하기 위한 본 발명의 OTP 메모리 장치는, 다수의 OTP(one time programable) 셀들을 포함하는 메인 메모리; 및 상기 메인 메모리에 사용자 프로그램이 저장된 후에 저장된 데이터를 리드하지 못하도록 하는 데이터 리드 방지 회로를 포함하는데, 상기 데이터 리드 방지 회로는, 상기 메인 메모리에 상기 사용자 프로그램이 저장된 후에 데이터 리드 방지를 위한 락 비트를 저장하는 락 비트 저장 수단; 상기 메인 메모리의 특정 영역에 상기 사용자 프로그램이 저장될 때, 동시에 플래그 비트를 저장하는 플래그 비트 저장 수단; 및 상기 플래그 비트의 상태에 따라 상기 락 비트 저장 수단을 활성화하여 락 비트를 저장하는 락 비트 제어수단을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 OTP 메모리 장치를 나타낸 블록도이다. 여기서는 OTP 메모리와 관계된 회로들만을 설명한다.
OTP 메모리 장치는 메인 메모리(10), 워드라인 디코더(20), 센스앰프 블록(30), 데이터 입출력 버퍼(40), 락 비트 저장블록(50) 및 플래그 비트 저장 블록(60)을 포함한다.
메인 메모리(10)는 다수개의 OTP(one time programable) 셀들을 포함하는 메모리 어레이(11)와, 사용자 프로그램을 라이트할 때, 반드시 라이트되는 어드레스에 해당하는 영역인 벡터 영역(vactor area)(12)을 포함한다.
워드라인 디코더(20)는 어드레스 신호 ADD<15:0>를 디코딩하여 해당하는 워드라인을 인에이블 시킨다.
센스앰프 블록(30)은 다수개의 센스앰프들을 포함하며, 메인 메모리(10)에서 출력된 데이터를 센싱 및 증폭하거나, 데이터 입출력 버퍼(40)로부터 입력된 데이터를 비트 라인 BL을 통해 메인 메모리(10)로 전송한다.
데이터 입출력 버퍼(40)는 센스앰프 블록(30)에 의해 증폭된 데이터를 임시 저장하여 데이터 버스 DB로 저장된 데이터를 출력하거나, 데이터 버스 DB로부터 데이터를 입력받아 임시 저장한다.
락 비트 저장 블록(50)은 메인 메모리(10)의 모든 OTP 셀에 데이터를 라이트한 후에 리드 방지(read protection)를 위해 락 어드레스 LADD를 입력하면, 인에이블 되고, 라이트 제어신호 CKWT에 의해 락 비트가 라이트 된다.
플래그 비트 저장 블록(60)은 사용자 프로그램이 메인 메모리(10)에 라이트될 때 항상 라이트 되어야 하는 벡터 영역(12)을 액세스하는 워드라인 디코더(20)의 출력신호에 의해 인에이블 되고, 라이트 제어신호 CKWT에 의해 플래그 비트가 라이트 된다.
먼저, OTP 라이트 장치(writer)로 메인 메모리(10)의 OTP 셀들을 액세스하려기 위해, 프로그램 인에이블 신호 PROM가 화성화되고, 어드레스 입력 신호 CKAI가 화성화 된다.
앤드게이트 AD1는 프로그램 인에이블 신호 PROM 및 어드레스 입력 신호 CKAI를 논리 합하여 어드레스 래치 신호 ADDL를 생성한다.
이때, 프로그램 인에이블 신호 PROM 및 어드레스 입력 신호 CKAI가 모두 화성화 상태이기 때문에 어드레스 래치 신호 ADDL가 화성화 되고, 입력된 어드레스 신호 ADD<15:0>가 워드라인 디코더(20)에서 래치되어 디코딩 된다.
워드라인 디코더(20)에서 어드레스 신호 ADD<15:0>는 디코딩 되어 해당하는 워드라인 WL을 화성화 시킨다.
이때, 앤드게이트 AD2는 프로그램 인에이블 신호 PROM 및 데이터 입력 제어신호 CKDI를 논리 합하여 데이터 입력 인에이블 신호 DIEN를 생성한다.
여기서, 프로그램 인에이블 신호 PROM 및 데이터 입력 제어신호 CKDI가 모두 화성화 상태이기 때문에, 데이터 입력 인에이블 신호 DIEN가 화성화 된다.
따라서, 데이터 입출력 버퍼(40)가 인에이블 되어 데이터 버스 DB로부터 데이터를 입력받아 임시 저장한다.
앤드게이트 AD3는 프로그램 인에이블 신호 PROM 및 라이트 제어신호 CKWT를 논리 합하여 라이트 인에이블 신호 WT를 생성한다.
여기서, 프로그램 인에이블 신호 PROM 및 라이트 제어신호 CKWT가 모두 화성화 상태이기 때문에, 라이트 인에이블 신호 WT가 화성화 된다.
따라서, 센스앰프 블록(30)은 인에이블 되어 데이터 입출력 버퍼(40)에 임시 저장된 데이터를 비트 라인 BL을 통해 메인 메모리(10)의 인에이블된 워드라인에 연결된 OTP 셀들에 저장한다. 즉 사용자 프로그램을 메인 메모리(10)에 저장한다.
이어서 테스트를 위해 메인 메모리(10)에 저장된 사용자 프로그램을 리드한다.
먼저, 앤드게이트 AD1는 프로그램 인에이블 신호 PROM 및 어드레스 입력 신호 CKAI를 논리 합하여 어드레스 래치 신호 ADDL를 생성한다.
이때, 프로그램 인에이블 신호 PROM 및 어드레스 입력 신호 CKAI가 모두 화성화 상태이기 때문에 어드레스 래치 신호 ADDL가 화성화 되고, 입력된 어드레스 신호 ADD<15:0>가 워드라인 디코더(20)에서 래치되어 디코딩 된다.
워드라인 디코더(20)에서 어드레스 신호 ADD<15:0>는 디코딩 되어 해당하는 워드라인 WL을 화성화 시킨다.
이때, 엔드게이트 AD4는 프로그램 인에이블 신호 PROM 및 리드 제어신호 CKRD를 논리 합하여 리드 인에이블 신호 RD를 생성한다.
여기서, 프로그램 인에이블 신호 PROM 및 리드 제어신호 CKRD가 모두 화성화 상태이기 때문에, 리드 인에이블 신호 RD가 화성화 된다.
따라서, 센스앰프 블록(30)은 인에이블 되어 비트라인 BL을 통해 입력된 데이터를 센싱 및 증폭한다.
락 비트(lock bit)가 로우 레벨이기 때문에, 인버터 INV에 의해 반전된 신호 및 리드 인에이블 신호 RD가 앤드게이트 AD5에 의해 논리 조합된 출력 인에이블 신호 OE는 화성화되기 때문에, 데이터 입출력 버퍼(40)는 인에이블 되어 센스앰프 블록(30)에 의해 증폭된 데이터를 데이터 버스 DB로 전송한다.
상기한 일련의 라이트 및 리드 동작이 수행된 후에 리드 방지(read protection)를 위해 락 비트 LB를 라이트 하는데, 이때, 플래그 비트 저장 블록(60)의 플래그 비트 FB를 참조한다.
플래그 비트 FB는 메인 메모리(10)에 사용자 프로그램을 라이트할 때 항상 라이트 되어야하는 벡터 영역(12)의 워드라인과 동일한 워드라인에 의해 어드레싱 되어 벡터 영역(12)을 라이트 하면 플래그 비트 저장 블록(60)에 동시에 라이트 된다.
락 비트 LB를 락 비트 저장 블록(50)에 저장하기 위해 락 어드레스 LADD를 입력하면, 플래그 비트 저장 블록(60)이 인에이블 되어 플래그 비트 FB가 출력된다.
이때, 앤드게이트 AD6는 라이트 인에이블 신호 WT 및 플래그 비트 FB를 논리 조합하여 락 라이트 인에이블 신호 LWTEN를 생성한다.
따라서, 락 비트 저장 블록(50)은 플래그 비트 FB가 화성화 되어야 인에이블 되어 락 비트 LB가 라이트 된다.
한편, 메인 메모리(10)에 사용자 프로그램이 저장되지 않은 상태에서는 플래그 비트 저장 블록(60)이 화성화 되지 않아 플래그 비트 FB가 라이트 되지 않는다.
따라서, 사용자의 실수 또는 오동작에 의해 사용자 프로그램 리드, 테스트 등의 일련의 동작을 수행되어, 락 비트 LB를 저장하기 위해 락 어드레스 LADD가 발생하고, 라이트 인에이블 신호 WT가 화성화 되어도, 플래그 비트 FB가 라이트 되어 있지 않기 때문에, 락 비트 저장 블록(50)이 화성화 되지 않아 락 비트 LB가 라이트 되지 않는다.
이상에서 살펴본 바와 같이, 본 발명에 따른 OTP 메모리 장치는, 사용자 프로그램이 저장되지 않은 상태에서 사용자의 실수 또는 오동작에 의해 리드 방지(read protection)인 락 비트가 라이트 되는 것을 방지하여, 항상 메인 메모리에 사용자 프로그램이 라이트 되어야만 락 비트가 라이트 되도록 하여, 사용자 프로그램이 저장되지 않은 상태에서 메인 메모리에 락 비트에 의해 리드 방지가 설정되어 OTP 메모리 장치 및 이를 이용하는 MCU를 사용하지 못하는 경우를 방지할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 다수의 OTP(one time programable) 셀들을 포함하는 메인 메모리; 및
    상기 메인 메모리에 사용자 프로그램이 저장된 후에 저장된 데이터를 리드하지 못하도록 하는 데이터 리드 방지 회로를 포함하는데,
    상기 데이터 리드 방지 회로는,
    상기 메인 메모리에 상기 사용자 프로그램이 저장된 후에 데이터 리드 방지를 위한 락 비트를 저장하는 락 비트 저장 수단;
    상기 메인 메모리의 특정 영역에 상기 사용자 프로그램이 저장될 때, 동시에 플래그 비트를 저장하는 플래그 비트 저장 수단; 및
    상기 플래그 비트의 상태에 따라 상기 락 비트 저장 수단을 활성화하여 락 비트를 저장하는 락 비트 제어수단을 포함하는 것을 특징으로 하는 OTP 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메인 메모리의 특정 영역은 상기 사용자 프로그램을 저장할 때 반드시 사용되는 어드레스에 의해 액세스되는 벡터 영역(vector area)인 것을 특징으로 하는 OTP 메모리 장치.
  3. 제 1 항에 있어서,
    상기 플래그 비트 저장 수단은, 상기 메인 메모리의 특정 영역을 화성화 하는 워드라인에 의해 활성화되는 것을 특징으로 하는 OTP 메모리 장치.
  4. 제 1 항에 있어서,
    상기 플래그 비트 저장 수단은, 상기 락 비트 저장 수단을 활성화하는 락 어드레스 신호에 의해 활성화되는 것을 특징으로 하는 OTP 메모리 장치.
  5. 제 1 항에 있어서,
    상기 락 비트 제어수단은, 상기 플래그 비트가 활성화 된 상태에서 라이트 명령이 입력되는 경우에 상기 락 비트 저장 수단을 활성화시키는 것을 특징으로 하는 OTP 메모리 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9123407B2 (en) 2013-02-05 2015-09-01 Samsung Electronics Co., Ltd. Devices and methods for deciding data read start
CN116482514A (zh) * 2023-04-25 2023-07-25 苏州领慧立芯科技有限公司 用于芯片上电自动校准的装置和方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0547173A (ja) * 1991-08-09 1993-02-26 Mitsubishi Electric Corp ダイナミツク型半導体記憶装置および画像データ発生装置
JPH06290040A (ja) * 1993-03-31 1994-10-18 Kaga Denshi Kk データ不正読出防止装置
US5465341A (en) * 1992-10-23 1995-11-07 Vlsi Technology, Inc. Verifiable security circuitry for preventing unauthorized access to programmed read only memory
JPH1063579A (ja) * 1996-08-26 1998-03-06 Toshiba Microelectron Corp １チップマイクロコンピュータ
KR19980046284A (ko) * 1996-12-12 1998-09-15 문정환 프로그램 롬의 읽기방지 시스템 및 그 방법
KR20020060419A (ko) * 2001-01-11 2002-07-18 최웅림 메모리 접근 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0547173A (ja) * 1991-08-09 1993-02-26 Mitsubishi Electric Corp ダイナミツク型半導体記憶装置および画像データ発生装置
US5465341A (en) * 1992-10-23 1995-11-07 Vlsi Technology, Inc. Verifiable security circuitry for preventing unauthorized access to programmed read only memory
JPH06290040A (ja) * 1993-03-31 1994-10-18 Kaga Denshi Kk データ不正読出防止装置
JPH1063579A (ja) * 1996-08-26 1998-03-06 Toshiba Microelectron Corp １チップマイクロコンピュータ
KR19980046284A (ko) * 1996-12-12 1998-09-15 문정환 프로그램 롬의 읽기방지 시스템 및 그 방법
KR20020060419A (ko) * 2001-01-11 2002-07-18 최웅림 메모리 접근 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9123407B2 (en) 2013-02-05 2015-09-01 Samsung Electronics Co., Ltd. Devices and methods for deciding data read start
CN116482514A (zh) * 2023-04-25 2023-07-25 苏州领慧立芯科技有限公司 用于芯片上电自动校准的装置和方法
CN116482514B (zh) * 2023-04-25 2024-01-12 苏州领慧立芯科技有限公司 用于芯片上电自动校准的装置和方法

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