JP2005322390A

JP2005322390A - 書込み動作時にメモリセルアレイの一部領域に書込まれるデータをマスキングする半導体メモリ装置及びそのマスキング方法

Info

Publication number: JP2005322390A
Application number: JP2005126891A
Authority: JP
Inventors: Han-Gu Sohn; 漢求孫; Seishin Kin; 世振金
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-05-04
Filing date: 2005-04-25
Publication date: 2005-11-17
Also published as: KR100532510B1; TWI260634B; KR20050106574A; US20050248983A1; TW200539184A; US7099207B2

Abstract

【課題】メモリセルアレイの一部領域に書込まれるデータをマスキングする半導体メモリ装置及びそのマスキング方法を提供する。
【解決手段】メモリセルアレイ、ローアドレスバッファ、カラムアドレスバッファ、書込み保護回路、及びカラムデコーダを備えることを特徴とする半導体メモリ装置である。書込み保護回路は、第１制御信号に応答してイネーブルされるか、またはディセーブルされ、イネーブルされる時、ローアドレス信号、第２ストローブ信号、及び第２制御信号に応答してマスキング制御信号を出力する。カラムデコーダは、マスキング制御信号に応答して、カラムアドレス信号をデコーディングしてメモリセルアレイでデコーディングされたカラムアドレス信号に対応するカラム選択ラインをイネーブルさせるか、またはディセーブルさせる。これにより、メモリセルアレイで保護しようとする一部領域に正しくないデータが書込まれることを防止しうる。
【選択図】図３

Description

本発明は、半導体メモリ装置に係り、特に、携帯用機器で使われる半導体メモリ装置に関する。

最近、携帯用電話機のようなモバイル機器に対する需要の増加につれて、さらに多くの機能を含むモバイル製品を開発するための努力が進められている。このように多様な機能を支援するためにモバイル機器はさらに大きな貯蔵空間を備えなければならず、さらに速く動作せねばならない。例えば、動画像及び写真撮影機能を含む携帯用電話機は、多量のデータを保存するためにＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）のような大容量のメモリを含む。

また、前記携帯用電話機は、ＯＳ（ＯｐｅｒａｔｉｎｇＳｙｓｔｅｍ）プログラムと多様な機能を支援する応用プログラムとを保存する小容量のフラッシュメモリをさらに含む。このようなフラッシュメモリの代表例として、ＮＯＲ型フラッシュメモリ、ＡＮＤ型フラッシュメモリ、及びＮＡＮＤ型フラッシュメモリがある。フラッシュメモリの型は、その内部に含まれるメモリセルアレイの具現方式によって決定される。すなわち、前記ＮＯＲ型フラッシュメモリは、ＮＯＲ方式で具現されたメモリセルアレイを含む。前記ＮＯＲ方式は、メモリセルアレイに存在する寄生抵抗が減少すべく具現されたアレイ方式である。したがって、前記ＮＯＲ型フラッシュメモリは、前記ＡＮＤ型と前記ＮＡＮＤ型フラッシュメモリに比べてさらに速く動作しうる。しかし、前記ＮＯＲ型フラッシュメモリは、前記ＡＮＤ型及び前記ＮＡＮＤ型フラッシュメモリに比べてさらに大きな占有面積を有し、その製造コストがさらに多くなる。前記ＡＮＤ型フラッシュメモリは、ＡＮＤ方式で具現されたメモリセルアレイを含み、前記ＮＡＮＤ型フラッシュメモリはＮＡＮＤ方式で具現されたメモリセルアレイを含む。前記ＡＮＤ方式と前記ＮＡＮＤ方式は、メモリセル当り占有面積が減少すべく高密度で具現されたアレイ方式である。したがって、前記ＡＮＤ型フラッシュメモリと前記ＮＡＮＤ型フラッシュメモリは、前記ＮＯＲ型フラッシュメモリに比べてさらに小さな占有面積を有し、その製造コストがさらに安い。一方、前記ＡＮＤ型フラッシュメモリと前記ＮＡＮＤ型フラッシュメモリは、前記ＮＯＲ型フラッシュメモリに比べて動作速度がさらに遅い。

一方、従来は、携帯用電話機の高速動作のために、ＮＯＲ型フラッシュメモリが前記携帯用電話機で主に使われていた。しかし、最近は、携帯用電話機の製造コストを低減するために、ＮＯＲ型フラッシュメモリより相対的に製造コストの安いＮＡＮＤ型フラッシュメモリが前記携帯用電話機で使われている。また、ＮＡＮＤ型フラッシュメモリの前述した短所を補完するために、ＮＡＮＤ型フラッシュメモリに保存された前記特定プログラムを相対的に速い動作速度を有するＤＲＡＭのような大容量メモリの一部領域にあらかじめコピーして、プロセッサーをして前記ＤＲＡＭをアクセスして前記コピーされた特定プログラムを実行させている。これと関連した従来の技術として、マルチチップを含む半導体装置が特許文献１に記載されている。

図１は、従来のＤＲＡＭとフラッシュメモリの動作関係を説明するためのブロック図である。図１を参照すれば、メモリバス１１を通じてＣＰＵ１２、ＤＲＡＭ２０、ＤＭＡ１３、フラッシュメモリ１４が相互連結される。また、前記ＤＭＡ１３は、前記ＤＲＡＭ２０と前記フラッシュメモリ１４との間にさらに連結される。特定プログラムが実行される時、前記フラッシュメモリ１４に保存されたＯＳプログラム及び応用プログラムは前記ＤＭＡ１３により前記ＤＲＡＭ２０に伝達され、前記ＤＲＡＭ２０のメモリセルアレイの一部領域に保存される。すなわち、前記フラッシュメモリ１４に保存された前記ＯＳプログラムと前記応用プログラムが、前記ＤＲＡＭ２０にコピーされる。次いで、前記ＣＰＵ１２は、高速で動作する前記ＤＲＡＭ２０をアクセスして前記特定プログラムを実行する。

図２は、図１に示されたＤＲＡＭを詳細に示すブロック図である。図２を参照すれば、前記ＤＲＡＭ２０は、ロー(row)アドレスバッファ２１、カラム(column)アドレスバッファ２２、ローデコーダ２３、カラムデコーダ２４、及びメモリセルアレイ２７を含む。前記メモリセルアレイ２７は前記フラッシュメモリ１４（図１参照）から伝達されるプログラムを保存するための領域２８を含む。しかし、前記ＤＲＡＭ２０の書込み動作において、プログラムのエラーまたはチップセットの誤動作によって前記ＤＲＡＭ２０に正しくないアドレス信号が入力される場合、前記領域２８に正しくないデータが書き込まれうる。その結果、前記ＤＲＡＭ２０を含む全体システムが誤動作を起こす恐れがある。また、前記領域２８に正しくないデータが書込まれる場合、これを検証することが非常に難しいという実情である。
米国特許第６，５８７，３９３号明細書

本発明が解決しようとする技術的課題は、書込み動作時、メモリセルアレイの一部領域に書込まれるデータをマスキングする半導体メモリ装置を提供することである。

本発明が解決しようとする他の技術的課題は、書込み動作時、メモリセルアレイの一部領域に書込まれるデータをマスキングする方法を提供することである。

前記技術的課題を達成するための本発明に係る半導体メモリ装置は、メモリセルアレイ、ローアドレスバッファ、カラムアドレスバッファ、書込み保護回路、及びカラムデコーダを備えることを特徴とする。メモリセルアレイは、複数のメモリセルを含み、複数のメモリセルのうち、一部にフラッシュメモリから伝達されるプログラムデータが保存される。ローアドレスバッファは、第１ストローブ信号に応答してアドレスピンを通じてローアドレス信号を受信する。カラムアドレスバッファは、第２ストローブ信号に応答してアドレスピンを通じてカラムアドレス信号を受信する。書込み保護回路は、第１制御信号に応答してイネーブルされるか、またはディセーブルされ、イネーブルされる時、ローアドレス信号、第２ストローブ信号、及び第２制御信号に応答してマスキング制御信号を出力する。カラムデコーダは、マスキング制御信号に応答して、カラムアドレス信号をデコーディングしてメモリセルアレイでデコーディングされたカラムアドレス信号に対応するカラム選択ラインをイネーブルさせるか、またはメモリセルアレイのカラム選択ラインを何れもディセーブルさせる。

前記他の技術的課題を達成するための本発明による書込みデータのマスキング方法は、メモリセルアレイを含む半導体メモリ装置で前記メモリセルアレイの一部領域に書込まれるデータをマスキングする方法において、（ａ）マスキングされる基準アドレス信号を書込み保護回路に保存する段階と、（ｂ）前記半導体メモリ装置の書込み動作時、保存された前記基準アドレス信号とローアドレス信号とを比較する段階と、（ｃ）前記ローアドレス信号と前記基準アドレス信号とが同一である時、マスキング制御信号をイネーブルさせる段階と、（ｄ）前記マスキング制御信号がイネーブルされる時、前記メモリセルアレイのカラム選択ラインを何れもディセーブルさせる段階と、を含むことを特徴とする。

本発明による半導体メモリ装置及びそのマスキング方法は、メモリセルアレイで保護しようとする一部領域に正しくないデータが書込まれることを防止しうる。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び図面に記載された内容を参照せねばならない。

以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。

図３は、本発明による半導体メモリ装置を示すブロック図である。図３を参照すれば、前記半導体メモリ装置１００は、ローアドレスバッファ１１０、カラムアドレスバッファ１２０、ローデコーダ１３０、書込み保護回路１４０、カラムデコーダ１５０、及びメモリセルアレイ１８０を含む。前記ローアドレスバッファ１１０は、第１ストローブ信号／ＲＡＳに応答してアドレスピン（図示せず）を通じて外部から受信されるローアドレス信号Ｒ＿ＡＤＤを前記ローデコーダ１３０に出力する。前記カラムアドレスバッファ１２０は、第２ストローブ信号／ＣＡＳに応答して前記アドレスピンを通じて外部から受信されるカラムアドレス信号Ｃ＿ＡＤＤを前記カラムデコーダ１５０に出力する。ここで、前記第１及び第２ストローブ信号／ＲＡＳ、／ＣＡＳは同時にイネーブルされるものではなく、１つずつイネーブルされるので、前記ローアドレスバッファ１１０と前記カラムアドレスバッファ１２０は、相互独立して動作する。前記ローデコーダ１３０は、前記ローアドレス信号Ｒ＿ＡＤＤをデコーディングし、前記メモリセルアレイ１８０のワードライン１６０のうち、デコーディングされたローアドレス信号に対応するワードラインを活性化させる。

前記書込み保護回路１４０は、外部から入力される制御信号ＥＣＴＬに応答してイネーブルされるか、またはディセーブルされる。前記書込み保護回路１４０は、イネーブルされる時、前記ローアドレス信号Ｒ＿ＡＤＤ、前記第２ストローブ信号／ＣＡＳ、及び外部から入力されるチップ選択信号／ＣＳと書込みイネーブル信号／ＷＥに応答してマスキング制御信号ＭＷＲ＿ＣＴＬを出力する。前記書込み保護回路１４０の構成及び具体的な動作は、図４を参照してさらに詳細に後述される。

前記カラムデコーダ１５０は、前記マスキング制御信号ＭＷＲ＿ＣＴＬに応答して動作する。さらに詳細には、前記マスキング制御信号ＭＷＲ＿ＣＴＬがディセーブルされる時、前記カラムデコーダ１５０は前記カラムアドレス信号Ｃ＿ＡＤＤをデコーディングし、前記メモリセルアレイ１８０のカラム選択ライン１７０のうち、デコーディングされたカラムアドレス信号に対応するカラム選択ラインをイネーブルさせる。また、前記マスキング制御信号ＭＷＲ＿ＣＴＬがイネーブルされる時、前記カラムデコーダ１５０は前記メモリセルアレイ１８０のカラム選択ライン１７０を何れもディセーブルさせる。

前記メモリセルアレイ１８０は、複数のメモリセルを各々含むサブメモリセルアレイブロック１８１〜１８４を含み、前記メモリセルアレイ１８０の一部領域（以下、プログラムコピー領域であると称する）１９０は外部のフラッシュメモリ（図１の１４参照）から伝達されるプログラムデータが保存される。前記プログラムコピー領域１９０の大きさは、必要によって拡大または縮小されうる。例えば、前記プログラムコピー領域１９０は、前記サブ−メモリセルアレイブロック１８１〜１８４のうち、何れか１つであるか、または１つのサブメモリセルアレイブロックの一部になりうる。図３では、前記プログラムコピー領域１９０が前記サブメモリセルアレイブロック１８４と前記サブメモリセルアレイブロック１８２の一部を含むと図示されている。

図４は、図３に示された書込み保護回路１４０を示す図面である。図４を参照すれば、前記書込み保護回路１４０は、制御レジスタ１４１、第１レジスタＦＲ０〜ＦＲＮ（Ｎは、整数）、第２レジスタＳＲ１、ＳＲ２、第１比較器ＦＣ０〜ＦＣＮ（Ｎは、整数）、第２比較器ＳＣ１、ＳＣ２、及び論理回路１４２を含む。前記制御レジスタ１４１は、前記制御信号ＥＣＴＬに応答して第１及び第２レジスタ制御信号ＲＣＴＬ１、ＲＣＴＬ２を出力する。さらに詳細には、前記制御レジスタ１４１が前記制御信号ＥＣＴＬにより所定値にセットされ、そのセットされた値によって前記第１及び第２レジスタ制御信号ＲＣＴＬ１、ＲＣＴＬ２を出力する。例えば、第１設定値を含む前記制御信号ＥＣＴＬにより前記制御レジスタ１４１が前記第１設定値にセットされる時、前記制御レジスタ１４１は、前記第１レジスタ制御信号ＲＣＴＬ１をイネーブルさせる。また、第２設定値を含む前記制御信号ＥＣＴＬにより前記制御レジスタ１４１が前記第２設定値にセットされる時、前記制御レジスタ１４１は前記第２レジスタ制御信号ＲＣＴＬ２をイネーブルさせる。第３設定値を含む前記制御信号ＥＣＴＬにより前記制御レジスタ１４１が前記第３設定値にセットされる時、前記制御レジスタ１４１は前記第１及び第２レジスタ制御信号ＲＣＴＬ１、ＲＣＴＬ２を何れもディセーブルさせる。例えば、前記制御信号ＥＣＴＬは、ＥＭＲＳ（ＥｘｔｅｎｄｅｄＭｏｄｅＲｅｇｉｓｔｅｒＳｅｔ）信号でありうる。前記ＥＭＲＳ信号については、当業者ならば理解できるので、その具体的な説明は省略する。

前記第１及び第２レジスタＦＲ０〜ＦＲＮ、ＳＲ１、ＳＲ２は、前記第１及び第２レジスタ制御信号ＲＣＴＬ１、ＲＣＴＬ２に応答して動作する。さらに詳細には、前記第１レジスタ制御信号ＲＣＴＬ１がイネーブルされる時、前記第１レジスタＦＲ０〜ＦＲＮが前記アドレスピンを通じて受信される基準アドレス信号ＲＦ＿ＡＤＤの基準アドレスＲＦ＿Ａ０〜ＲＦ＿ＡＮを各々保存し、前記第２レジスタＳＲ１、ＳＲ２が前記基準アドレス信号ＲＦ＿ＡＤＤの基準バンクアドレスＲＦ＿ＢＡ０、ＲＦ＿ＢＡ１を各々保存する。ここで、前記基準アドレス信号ＲＦ＿ＡＤＤは、前記半導体メモリ装置１００の書込み動作時、書込まれるデータがマスキングされねばならない前記プログラムコピー領域１９０に対応するアドレス信号である。

また、前記第２レジスタ制御信号ＲＣＴＬ２がイネーブルされる時、前記第１レジスタＦＲ０〜ＦＲＮは、保存された前記基準アドレスＲＦ＿Ａ０〜ＲＦ＿ＡＮを各々出力し、前記第２レジスタＳＲ１、ＳＲ２は保存された前記基準バンクアドレスＲＦ＿ＢＡ０、ＲＦ＿ＢＡ１を各々出力する。

前記第１比較器ＦＣ０〜ＦＣＮは、前記第１レジスタＦＲ０〜ＦＲＮから受信される前記基準アドレスＲＦ＿Ａ０〜ＲＦ＿ＡＮと前記ローアドレス信号Ｒ＿ＡＤＤのローアドレスＡ０〜ＡＮとを比較し、その比較結果によって、第１比較信号Ｃ０〜ＣＮを各々出力する。さらに詳細には、前記基準アドレスＲＦ＿Ａ０〜ＲＦ＿ＡＮと前記ローアドレスＡ０〜ＡＮとが同一である時、前記第１比較器ＦＣ０〜ＦＣＮが前記第１比較信号Ｃ０〜ＣＮをイネーブルさせ、前記基準アドレスＲＦ＿Ａ０〜ＲＦ＿ＡＮと前記ローアドレスＡ０〜ＡＮとが相異なる時、前記第１比較器ＦＣ０〜ＦＣＮが前記第１比較信号Ｃ０〜ＣＮをディセーブルさせる。

前記第２比較器ＳＣ１、ＳＣ２は、前記第２レジスタＳＲ１、ＳＲ２から受信される前記基準バンクアドレスＲＦ＿ＢＡ０、ＲＦ＿ＢＡ１と前記ローアドレス信号Ｒ＿ＡＤＤのバンクアドレスＢＡ０、ＢＡ１とを比較し、その比較結果によって第２比較信号ＣＢ０、ＣＢ１を各々出力する。さらに詳細には、前記基準バンクアドレスＲＦ＿ＢＡ０、ＲＦ＿ＢＡ１と前記バンクアドレスＢＡ０、ＢＡ１とが同一である時、前記第２比較器ＳＣ１、ＳＣ２が前記第２比較信号ＣＢ０、ＣＢ１をイネーブルさせ、前記基準バンクアドレスＲＦ＿ＢＡ０、ＲＦ＿ＢＡ１と前記バンクアドレスＢＡ０、ＢＡ１とが相異なる時、前記第２比較器ＳＣ１、ＳＣ２が前記第２比較信号ＣＢ０、ＣＢ１をディセーブルさせる。

前記バンクアドレスＢＡ０、ＢＡ１の値は、前記サブメモリセルアレイブロック１８１〜１８４（図３参照）を示す。例えば、前記バンクアドレスＢＡ０、ＢＡ１の値が、”００”である時、前記サブメモリセルアレイブロック１８１を、”０１”である時に前記サブメモリセルアレイブロック１８２を、”１０”である時に前記サブ−メモリセルアレイブロック１８３を、”１１”である時に前記サブメモリセルアレイブロック１８４を各々示しうる。

前記論理回路１４２は、前記第１及び第２比較信号Ｃ０〜ＣＮ、ＣＢ０、ＣＢ１、前記第２ストローブ信号／ＣＡＳ、前記チップ選択信号／ＣＳ、及び書込みイネーブル信号／ＷＥに応答して、前記マスキング制御信号ＭＷＲ＿ＣＴＬを出力する。前記論理回路１４２は、ＮＡＮＤゲート１４３とＮＯＲゲート１４４とを含む。ここで、前記マスキング制御信号ＭＷＲ＿ＣＴＬを出力する限り、前記論理回路１４２の構成は多様に変更されうる。前記ＮＡＮＤゲート１４３は、前記第１及び第２比較信号Ｃ０〜ＣＮ、ＣＢ０、ＣＢ１に応答して論理信号ＬＯＧを出力する。さらに詳細には、前記第１及び第２比較信号Ｃ０〜ＣＮ、ＣＢ０、ＣＢ１が何れもイネーブルされる時、前記ＮＡＮＤゲート１４３が前記論理信号ＬＯＧをディセーブルさせる。また、前記第１及び第２比較信号Ｃ０〜ＣＮ、ＣＢ０、ＣＢ１のうち、少なくとも何れか１つがディセーブルされる時、前記ＮＡＮＤゲート１４３が前記論理信号ＬＯＧをイネーブルさせる。

前記ＮＯＲゲート１４４は、前記論理信号ＬＯＧ、前記第２ストローブ信号／ＣＡＳ、前記チップ選択信号／ＣＳ、及び前記書込みイネーブル信号／ＷＥに応答して前記マスキング制御信号ＭＷＲ＿ＣＴＬを出力する。さらに詳細には、前記論理信号ＬＯＧ、前記第２ストローブ信号／ＣＡＳ、前記チップ選択信号／ＣＳ、及び前記書込みイネーブル信号／ＷＥが何れもディセーブルされる時、前記ＮＯＲゲート１４４が前記マスキング制御信号ＭＷＲ＿ＣＴＬをイネーブルさせ、それ以外の場合、前記ＮＯＲゲート１４４が前記マスキング制御信号ＭＷＲ＿ＣＴＬをディセーブルさせる。

次いで、前述したように構成された前記半導体メモリ装置１００の書込み動作時、前記プログラムコピー領域１９０に書込まれるデータをマスキングする動作過程を説明する。まず、前記書込み保護回路１４０の前記制御レジスタ１４１が第１設定値を有する前記制御信号ＥＣＴＬを受信し、前記第１設定値にセットされれば、前記制御レジスタ１４１は前記第１レジスタ制御信号ＲＣＴＬ１をイネーブルさせる。前記第１レジスタ制御信号ＲＣＴＬ１に応答し、前記第１レジスタＦＲ０〜ＦＲＮが前記基準アドレス信号ＲＦ＿ＡＤＤの基準アドレスＲＦ＿Ａ０〜ＲＦ＿ＡＮを各々保存する。また、前記第１レジスタ制御信号ＲＣＴＬ１に応答し、前記第２レジスタＳＲ１、ＳＲ２が前記基準アドレス信号ＲＦ＿ＡＤＤの基準バンクアドレスＲＦ＿ＢＡ０、ＲＦ＿ＢＡ１を各々保存する（図５の５０１）。

また、前記制御レジスタ１４１が第２設定値を有する前記制御信号ＥＣＴＬを受信し、前記第２設定値にセットされれば、前記制御レジスタ１４１は前記第１レジスタ制御信号ＲＣＴＬ１をディセーブルさせ、前記第２レジスタ制御信号ＲＣＴＬ２をイネーブルさせる。前記第２レジスタ制御信号ＲＣＴＬ２に応答して、前記第１及び第２レジスタＦＲ０〜ＦＲＮ、ＳＲ１、ＳＲ２が保存された前記基準アドレスＲＦ＿Ａ０〜ＲＦ＿ＡＮと前記基準バンクアドレスＲＦ＿ＢＡ０、ＲＦ＿ＢＡ１とを各々出力する。

前記ローアドレスバッファ１１０は、前記第１ストローブ信号／ＲＡＳに応答して前記アドレスピンを通じて前記ローアドレス信号Ｒ＿ＡＤＤを受信して出力する。前記第１比較器ＦＣ０〜ＦＣＮは、前記第１レジスタＦＲ０〜ＦＲＮから受信される前記基準アドレスＲＦ＿Ａ０〜ＲＦ＿ＡＮと、前記ローアドレスバッファ１１０から受信される前記ローアドレス信号Ｒ＿ＡＤＤのローアドレスＡ０〜ＡＮを各々比較する（図５の５０２）。前記第１比較器ＦＣ０〜ＦＣＮは、前記基準アドレスＲＦ＿Ａ０〜ＲＦ＿ＡＮと前記ローアドレスＡ０〜ＡＮとが同一である時、第１比較信号Ｃ０〜ＣＮをイネーブルさせる。

前記第２比較器ＳＣ１、ＳＣ２は、前記第２レジスタＳＲ１、ＳＲ２から受信される前記基準バンクアドレスＲＦ＿ＢＡ０、ＲＦ＿ＢＡ１と前記ローアドレス信号Ｒ＿ＡＤＤのバンクアドレスＢＡ０、ＢＡ１を各々比較する。前記第２比較器ＳＣ１、ＳＣ２は、前記基準バンクアドレスＲＦ＿ＢＡ０、ＲＦ＿ＢＡ１と前記バンクアドレスＢＡ０、ＢＡ１が同一である時、前記第２比較信号ＣＢ０、ＣＢ１をイネーブルさせる。

次いで、前記論理回路１４２のＮＡＮＤゲート１４３は前記第１及び第２比較信号Ｃ０〜ＣＮ、ＣＢ０、ＣＢ１が何れもイネーブルされる時、論理信号ＬＯＧをディセーブルさせる。また、前記第１及び第２比較信号Ｃ０〜ＣＮ、ＣＢ０、ＣＢ１のうち、少なくとも何れか１つがディセーブルされる時、前記ＮＡＮＤゲート１４３は前記論理信号ＬＯＧをイネーブルさせる。前記論理信号ＬＯＧ、前記第２ストローブ信号／ＣＡＳ、前記チップ選択信号／ＣＳ、及び前記書込みイネーブル信号／ＷＥが何れもディセーブルされる時、前記論理回路１４２のＮＯＲゲート１４４が前記マスキング制御信号ＭＷＲ＿ＣＴＬをイネーブルさせる（図５の５０３）。この際、前記マスキング制御信号ＭＷＲ＿ＣＴＬに応答して、前記カラムデコーダ１５０が前記メモリセルアレイ１８０の前記カラム選択ライン１７０を何れもディセーブルさせる（図５の５０４）。その結果、前記半導体メモリ装置１００の書込み動作時、前記メモリセルアレイ１８０で前記基準アドレス信号ＲＦ＿ＡＤＤに対応する領域、すなわち、前記プログラムコピー領域１９０にデータが書込まれることが防止されうる。

本発明は、図面に示された実施例に基づいて説明されたが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他実施例が可能であるという点を理解しうる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まるべきである。

本発明は、携帯用機器などに使われる半導体メモリ装置関連の技術分野に好適に適用されうる。

従来のＤＲＡＭとフラッシュメモリとの動作関係を説明するためのブロック図である。図１に示されたＤＲＡＭを詳細に示すブロック図である。本発明による半導体メモリ装置を示すブロック図である。図３に示された書込み保護回路を詳細に示す図面である。本発明による書込みデータマスキング方法のフローチャートである。

符号の説明

１００半導体メモリ装置
１１０ローアドレスバッファ
１２０カラムアドレスバッファ
１３０ローデコーダ
１４０書込み保護回路
１５０カラムデコーダ
１６０ワードライン
１７０カラム選択ライン
１８０メモリセルアレイ
１８１〜１８４サブメモリセルアレイブロック

Claims

複数のメモリセルを含み、前記複数のメモリセルのうち、少なくとも１つのメモリセルにフラッシュメモリから伝達されるプログラムデータが保存されるメモリセルアレイと、
第１ストローブ信号に応答してアドレスピンを通じてローアドレス信号を受信するローアドレスバッファと、
第２ストローブ信号に応答して前記アドレスピンを通じてカラムアドレス信号を受信するカラムアドレスバッファと、
第１制御信号に応答してイネーブルされるか、またはディセーブルされ、イネーブルされる時、前記ローアドレス信号、前記第２ストローブ信号、及び第２制御信号に応答してマスキング制御信号を出力する書込み保護回路と、
前記マスキング制御信号に応答し、前記カラムアドレス信号をデコーディングして前記メモリセルアレイでデコーディングされたカラムアドレス信号に対応するカラム選択ラインをイネーブルさせるか、または前記メモリセルアレイのカラム選択ラインを何れもディセーブルさせるカラムデコーダと、を備えることを特徴とする半導体メモリ装置。
前記書込み保護回路は、第１設定値を有する前記第１制御信号を受信する時、前記アドレスピンを通じて受信される基準アドレス信号を保存し、第２設定値を有する前記第１制御信号を受信する時、前記ローアドレス信号と保存された前記基準アドレス信号とを比較し、その比較結果と前記第２ストローブ信号、及び前記第２制御信号に応答して前記マスキング制御信号を出力することを特徴とする請求項１に記載の半導体メモリ装置。
前記第２制御信号がイネーブルされ、前記ローアドレス信号と前記基準アドレス信号とが同一である時、前記書込み保護回路が前記マスキング制御信号をイネーブルさせ、前記第２制御信号がディセーブルされるか、または前記ローアドレス信号と前記基準アドレス信号とが相異なる時、前記書込み保護回路が前記マスキング制御信号をディセーブルさせることを特徴とする請求項１に記載の半導体メモリ装置。
前記マスキング制御信号がディセーブルされる時、前記カラムデコーダが前記カラムアドレス信号をデコーディングして前記メモリセルアレイでデコーディングされたカラムアドレス信号に対応するカラム選択ラインをイネーブルさせ、前記マスキング制御信号がイネーブルされる時、前記カラムデコーダが前記メモリセルアレイのカラム選択ラインを何れもディセーブルさせることを特徴とする請求項３に記載の半導体メモリ装置。
前記ローアドレス信号をデコーディングし、前記メモリセルアレイでデコーディングされたローアドレス信号に対応する少なくとも１つのワードラインを活性化させるローデコーダをさらに含み、
前記第１制御信号はＥＭＲＳ信号であることを特徴とする請求項１に記載の半導体メモリ装置。
前記第２制御信号は反転されたチップ選択信号と反転された書込みイネーブル信号とを含むことを特徴とする請求項１に記載の半導体メモリ装置。
前記基準アドレス信号は、基準アドレスと基準バンクアドレスとを含み、前記ローアドレス信号は、ローアドレスとバンクアドレスとを含むことを特徴とする請求項１に記載の半導体メモリ装置。
前記書込み保護回路は、
前記第１制御信号により所定値にセットされ、そのセットされた値によって第１及び第２レジスタ制御信号を出力する制御レジスタと、
前記第１レジスタ制御信号に応答して前記基準アドレスを各々保存し、前記第２レジスタ制御信号に応答して保存された前記基準アドレスを各々出力する第１レジスタと、
前記第１レジスタ制御信号に応答して前記基準バンクアドレスを各々保存し、前記第２レジスタ制御信号に応答して保存された前記基準バンクアドレスを各々出力する第２レジスタと、
前記第１レジスタから受信される前記基準アドレスと前記ローアドレスとを比較し、第１比較信号を出力する第１比較器と、
前記第２レジスタから受信される前記基準バンクアドレスと前記バンクアドレスとを比較し、第２比較信号を出力する第２比較器と、
前記第１及び第２比較信号と前記第２制御信号とに応答して前記マスキング制御信号を出力する論理回路と、を含むことを特徴とする請求項７に記載の半導体メモリ装置。
前記制御レジスタは、前記第１制御信号により第１設定値にセットされる時、前記第１レジスタ制御信号をイネーブルさせ、前記第１制御信号により第２設定値にセットされる時、前記第２レジスタ制御信号をイネーブルさせ、前記第１制御信号により第３設定値にセットされる時、前記第１及び第２レジスタ制御信号を何れもディセーブルさせることを特徴とする請求項８に記載の半導体メモリ装置。
前記第１及び第２レジスタ制御信号が何れもディセーブルされる時、前記第１及び第２レジスタが何れもディセーブルされることを特徴とする請求項９に記載の半導体メモリ装置。
前記第１比較器は前記基準アドレスと前記ローアドレスとが同一である時、前記第１比較信号をイネーブルさせ、前記基準アドレスと前記ローアドレスとが相異なる時、前記第１比較信号をディセーブルさせ、
前記第２比較器は、前記基準バンクアドレスと前記バンクアドレスとが同一である時、前記第２比較信号をイネーブルさせ、前記基準バンクアドレスと前記バンクアドレスとが相異なる時、前記第２比較信号をディセーブルさせ、
前記論理回路は、前記第１及び第２比較信号と前記第２制御信号とが何れもイネーブルされる時、前記マスキング制御信号をイネーブルさせ、前記第１及び第２比較信号と前記第２制御信号のうち、何れか１つがディセーブルされる時、前記マスキング制御信号をディセーブルさせることを特徴とする請求項８に記載の半導体メモリ装置。
メモリセルアレイを含む半導体メモリ装置で前記メモリセルアレイの一部領域に書込まれるデータをマスキングする方法において、
（ａ）マスキングされる基準アドレス信号を書込み保護回路に保存する段階と、
（ｂ）前記半導体メモリ装置の書込み動作時、保存された前記基準アドレス信号とローアドレス信号とを比較する段階と、
（ｃ）前記ローアドレス信号と前記基準アドレス信号とが同一である時、マスキング制御信号をイネーブルさせる段階と、
（ｄ）前記マスキング制御信号がイネーブルされる時、前記メモリセルアレイの複数のカラム選択ラインをディセーブルさせる段階と、を含むことを特徴とする書込みデータのマスキング方法。
前記基準アドレス信号を保存する段階は、
基準アドレスを保存する段階と、
基準バンクアドレスを保存する段階と、を含むことを特徴とする請求項１２に記載の書込みデータのマスキング方法。
前記書込み保護回路に保存された前記基準アドレス信号と前記ローアドレス信号とを比較する段階は、
前記基準アドレスと前記ローアドレス信号のローアドレスとを比較する段階と、
前記基準バンクアドレスと前記ローアドレス信号のバンクアドレスとを比較する段階と、を含むことを特徴とする請求項１３に記載の書込みデータのマスキング方法。
前記書込みデータのマスキング方法は、
前記基準アドレスと前記ローアドレスとが同一であると判断されれば、第１比較信号をイネーブルさせる段階と、
前記基準バンクアドレスと前記バンクアドレスとが同一であると判断されれば、第２比較信号をイネーブルさせる段階と、
前記第１比較信号及び前記第２比較信号がイネーブルされる時、前記マスキング制御信号をイネーブルさせる段階と、をさらに備えることを特徴とする請求項１４に記載の書込みデータのマスキング方法。
前記メモリセルアレイの前記複数のカラム選択ラインは、
前記基準アドレス信号のカラム選択ラインに該当することを特徴とする請求項１２に記載の書込みデータのマスキング方法。
前記メモリセルアレイの前記複数のカラム選択ラインは、
前記マスキング制御信号がイネーブルされる時、ディセーブルされることを特徴とする請求項１２に記載の書込みデータのマスキング方法。