CN116482514A - 用于芯片上电自动校准的装置和方法 - Google Patents

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Abstract

本发明公开一种用于芯片上电自动校准的装置和方法，所述装置与所述芯片封装在一起，所述装置包括：FUSE逻辑控制器、FUSE阵列、被校准寄存器和外部校准接口；所述FUSE逻辑控制器和所述FUSE阵列电连接；所述FUSE逻辑控制器与所述外部校准接口均连接于所述芯片的内部总线；所述外部校准接口用于将所述FUSE阵列的所有存储单元的烧录值通过所述内部总线传输至所述FUSE逻辑控制器中；执行烧录时，所述FUSE逻辑控制器基于所述烧录值对所述FUSE阵列执行烧录操作；上电trim时，所述FUSE阵列中的值基于所述FUSE逻辑控制器通过所述内部总线trim至所述被校准寄存器中。

Description

用于芯片上电自动校准的装置和方法
技术领域
本发明涉及芯片测试技术领域，更具体地，涉及一种用于芯片上电自动校准的装置和方法。
背景技术
EFUSE技术广泛应用于对芯片在量产时候的内部参数微调，对于大规模量产芯片时，稳定而又快速、简洁的烧录方式能够大大提高新盘量产的良率。
现有的ADC芯片在出厂时需要进行校准操作，对电压以及内部时钟进行校准操作；测试成本已经成为芯片成本的重要组成部分，减少测试时间具有经济效益；现有的上电trim电路存在上电trim以及烧录时间长，测试成本增加，可控性不足等问题。可靠的上电校准方案，对于芯片的稳定工作具有重要作用。
现有技术在模块层面提出了用于控制FUSE的各种方式，但是在系统层面缺乏可靠的，有效的架构设计。
发明内容
本发明的目的是提出一种用于芯片上电自动校准的装置和方法，能够减少烧录时间和校准时间。
基于上述目的，本发明提供了一种用于芯片上电自动校准的装置，所述装置与所述芯片封装在一起，所述装置包括：
FUSE逻辑控制器、FUSE阵列、被校准寄存器和外部校准接口；
所述FUSE逻辑控制器和所述FUSE阵列电连接；
所述FUSE逻辑控制器与所述外部校准接口均连接于所述芯片的内部总线；
所述外部校准接口用于将所述FUSE阵列的所有存储单元的烧录值通过所述内部总线传输至所述FUSE逻辑控制器中；
执行烧录时，所述FUSE逻辑控制器基于所述烧录值对所述FUSE阵列执行烧录操作；
上电trim时，所述FUSE阵列中的值基于所述FUSE逻辑控制器通过所述内部总线trim至所述被校准寄存器中。
可选方案中，所述FUSE阵列的第0byte的8bit作为空片检测以及锁定标志位，当所述第0byte的高4bit位写入设定值时，标志所述FUSE阵列被锁定，不能被烧录。
可选方案中，所述FUSE阵列的第0byte的低4bit为全0时，标志所述FUSE阵列为空片，上电不进行tirm操作；当第0byte的低4bit写入任意非0值，标志所述FUSE阵列为非空片，上电时将所述FUSE阵列中的值trim至所述被校准寄存器中。
可选方案中，所述FUSE逻辑控制器具有第一寄存器，所述烧录值存储在所述第一寄存器中。
可选方案中，所述FUSE逻辑控制器具有第二寄存器；根据所述被校准寄存器的数量和空间，确定FUSE阵列的地址区间，并将所述地址的值存储在所述第二寄存器中，从而控制所述FUSE逻辑控制器上电trim的区间范围。
可选方案中，所述芯片包括ADC芯片。
本发明还提供了一种用于芯片上电自动校准的方法，包括：
FUSE阵列的所有存储单元的初始状态为未烧断状态，初始值为0；
预先将FUSE阵列的各存储单元的待烧录值通过所述芯片的内部总线存储在FUSE逻辑控制器中，其中需要执行烧录的存储单元的所述烧录值为1，不需要执行烧录的存储单元的所述烧录值为0；
执行烧录时，基于所述烧录值对所述FUSE阵列执行烧录操作，使相应存储单元的FUSE值变为1，对于未执行烧录的存储单元，执行地址跳过操作；
上电trim时，将烧录后的所述FUSE阵列的值基于所述FUSE逻辑控制器通过所述内部总线trim至被校准寄存器中。
可选方案中，所述FUSE阵列的第0byte的8bit作为空片检测以及锁定标志位，当所述第0byte的高4bit位写入设定值时，标志所述FUSE阵列被锁定，不能被烧录。
可选方案中，当所述FUSE阵列的第0byte的低4bit为全0时，标志所述FUSE阵列为空片，上电不进行tirm操作；当第0byte的低4bit写入任意非0值，标志所述FUSE阵列为非空片，上电时将所述FUSE阵列中的值trim至所述被校准寄存器中。
可选方案中，所述FUSE逻辑控制器具有第二寄存器；根据所述被校准寄存器的数量和空间，确定FUSE阵列的地址区间，并将所述地址的值存储在所述第二寄存器中，从而控制所述FUSE逻辑控制器上电trim的区间范围。
本发明的有益效果在于：
a)对于非trim的地址在烧录FUSE时执行跳过操作，大幅减少烧录时间，降低测试成本。
b)增加空片检测特性，空片FUSE阵列上电时不进行校准操作，保持电路的稳定性。
c)上电校准区间可控，有效利用FUSE阵列空间，减少上电校准时间。
d)安全性设计，用户不能通过任何手段更改FUSE阵列中的值。
e)精简设计，通过单个byte烧录以及读取的方式，尽可能减少FUSE逻辑控制器内部寄存器的使用。
本发明具有其它的特性和优点，这些特性和优点从并入本文中的附图和随后的具体实施方式中将是显而易见的，或者将在并入本文中的附图和随后的具体实施方式中进行详细陈述，这些附图和具体实施方式共同用于解释本发明的特定原理。
附图说明
通过结合附图对本发明示例性实施例进行更详细的描述，本发明的上述以及其它目的、特征和优势将变得更加明显。
图1示出了现有技术一种用于芯片上电自动校准的装置的结构示意图。
具体实施方式
下面将更详细地描述本发明。虽然本发明提供了优选的实施例，然而应该理解，可以以各种形式实现本发明而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了使本发明更加透彻和完整，并且能够将本发明的范围完整地传达给本领域的技术人员。
实施例1
本实施例提供了一种用于芯片上电自动校准的装置，所述装置与所述芯片封装在一起，所述装置包括：
FUSE逻辑控制器、FUSE阵列、被校准寄存器和外部校准接口；
所述FUSE逻辑控制器和所述FUSE阵列电连接；
所述FUSE逻辑控制器与所述外部校准接口均连接于所述芯片的内部总线；
所述外部校准接口用于将所述FUSE阵列的所有存储单元的烧录值通过所述内部总线传输至所述FUSE逻辑控制器中；
执行烧录时，所述FUSE逻辑控制器基于所述烧录值对所述FUSE阵列执行烧录操作；
上电trim时，所述FUSE阵列中的值基于所述FUSE逻辑控制器通过所述内部总线trim至所述被校准寄存器中。
本实施例中，该装置具有安全保护机制。FUSE控制逻辑对用户不可见，FUSE逻辑控制器内部的寄存器使用KEY保护，操作FUSE控制逻辑之前，需解锁KEY。所述FUSE阵列的第0byte的8bit作为空片检测以及锁定标志位，当所述第0byte的高4bit位写入设定值时，标志所述FUSE阵列被锁定，不能被烧录。当第0byte的低4bit为全0时，标志所述FUSE阵列为空片，上电不进行tirm操作；当第0byte的低4bit写入任意非0值，标志所述FUSE阵列为非空片，上电时将所述FUSE阵列中的值trim至所述被校准寄存器中。
本实施例的Tirm区间可控，所述FUSE逻辑控制器具有第二寄存器；根据所述被校准寄存器的数量和空间，确定FUSE阵列的地址区间，并将所述地址的值存储在所述第二寄存器中，从而控制所述FUSE逻辑控制器上电trim的区间范围。例如对于64byte的fuse空间，只需要trim两个寄存器，此时可控的trim区间特性，将会大大缩短上电trim的时间，不需要将0-63地址全部load出来，只需要将对应的1-2地址内容进行load，即结束上电load过程，实现按需求确定所需时间，因此大大缩短了在部分地址load的时间。
对于烧录操作以及读取操作，用户预先将烧录值写入FUSE逻辑控制器的第一寄存器中，然后调起烧录操作。读取同理。此设计可以减少FUSE逻辑控制器内部寄存器的使用。
实施例2
本实施例提供了一种用于芯片上电自动校准的方法，包括：
FUSE阵列的所有存储单元的初始状态为未烧断状态，初始值为0；
预先将FUSE阵列的各存储单元的待烧录值通过所述芯片的内部总线存储在FUSE逻辑控制器中，其中需要执行烧录的存储单元的所述烧录值为1，不需要执行烧录的存储单元的所述烧录值为0；
执行烧录时，基于所述烧录值对所述FUSE阵列执行烧录操作，使相应存储单元的FUSE值变为1，对于未执行烧录的存储单元，执行地址跳过操作；
上电trim时，将烧录后的所述FUSE阵列的值基于所述FUSE逻辑控制器通过所述内部总线trim至被校准寄存器中。
本实施例中，具有安全保护机制，FUSE控制逻辑对用户不可见，FUSE逻辑控制器内部的寄存器使用KEY保护，操作FUSE控制逻辑之前，需解锁KEY。所述FUSE阵列的第0byte的8bit作为空片检测以及锁定标志位，当所述第0byte的高4bit位写入设定值时，标志所述FUSE阵列被锁定，不能被烧录。当第0byte的低4bit为全0时，标志所述FUSE阵列为空片，上电不进行tirm操作；当第0byte的低4bit写入任意非0值，标志所述FUSE阵列为非空片，上电时将所述FUSE阵列中的值trim至所述被校准寄存器中。
本实施例的Tirm区间可控，所述FUSE逻辑控制器具有第二寄存器；根据所述被校准寄存器的数量和空间，确定FUSE阵列的地址区间，并将所述地址的值存储在所述第二寄存器中，从而控制所述FUSE逻辑控制器上电trim的区间范围。例如对于64byte的fuse空间，只需要trim两个寄存器，此时可控的trim区间特性，将会大大缩短上电trim的时间。
对于烧录操作以及读取操作，用户预先将烧录值写入FUSE逻辑控制器的第一寄存器中，然后调起烧录操作。读取同理。此设计可以减少FUSE逻辑控制器内部寄存器的使用。
以上两个实施例采用单个byte执行烧录操作，尽可能减少FUSE逻辑控制器内部寄存器的使用，有效的减小了装置的面积。通过地址跳过烧录操作，可以大幅减少烧录时间。通过设置trim地址区间，可以减少上电trim时间。安全防护机制可以有效保护被trim的值不会被用户非法篡改。增加空片检测特性，空片FUSE阵列上电时不进行校准操作，保持电路的稳定性。
以上已经描述了本发明的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。

Claims (10)

1.一种用于芯片上电自动校准的装置，其特征在于，所述装置与所述芯片封装在一起，所述装置包括：
FUSE逻辑控制器、FUSE阵列、被校准寄存器和外部校准接口；
所述FUSE逻辑控制器和所述FUSE阵列电连接；
所述FUSE逻辑控制器与所述外部校准接口均连接于所述芯片的内部总线；
所述外部校准接口用于将所述FUSE阵列的所有存储单元的烧录值通过所述内部总线传输至所述FUSE逻辑控制器中；
执行烧录时，所述FUSE逻辑控制器基于所述烧录值对所述FUSE阵列执行烧录操作；
上电trim时，所述FUSE阵列中的值基于所述FUSE逻辑控制器通过所述内部总线trim至所述被校准寄存器中。
2.根据权利要求1所述的用于芯片上电自动校准的装置，其特征在于，所述FUSE阵列的第0byte的8bit作为空片检测以及锁定标志位，当所述第0byte的高4bit位写入设定值时，标志所述FUSE阵列被锁定，不能被烧录。
3.根据权利要求2所述的用于芯片上电自动校准的装置，其特征在于，所述FUSE阵列的第0byte的低4bit为全0时，标志所述FUSE阵列为空片，上电不进行tirm操作；当第0byte的低4bit写入任意非0值，标志所述FUSE阵列为非空片，上电时将所述FUSE阵列中的值trim至所述被校准寄存器中。
4.根据权利要求1所述的用于芯片上电自动校准的装置，其特征在于，所述FUSE逻辑控制器具有第一寄存器，所述烧录值存储在所述第一寄存器中。
5.根据权利要求1所述的用于芯片上电自动校准的装置，其特征在于，所述FUSE逻辑控制器具有第二寄存器；根据所述被校准寄存器的数量和空间，确定FUSE阵列的地址区间，并将所述地址的值存储在所述第二寄存器中，从而控制所述FUSE逻辑控制器上电trim的区间范围。
6.根据权利要求1所述的用于芯片上电自动校准的装置，其特征在于，所述芯片包括ADC芯片。
7.一种用于芯片上电自动校准的方法，其特征在于，包括：
FUSE阵列的所有存储单元的初始状态为未烧断状态，初始值为0；
预先将FUSE阵列的各存储单元的待烧录值通过所述芯片的内部总线存储在FUSE逻辑控制器中，其中需要执行烧录的存储单元的所述烧录值为1，不需要执行烧录的存储单元的所述烧录值为0；
执行烧录时，基于所述烧录值对所述FUSE阵列执行烧录操作，使相应存储单元的FUSE值变为1，对于未执行烧录的存储单元，执行地址跳过操作；
上电trim时，将烧录后的所述FUSE阵列的值基于所述FUSE逻辑控制器通过所述内部总线trim至被校准寄存器中。
8.根据权利要求7所述的用于芯片上电自动校准的方法，其特征在于，所述FUSE阵列的第0byte的8bit作为空片检测以及锁定标志位，当所述第0byte的高4bit位写入设定值时，标志所述FUSE阵列被锁定，不能被烧录。
9.根据权利要求8所述的用于芯片上电自动校准的方法，其特征在于，当所述FUSE阵列的第0byte的低4bit为全0时，标志所述FUSE阵列为空片，上电不进行tirm操作；当第0byte的低4bit写入任意非0值，标志所述FUSE阵列为非空片，上电时将所述FUSE阵列中的值trim至所述被校准寄存器中。
10.根据权利要求8所述的用于芯片上电自动校准的方法，其特征在于，所述FUSE逻辑控制器具有第二寄存器；根据所述被校准寄存器的数量和空间，确定FUSE阵列的地址区间，并将所述地址的值存储在所述第二寄存器中，从而控制所述FUSE逻辑控制器上电trim的区间范围。
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