CN112447251A - 存储器装置、操作存储器装置的方法和存储器模块 - Google Patents

存储器装置、操作存储器装置的方法和存储器模块 Download PDF

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Abstract

提供了存储器装置、操作存储器装置的方法和存储器模块。所述存储器装置包括：内置自测试(BIST)单元，用于在上电序列期间测试存储器单元阵列。BIST单元响应于电源稳定信号对存储器单元阵列执行测试，或者响应于阻抗控制(ZQ)校准命令，对存储器单元阵列执行测试。BIST单元响应于写入均衡命令终止正在被执行的测试，或者响应于激活命令终止正在被执行的测试。

Description

存储器装置、操作存储器装置的方法和存储器模块
本申请要求于2019年9月2日提交到韩国知识产权局的第10-2019-0108457号韩国专利申请的权益，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
发明构思涉及一种存储器装置、存储器模块和存储器测试方法，更具体地，涉及通过在上电序列期间测试和修复存储器单元来确保存储器装置的操作稳定性。
背景技术
在启动计算系统时，在计算系统中的装置(诸如，存储器模块和图形卡)上执行作为开机自检(POST)的一部分的训练和/或测试。在POST中，对安装有动态随机存取存储器(DRAM)的存储器模块的训练和/或测试包括用于与中央处理器(CPU)和DRAM之间的接口有关的参数的接口调试任务(诸如，时钟训练、写入/读取均衡(leveling)、写入/读取去偏斜(de-skew)和写入/读取居中(centering))。在接口调试操作完成后，在数据写入/读取操作中执行DRAM单元的测试。当发生DRAM单元故障时，可存在由于DRAM单元故障而导致的存储器模块的性能下降。
因此，需要通过在上电序列期间测试DRAM单元来修复有缺陷的单元。
发明内容
根据发明构思的一些实施例，提供一种存储器装置，所述存储器装置包括：存储器核，包括存储器单元阵列；阻抗控制(ZQ)引擎，被配置为：响应于ZQ校准命令，通过使用连接到ZQ端子的ZQ电阻器来执行ZQ校准操作；以及内置自测试(BIST)单元，被配置为：响应于ZQ校准命令生成测试使能信号，并且被配置为基于测试使能信号启动第一测试，第一测试包括存储器单元阵列的测试。
根据发明构思的一些实施例，提供一种操作存储器装置的方法，其中，内置自测试(BIST)单元被配置为测试存储器核，内置自测试(BIST)单元嵌入在存储器装置中。所述方法包括：从存储器装置的外部接收阻抗控制(ZQ)校准命令；响应于ZQ校准命令执行ZQ校准操作；响应于ZQ校准命令生成测试使能信号；以及通过BIST单元启动存储器核的第一测试。
根据发明构思的一些实施例，提供一种存储器装置，所述存储器装置包括：存储器核，包括存储器单元阵列；阻抗控制(ZQ)引擎，被配置为：响应于ZQ校准命令，通过使用连接到ZQ端子的ZQ电阻器执行ZQ校准操作；内置自测试(BIST)单元，被配置为：响应于ZQ校准命令生成测试使能信号，并且被配置为基于测试使能信号启动第一测试，第一测试包括存储器单元阵列的测试。BIST单元包括故障单元表，故障单元表被配置为存储与存储器单元阵列中具有缺陷特性的故障单元有关的信息作为第一测试的结果；训练单元被配置为响应于训练命令来执行与存储器核有关的存储器核参数训练以及存储器装置中的不包括存储器核的其他外围电路的外围电路参数训练；内置自修复(BISR)单元被配置为通过使用存储器单元阵列中的冗余单元用冗余单元替换故障单元。
根据发明构思的一些实施例，提供一种存储器模块，所述存储器模块包括：印刷电路板；多个存储器装置，连接到印刷电路板；以及控制器，被配置为控制所述多个存储器装置。所述多个存储器装置中的每个存储器装置包括：存储器核，包括存储器单元阵列；阻抗控制(ZQ)引擎，被配置为：响应于ZQ校准命令，通过使用连接到ZQ端子的ZQ电阻器来执行ZQ校准操作；以及内置自测试(BIST)单元，被配置为：响应于ZQ校准命令生成测试使能信号。BIST单元被配置为：基于测试使能信号启动第一测试，第一测试包括存储器单元阵列的测试。
附图说明
从下面结合附图的详细描述，将更加清楚地理解发明构思的实施例，其中：
图1是示出根据发明构思的示例实施例的存储器系统的框图；
图2是根据发明构思的示例实施例的图1中的存储器系统的上电序列的流程图；
图3是根据发明构思的示例实施例的图2中的存储器训练的流程图；
图4是示出根据发明构思的示例实施例的图1中的存储器装置的框图；
图5A至图5D是根据图4中的内置自测试(BIST)信号生成器的实施例的电路图；
图6是根据发明构思的示例实施例的根据图4的存储器装置的上电序列的操作时序图；
图7是示出根据发明构思的实施例的用于安装有存储器装置的带寄存器的双列直插式存储器模块(DIMM)(RDIMM)的处理器-存储器系统的框图；以及
图8是示出根据发明构思的实施例的用于安装有存储器装置的低负载DIMM(LRDIMM)的处理器-存储器系统的框图。
具体实施方式
图1是示出根据发明构思的示例实施例的存储器系统100的框图。
参照图1，存储器系统100可包括存储器控制器110和存储器装置120。存储器装置120可包括例如动态随机存取存储器(DRAM)，并且存储器控制器110可控制DRAM的操作。存储器控制器110可作为将时钟信号和命令/地址信号提供给存储器装置120的寄存器时钟驱动器(RCD)进行操作。在一些实施例中，存储器控制器110可被标记为RCD 110。存储器系统100可用任何类型的存储器模块来实现。例如，存储器系统100可被实现为双列直插式存储器模块(DIMM)(诸如，无缓冲双列直插式存储器模块(UDIMM)、带寄存器的DIMM(RDIMM)、低负载DIMM(LRDIMM)、全缓冲DIMM(FBDIMM)、小外形DIMM(SODIMM)等)。
存储器系统100可连接到主机105并且由主机105访问。主机105可包括计算系统。例如，主机105可包括执行各种计算功能(诸如，特定计算或任务)的处理器、微控制器(MPU)和/或中央处理器(CPU)。处理器可包括单核处理器或多个多核处理器(诸如，双核处理器、四核处理器和六核处理器)。处理器还可包括高速缓冲存储器。根据一些实施例，主机105可包括服务器、服务器阵列或服务器场、web服务器、网络服务器、因特网服务器、工作站、小型计算机、大型计算机、网络设备或它们的组合。在一些实施例中，描述了存储器系统100中的一个存储器装置120。然而，发明构思的范围不限于此，并且存储器系统100可包括各种数量的存储器装置120。此外，存储器系统100可包括不同的存储器装置和/或存储器模块。
可通过使用“连接的”和/或“结合的”表述及其派生词来描述一些示例。这些术语可以不必是彼此的同义词。例如，使用术语“连接的”和/或“结合的”描述可指示两个或更多个元件彼此直接物理接触或电接触。此外，术语“组合的”还可表示两个或更多个元件彼此不直接接触，但是仍然彼此协作或交互。
存储器控制器110可包括寄存器控制字(RCW)112，RCW 112用于控制存储器控制器110匹配存储器装置120的初始化和/或操作特性。RCW 112可包括配置存储器控制器110的各种算法，使得存储器控制器110能够正常地与存储器装置120互操作。例如，可在RCW 112中设置指示存储器装置120的频率、定时、驱动、详细操作参数等的代码。存储器装置120的内置自测试(built-in self test，BIST)和/或训练可通过RCW 112代码来执行。
存储器控制器110可经由存储器接口130连接到存储器装置120。为了简化附图，存储器接口130被示出为将存储器控制器110连接到存储器装置120的一条信号线，但是存储器接口130可实际上经由多条信号线将存储器控制器110连接到存储器装置120。存储器接口130可包括用于将存储器控制器110连接到存储器装置120的连接器。连接器可被实现为引脚、球(ball)、信号线和/或其他硬件组件。例如，可经由存储器接口130在存储器控制器110与存储器装置120之间发送和/或接收时钟、命令、地址、数据等。
存储器装置120可包括存储器核122、模式寄存器组(MRS)124、阻抗控制(ZQ)引擎126和测试控制单元128。
存储器核122可包括存储器单元阵列(122a，图4)、行解码器(122b，图4)、列解码器(122c，图4)和感测放大器单元(122d，图4)。存储器单元阵列122a可包括多条字线(WL)和多条位线(BL)、以及在字线(WL)与位线(BL)相交的点处形成的多个存储器单元(MC)。行解码器122b可启用与行地址对应的字线(WL)。感测放大器单元(122d)可感测并放大连接到启用的字线的存储器单元(MC)的数据，并且将放大的存储器单元(MC)的数据发送到位线(BL)。列解码器122c可在突发模式下逐渐增加接收到的列地址，并且选择与逐渐增加的列地址对应的位线(BL)。响应于BIST使能信号(BIST_EN，图4)，存储器核122可在用于执行写入/读取操作的正常操作模式下或在用于执行BIST的测试操作模式下被选择性地控制。当BIST使能信号BIST_EN被激活时，存储器核122的BIST可被执行。BIST使能信号BIST_EN可由测试控制单元128中的BIST单元(128a，图4)生成。
MRS 124可被编程以设置存储器装置120的多个操作选项、各种功能、特性和/或模式。当由存储器控制器110发出MRS命令时，可用提供给存储器接口130的地址总线的适当的位值来对MRS 124进行编程。
作为示例，MRS 124可用于控制突发长度(BL)、列访问选通(CAS)时延(CL)、写入均衡(leveling)启用/禁用、数据终端参考电压(VrefDQ)训练等。BL可被提供以设置可针对读取和/或写入命令访问的列位置的最大数量。CL可被提供以定义读取命令与有效输出数据的第一位之间的时钟周期延迟。写入均衡可被提供以在写入操作期间启用或禁用时钟信号与数据选通信号之间的偏斜补偿。VrefDQ训练可被提供以设置用于读取输入到数据(DQ)端子或从数据(DQ)端子输出的数据的参考电压。VrefDQ训练可基于驱动连接到DQ端子的输入/输出缓冲器的电源电压(VDDQ)来执行。
此外，MRS 124可用于控制与DRAM的通用功能、特性和模式相关的延迟锁相环(DLL)重置、DLL启用/禁用、输出驱动强度、附加时延、终止数据选通(TDQS)启用/禁用、输入/输出缓冲器启用、CAS写入时延、动态终止、写入循环冗余校验(CRC)、多功能寄存器(MPR)定位功能、MPR操作功能、减速模式、MPR读取格式、节电模式、参考电压(Vref)监视、读取前导训练模式、读取前导功能、写入前导功能、命令和地址(C/A)奇偶校验功能、CRC错误状态、C/A奇偶校验错误状态、裸片上终止(ODT)功能、数据屏蔽功能、写入数据总线反转(DBI)功能、读取DBI功能、错误检测代码(EDC)保持模式等。
ZQ引擎126可控制经由存储器接口130传输命令、地址和/或数据的信号线的阻抗匹配。为了减少经由存储器接口130传输的信号的传输时间，信号的摆动宽度可被减小。摆动宽度可以是从信号的最低幅度到最高幅度的差。随着信号的摆动宽度减小，外部噪声对存储器装置120的影响可增加，并且由存储器接口130中的阻抗失配导致的信号反射可变得更严重或更需要相关的考虑。为了解决阻抗失配，存储器装置120可包括ZQ端子125，从存储器控制器110接收ZQ校准命令，并且通过执行ZQ校准操作来控制阻抗匹配。电阻器RZQ可连接在ZQ端子125与地电压VSS之间。电阻器RZQ的值可以是例如约240Ω。
测试控制单元128可包括BIST单元128a、内置自修复(BISR)单元128b和训练单元128c。BIST单元128a可响应于ZQ校准命令而启动对存储器核122执行存储器全单元测试的第一测试。BIST单元128a可响应于存储器装置120的电源稳定信号PVCCH而启动对存储器核122执行测试的第二测试。BIST单元128a可通过选择第一测试和第二测试中的一个来测试存储器核122。BIST单元128a可存储关于存储器核122中具有缺陷特性的有缺陷的单元的信息作为第一测试和/或第二测试的结果。
BISR单元128b可通过使用包括在存储器核122中的冗余单元来用冗余单元替换有缺陷的单元。BISR单元128b可将关于已经用冗余单元修复的有缺陷的单元的信息和关于有缺陷的单元的信息一起存储。
响应于训练命令，训练单元128c可执行与存储器装置120中的存储器核122有关的存储器核参数训练和/或存储器核122以外的其他外围电路的外围电路参数训练。训练单元128c可作为训练对象确定用于存储器核参数和/或外围电路参数的最佳参数。在一些实施例中，训练单元128c被描述为包括在存储器装置120中。然而，训练单元128c可包括在存储器控制器110中，并且存储器控制器110可作为训练对象来执行存储器训练。
图2是图1中的存储器系统100的上电序列的流程图。
参照图2，电力可被供应给存储器系统100，使得存储器系统100可上电(S100)。当存储器系统100上电并且驱动存储器装置120的电源电压(VDD，图4)的电平保持稳定时，存储器装置120可供应电源稳定信号(PVCCH，图4)。存储器装置120可通过使用电源稳定信号PVCCH来控制存储器装置120处于可操作状态。在这种情况下，存储器装置120可通过使用响应于电源稳定信号PVCCH的BIST单元128a启动BIST，作为启动BIST的第一选项(S100a)。
在存储器系统100上电之后，存储器控制器110可设置RCW 112，RCW112用于控制存储器装置120匹配存储器装置120的初始化和/或操作特性(S200)。RCW 112可存储指示存储器装置120的频率、定时、驱动、详细操作参数等的代码，使得存储器控制器110以正常方式与存储器装置120交互。
存储器装置120可将MRS 124设置为存储器装置120的多个操作选项、各种功能、特性和模式(S300)。在MRS 124中，用于设置BL、CL、MPR操作功能、MPR读取格式、写入均衡、VrefDQ训练、读取/写入DBI功能等的代码可被设置。
存储器装置120可从存储器控制器110接收ZQ校准命令并通过使用ZQ引擎126执行ZQ校准操作(S400)。在这种情况下，存储器装置120可通过使用响应于ZQ校准命令的BIST单元128a启动BIST，作为第二选项(S400a)。在这种情况下，存储器装置120的BIST单元128a可能需要被配置，使得BIST不在操作S100a中响应于电源稳定信号PVCCH而启动。
ZQ引擎126可通过对连接到ZQ端子125的电阻器RZQ和对ZQ引擎126中的上拉电阻器执行上拉校准来生成上拉校准代码，或者可通过对ZQ引擎126中的上拉电阻器和下拉电阻器执行下拉校准来生成下拉校准代码。上拉校准代码和/或下拉校准代码可被提供给输入/输出缓冲器。输入/输出缓冲器可根据上拉校准代码和/或下拉校准代码来调节终端电阻值。
在存储器系统100的上电之后执行的ZQ校准操作可能需要在由与ZQ校准命令有关的标准指定的时间段期间完成。例如，ZQ校准操作可在约512个时钟周期内完成。
在ZQ校准操作被执行之后，存储器装置120可通过使用训练单元128c来执行存储器训练，作为存储器接口130中的接口调试操作(S500)。存储器装置120可执行例如时钟训练、地址训练、写入/读取均衡、写入/读取重新居中(re-center)训练等。
图3是图2中的存储器训练操作S500的流程图。
参照图3，存储器装置120可对经由存储器接口130接收的控制信号CTL执行时钟训练(S501)。控制信号CTL可包括片选信号CS、时钟使能信号CKE、行地址选通信号RAS、CAS、写入使能信号WE等。时钟训练可被执行，使得从存储器控制器110发送的控制信号CTL与时钟信号CLK同步地被存储器装置120接收。
存储器装置120可对经由存储器接口130接收的命令CMD执行时钟训练(S502)。命令CMD可包括预充电命令、激活命令、读取命令、写入命令等。时钟训练可被执行，使得从存储器控制器110发送的命令CMD与时钟信号CLK同步地被存储器装置120接收。
存储器装置120可训练用于识别经由存储器接口130接收的信号的接收使能(S503)。存储器装置120可提供用于识别从存储器控制器110发送到训练单元128c的信号的接收的接收使能信号。训练单元128c可包括缓冲电路和定时电路，缓冲电路和定时电路用于将接收使能信号的断言(assertion)与来自存储器控制器110的信号的传输保持一致。在训练单元128c中，可在接收使能训练处理中确定接收使能信号的定时的断言。
存储器装置120可对经由存储器接口130输出的数据DQ执行基本数据选通信号DQS训练(S504)。当数据选通信号DQS与数据DQ被一起输出到存储器控制器110时，存储器装置120可执行读取重新居中训练，使得数据选通信号DQS的边缘在数据DQ的窗中居中。
可通过使用MRS 124的MPR操作功能和MPR读取格式，来执行操作S501中的控制信号CTL的时钟训练、操作S502中的命令CMD的时钟训练、操作S503中的接收使能训练、和/或操作S504中的数据DQ的数据选通信号DSQ的训练。可通过读取MPR中预设的定时校准位序列，来执行控制信号CTL的时钟训练、命令CMD的时钟训练以及接收使能训练。此外，可通过读取MPR中预设的数据模式来执行对数据DQ的数据选通信号DQS的训练。
操作S501至操作S504的训练可以是通过使用MPR而不是使用存储器核122的外围电路参数训练。当外围电路参数训练完成时，训练单元128c可确定使用MPR的训练将不再被执行。在这种情况下，训练单元128c可生成指示不使用MPR的MPR禁用信号MPR_DISEN。MPR禁用信号MPR_DISEN可用作终止由BIST单元128a正执行的BIST的操作的基本信号。
存储器装置120可经由存储器接口130从存储器控制器110接收与写入操作有关的写入均衡命令，并执行写入均衡以补偿接收到的时钟信号CLK与数据选通信号DQS之间的偏斜(S505)。写入均衡可以是对从存储器控制器110输出的数据选通信号DQS进行采样作为时钟信号CLK检测数据选通信号DQS与时钟信号CLK之间的相位关系并且调节数据选通信号DQS的延迟时间的功能。
存储器装置120可基于MPR禁用信号MPR_DISEN并且响应于写入均衡命令，终止由BIST单元128a执行的BIST，作为终止BIST的第一选项(S505a)。
根据与写入均衡有关的写入操作，可从存储器控制器110向存储器装置120顺序地发出激活命令和写入命令。存储器装置120可响应于激活命令而访问存储器核122。在这种情况下，存储器装置120可基于MPR禁用信号MPR_DISEN并且响应于激活命令而终止由BIST单元128a执行的BIST，作为终止BIST的第二选项(S505b)。在这种情况下，存储器装置120的BIST单元128a可能需要被配置，使得BIST不响应于操作S505a中的写入均衡命令而被终止。
当存储器系统100使用DIMM(720，图7)实现时，多个存储器装置120可被安装在存储器系统100上。在存储器接口130中，可采用多点连接(multi-drop)，在多点连接中时钟信号CLK线和C/A信号线以飞越拓扑被布线到多个存储器装置120，并且数据DQ线和数据选通信号DQS线被布线到多个存储器装置120中的每个。
在飞越拓扑中，在写入操作时，当时钟信号CLK经由通过数据链布线的时钟信号CLK线被输入到多个存储器装置120中的每个时，数据DQ和数据选通信号DQS可被输入到多个存储器装置120中的每个。与输入到首先被输入时钟信号CLK的存储器装置120的数据DQ和数据选通信号DQS相比，输入到最后被输入时钟信号CLK的存储器装置120的数据DQ和数据选通信号DQS可以以明显的延迟输入到存储器装置120。因此，多个存储器装置120中的每个可执行写入飞越操作，使得在写入操作期间数据选通信号DQS到达的时间点满足在标准下定义的时间点(S506)。
存储器装置120可对经由存储器接口130输入的数据DQ执行数据选通信号DQS训练(S507)。当数据选通信号DQS与数据DQ被一起输入到存储器控制器110中时，存储器装置120可执行写入重新居中训练，使得数据选通信号DQS的边缘在数据DQ的窗中居中。
存储器装置120可执行写入/读取数据去偏斜操作，以减小经由存储器接口130输入或输出的数据DQ之间的数据输入/输出时间的时间差(S508)。由于当在写入模式下写入数据DQ之间的偏斜增加时有效数据窗减小，因此，存储器装置120可执行用于补偿数据偏斜的写入数据去偏斜操作以确保有效数据裕量。由于当在读取模式下读取数据DQ之间的偏斜增加时有效数据窗减小，因此，存储器装置120可执行用于补偿数据偏斜的读取数据去偏斜操作以确保有效数据裕量或改善的数据裕量。
存储器装置120可执行VrefDQ训练以设置用于读取经由存储器接口130输入或输出的数据DQ的参考电压VrefDQ的电平(例如，写入/读取VrefDQ训练)(S509)。存储器装置120可对参考电压VrefDQ的训练值、VrefDQ训练的范围等执行训练。
作为示例，可通过基于VDDQ将VrefDQ的训练值划分为第一范围Range1和第二范围Range2来提供VrefDQ的训练值。在第一范围Range1中，VrefDQ的最小工作电压可被设置为约VDDQ的60％，并且VrefDQ的最大工作电压可被设置为约VDDQ的92％，在第二范围Range2中，VrefDQ的最小工作电压可被设置为约VDDQ的45％，并且VrefDQ的最大工作电压可被设置为约VDDQ的77％。存储器装置120可执行VrefDQ训练，使得VrefDQ电平进入数据DQ眼图的中间，数据DQ眼图被视为数据DQ的多个转换的叠加。
可能重要的是确定被读取的数据DQ有效的时间，使得存储器控制器110正确地识别从存储器装置120读取的数据DQ。可能重要的是确定被写入的数据DQ有效的时间，使得存储器装置120正确地识别从存储器控制器110接收的数据DQ。为此，指示数据DQ在数据DQ的输入或输出之前是否是有效的特定前导时间可被设置为数据选通信号DQS。存储器装置120可对经由存储器接口130输入或输出的数据DQ执行高电平数据选通信号DQS训练(例如，发送/接收DQ/DQS高级训练)(S510)。
存储器装置120可在根据写入命令输入数据DQ或根据读取命令输出数据DQ之前执行使能训练，使得数据选通信号DQS具有一个时钟周期前导时间或两个时钟周期前导时间。数据选通信号DQS的使能训练可执行调节DLL的延迟的操作，直到使能信号的断言与数据选通信号DQS中的前导指示匹配为止。
在操作S507至操作S510中的训练可以是使用存储器核122的核参数训练。训练单元128c可完成外围电路参数训练和核参数训练，然后将优化的外围电路参数和改善的或优化的核参数存储在参数存储区中。参数存储区可以是例如扩展模式寄存器组(EMRS)或单独的参数寄存器、或者非易失性存储器(诸如，闪存、可擦除可编程只读存储器(EPROM)和/或电EPROM(EEPROM))。存储器装置120可在使用存储在参数存储区中的优化的或改善的外围电路参数和核参数设置的环境下写入和/或读取数据。
图4是示出图1中的存储器装置120的框图。
参照图4，存储器装置120可包括存储器核122、MRS 124、BIST单元128a、BISR单元128b、训练单元128c、电源检测器410和CMD解码器420。BIST单元128a可包括BIST信号生成器430和BIST引擎432。BISR单元128b可包括行修复单元440和列修复单元442。为了简洁起见，参照图1给出的存储器装置120的描述在这里被省略，但是可被应用于图4。
电源检测器410可在存储器装置120的上电之后通过检测电源电压电平是否稳定地保持在电源电压VDD电平，来生成电源稳定信号PVCCH。存储器装置120可响应于电源稳定信号PVCCH进入可操作状态。电源稳定信号PVCCH可被提供给BIST单元128a的BIST信号生成器430。
命令解码器420可经由存储器接口130接收命令CMD，并且将命令CMD存储在命令序列器422中。命令序列器422可根据图2中示出的存储器系统100的上电序列对向存储器装置120发出的命令CMD进行排队。命令序列器422可被配置为顺序地存储命令(诸如，包括用于操作S300中的MRS 124的设置的指令的MRS命令、包括用于操作S400中的ZQ校准操作的指令的ZQ校准命令、包括用于操作S500中的存储器训练的指令的训练命令、写入均衡命令、激活命令、写入命令、读取命令等)。存储器装置可被配置为顺序地存储写入命令、读取命令等，并且以先入先出(FIFO)的方式操作，在先入先出(FIFO)的方式下存储的命令按存储顺序从命令解码器420输出。
命令解码器420可根据来自命令序列器422的输出顺序生成与相关的命令CMD对应的控制信号，并且将控制信号提供给BIST信号生成器430和/或训练单元128c。命令解码器420可基于ZQ校准命令(ZQCL，图6)生成ZQ校准使能信号ZQ_EN，基于写入均衡命令WRLVL生成写入均衡使能信号WRLVL_EN，并且基于激活命令ACT生成激活信号ACTIVE。ZQ校准使能信号ZQ_EN、写入均衡使能信号WRLVL_EN和激活信号ACTIVE可被提供给BIST单元128a的BIST信号生成器430。
BIST信号生成器430可接收电源稳定信号PVCCH、ZQ校准使能信号ZQ_EN、写入均衡使能信号WRLVL_EN、激活信号ACTIVE和/或由训练单元128c提供的MPR禁用信号MPR_DISEN。基于这些信号，BIST信号生成器430可生成BIST使能信号BIST_EN和BIST禁用信号BIST_DISEN。参照图5A至图5D描述BIST信号生成器430的构思实施例。
参照图5A，BIST信号生成器430a可响应于电源稳定信号PVCCH而生成指示BIST引擎432启动BIST的BIST使能信号BIST_EN。BIST引擎432可响应于BIST使能信号BIST_EN执行存储器全单元测试，来确认存储器单元阵列122a的所有存储器单元或基本上所有存储器单元是否正常操作。
参照图5B，BIST信号生成器430b可响应于ZQ校准使能信号ZQ_EN而生成BIST使能信号BIST_EN。在这种情况下，图5A的BIST信号生成器430a和图5B的BIST信号生成器430b中的仅一个可被选择性地控制以生成BIST使能信号BIST_EN。
参照图5C，BIST信号生成器430c可通过对MPR禁用信号MPR_DISEN和写入均衡使能信号WRLVL_EN执行与(AND)运算，来生成BIST禁用信号BIST_DISEN。BIST引擎432可响应于BIST禁用信号BIST_DISEN而终止存储器单元阵列122a的存储器全单元测试。
参照图5D，BIST信号生成器430d可通过对MPR禁用信号MPR_DISEN和激活信号ACTIVE执行与运算来生成BIST禁用信号BIST_DISEN。在这种情况下，图5C的BIST信号生成器430c和图5D的BIST信号生成器430d中的一个可被选择性地控制以生成BIST禁用信号BIST_DISEN。
再次参照图4，由BIST信号生成器430生成的BIST使能信号BIST_EN和BIST禁用信号BIST_DISEN可被提供给BIST引擎432。
BIST引擎432可提供各种测试算法以测试存储器核122的功能性和可靠性。BIST引擎432可解释并执行测试算法以控制测试模式和应用时序的序列。BIST引擎432可将各种测试模式数据写入到存储器核122，并从存储器核122读取写入的测试模式数据以检测任何可能的存储器缺陷。通过将测试模式数据与从存储器核122读取的数据进行比较，BIST引擎432可确定存储器核122中的任何存储器单元是否是有缺陷的。
BIST引擎432可被配置为在BIST和编程用户设置测试序列期间改变直流(DC)参数和/或交流(AC)参数。DC参数可包括存储器单元阵列122a的工作电压VINTA、位线电压VBL等。AC参数可包括行命令延迟时间tRCD、写入恢复时间tWR、写入时延等。
BIST引擎432可提供灵活性以测试各种测试序列。例如，可能需要确保存储器单元阵列122a的存储器单元(MC)的数据保持时间大于在标准下定义的刷新时间间隔。数据保持测试可通过导通存储器单元晶体管(CT)，以逻辑“1”的电压对存储器单元电容器(CC)充电。在存储器单元晶体管(CT)截止之后，BIST引擎432可允许存储器单元电容器(CC)保持在被逻辑“1”的电压充电的状态(这个状态被称为暂停)，并且可通过读取存储器单元电容器(CC)的电势来确定存储器核122的感测放大器中的逻辑“1”或“0”。在暂停期间，可由于在存储器单元电容器的存储节点与半导体基底之间的PN结处发生反向偏置而发生漏电流。因为存储在存储器单元电容器(CC)中的电荷由于漏电流而丢失，因此，可能需要以规则时间间隔执行数据刷新(读取/写入的重复操作)以用于数据保持。存储器单元的刷新特性在高温下可劣化。因此，当筛选(screen)刷新故障单元时，BIST引擎432可通过使用存储器装置120中的温度传感器，在根据存储器装置120的温度改变暂停时间的同时筛选保持故障。换句话说，当温度传感器指示温度的改变时，暂停时间可被修改。随后，存储器装置120的刷新故障测试可被执行以筛选由于温度改变引起的特性的改变。
BIST引擎432可响应于BIST使能信号BIST_EN对存储器单元阵列122a执行存储器全单元测试，并且响应于BIST禁用信号BIST_DISEN终止存储器全单元测试。作为存储器全单元测试的结果，可能出现具有元件特性的劣化的故障单元(诸如，以具有短刷新时间的单元、具有劣化的单元写入特性的单元和/或显示出可变的保持时间的单元为例)。BIST引擎432可将关于具有这种缺陷特性的故障单元的信息存储在故障单元表434中。故障单元表434可使用熔丝阵列或反熔丝阵列。存储在故障单元表434中的故障单元信息可被提供给BISR单元128b以辅助修复处理。
BISR单元128b可通过使用包括在存储器单元阵列122a中的用于修复故障单元的冗余单元来修复故障单元。BISR单元128b可通过使用行修复单元440和列修复单元442来用冗余单元替换故障单元。例如，BISR单元128b可用冗余存储器单元组替换其中出现故障单元的存储器单元组。当从连接到位线的存储器单元生成故障单元时，BISR单元128b可用连接到冗余位线的存储器单元替换连接到该位线的存储器单元。BISR单元128b可用连接到冗余位线的一部分的存储器单元替换连接到已经生成故障单元的位线的一部分(位线段)的存储器单元。在一些实施例中，BISR单元128b可用冗余单元替换故障单元。行修复单元440和列修复单元442可通过替换指示用于修复故障单元的冗余单元的地址来生成行地址和列地址。
在BISR单元128b中，故障单元已被冗余单元修复的信息可与表示存储在BIST引擎432的故障单元表434中的相应的故障单元信息的指示一起被存储。存储在故障单元表434中的信息可被存储器控制器(110，图1)或主机(105，图1)读取。存储器控制器110或主机105可通过使用存储在故障单元表434中的信息和/或关于通过BISR单元128b中的冗余单元的修复的信息来控制存储器装置120，以与存储器装置120正常地交互。
图6是根据图4的存储器装置120的上电序列的操作时序图。图6示出存储器装置120根据通信协议或标准基于时钟信号CLK进行操作的时序图。注意的是，发明构思中描述的时序图不一定按比例绘制。
参照图2、图3、图4和图6，在时间点T0，可根据存储器装置120的上电，将电源电压VDD施加到存储器装置120。在电源电压VDD稳定并且重置信号RESETn以逻辑低电平保持特定时间段以允许电源稳定之后，重置信号RESETn可被触发。重置信号RESETn可包括将存储器装置120初始化为用于存储器装置120的正确操作的重置操作的信号。
在存储器装置120的重置操作之后，根据存储器系统100的上电序列(图2和图3)，向存储器装置120发出的命令CMD可被顺序地存储在命令序列器422中。命令序列器422可顺序地存储用于指示MRS 124的设置的MRS命令、用于指示ZQ校准操作的ZQ校准命令ZQCL、写入均衡命令WRLVL、激活命令ACT、写入命令WR、读取命令RD(未示出)等。命令序列器422可按存储顺序顺序地输出相应的命令。
在时间点T1，电源检测器410可检测到电源电压VDD的电平被稳定地保持在目标电压电平，并且可将电源稳定信号PVCCH触发到逻辑高电平。BIST信号生成器(430a，图5A)可响应于电源稳定信号PVCCH的触发，将指示BIST引擎432启动BIST的BIST使能信号BIST_EN转变为逻辑高电平。基于电源稳定信号PVCCH生成的BIST使能信号BIST_EN可用作用于启动BIST的第一选项信号。BIST引擎432可响应于第一选项的BIST使能信号BIST_EN而启动存储器核122的BIST。BIST引擎432可执行编程的测试序列，并且随后将关于存储器单元阵列122a中的表现出缺陷特性的故障单元的信息存储在故障单元表434中。BISR单元128b可根据存储在故障单元表434中的故障单元信息，通过使用冗余单元来修复故障单元。
在时间点T2，存储在命令序列器422中的MRS命令可被输出。响应于MRS命令，可使用提供给存储器接口130的地址总线的适当的位值来对MRS124进行编程。MRS 124可设置存储器装置120的操作选项(诸如，突发长度BL、CAS时延CL、MPR操作功能、MPR读取格式、写入均衡、VrefDQ训练、读取/写入DBI功能、各种功能、特性和/或模式)。
在时间点T3，存储在命令序列器422中的ZQ校准命令ZQCL可被输出。ZQ引擎126可响应于ZQ校准命令ZQCL通过使用连接到ZQ端子125的电阻器RZQ并执行上拉校准/下拉校准，来生成上拉校准代码/下拉校准代码。上拉校准代码/下拉校准代码可被提供给输入/输出缓冲器，以调节连接到DQ端子的输入/输出缓冲器的终端存储值。命令解码器420可基于ZQ校准命令ZQCL生成ZQ校准使能信号ZQ_EN。BIST信号生成器(430b，图5B)可响应于ZQ校准使能信号ZQ_EN而将BIST使能信号BIST_EN转变为逻辑高电平，使得BIST引擎432启动BIST。基于ZQ校准使能信号ZQ_EN生成的BIST使能信号BIST_EN可用作用于启动BIST的第二选项信号。BIST引擎432可响应于第二选项的BIST使能信号BIST_EN而启动存储器核122的BIST。BIST引擎432可执行编程的测试序列，并且将关于存储器单元阵列122a中的具有缺陷特性的故障单元的信息存储在故障单元表434中。然后，BISR单元128b可根据故障单元表434的存储的关于故障单元的信息，通过使用冗余单元来修复故障单元。
在ZQ校准操作被执行之后，存储器装置120可通过使用训练单元128c来执行存储器训练。训练单元128c可执行例如时钟训练、地址训练、写入/读取均衡、写入/读取重新居中训练等。当执行存储器训练时，训练单元128c可通过读取MRS 124的MPR中预设的数据模式来执行存储器训练。例如，可通过读取MPR中预设的定时校准位序列，来执行外围电路参数训练(诸如，数据DQ的接收使能训练(S503)或数据选通信号DQS训练(S504))。
在时间点T4，当外围电路参数训练完成时，训练单元128c可触发指示不再通过使用MPR执行训练的MPR禁用信号MPR_DISEN。换句话说，通过将MPR_DISEN设置为逻辑高电平，MPR处于未使用状态。MPR禁用信号MPR_DISEN可被提供给BIST信号生成器(图5C的430c和图5D的430d)。
在时间点T5，可通过命令解码器420输出存储在命令序列器422中的写入均衡命令WRLVL。训练单元128c可响应于写入均衡命令WRLVL，执行写入均衡以补偿时钟信号CLK与数据选通信号DQS之间的偏斜。
命令解码器420可基于写入均衡命令WRLVL来生成写入均衡使能信号WRLVL_EN。BIST信号生成器(图5C的430c)可通过对MPR禁用信号MPR_DISEN和写入均衡使能信号WRLVL_EN执行与运算，来生成处于逻辑高电平的BIST禁用信号BIST_DISEN。基于写入均衡使能信号WRLVL_EN生成的BIST禁用信号BIST_DISEN可用作用于终止BIST的第一选项信号。BIST引擎432可响应于第一选项的BIST禁用信号BIST_DISEN而终止存储器核122的BIST。
在时间点T6和时间点T7，可分别输出根据与存储在命令序列器422中的写入均衡命令相关的写入操作的激活命令ACT和写入命令WR。命令解码器420可基于激活命令ACT来生成激活信号ACTIVE。BIST信号生成器(图5D的430d)可通过对MPR禁用信号MPR_DISEN和激活信号ACTIVE执行与运算，来生成处于逻辑高电平的BIST禁用信号BIST_DISEN。基于激活信号ACTIVE生成的BIST禁用信号BIST_DISEN可用作用于终止BIST的第二选项信号。BIST引擎432可响应于第二选项的BIST禁用信号BIST_DISEN而终止存储器核122的BIST。
此后，训练单元128c可执行对数据DQ的数据选通信号DQS的训练、数据DQ的去偏斜操作、VrefDQ训练以及用于设置前导时间的数据选通信号DQS训练。存储器装置120可被配置为通过利用训练单元128c的训练结果值在使用优化的操作参数设置的环境下写入或读取数据。
图7是示出根据发明构思的实施例的用于安装有存储器装置120的RDIMM 720的处理器-存储器系统700的框图。
参照图7，处理器-存储器系统700可包括板701，在板701上一个或多个RDIMM 720和处理器705经由一个或多个存储器通道702连接。经由其传输数据DQ的双向数据总线703可分别连接到存储器装置120和处理器705的主机接口710。处理器705可包括单核处理器或多核处理器。
时钟信号CLK线704和C/A信号线706可从主机接口710被提供给寄存器时钟驱动器RCD 110。RCD 110可将经由时钟信号CLK线704接收的时钟信号CLK提供给多个存储器装置120中的每个，并且将经由C/A信号线706接收的控制信号/命令信号/地址信号提供给多个存储器装置120中的每个。RCD 110可以以飞越方式连接到多个存储器装置120，并且模块终端电阻器可连接到C/A信号线706。
存储器装置120可与参照图1至图6描述的存储器装置120相同或相似。存储器装置120可包括在上电序列期间测试存储器单元阵列122a的BIST单元128a、BISR单元128b和训练单元128c。BIST单元128a可响应于电源稳定信号PVCCH对存储器单元阵列122a执行测试，或者响应于ZQ校准命令ZQCL对存储器单元阵列122a执行测试。BIST单元128a可响应于写入均衡命令WRLVL终止正在执行的测试，或者响应于激活命令ACT终止正在执行的测试。BIST单元128a可存储关于存储器核122中具有缺陷特性的故障单元的信息，作为存储器单元阵列122a的测试结果。BISR单元128b可通过使用包括在存储器核122中的冗余单元来用冗余单元替换有缺陷的单元。BISR单元128b可将关于已经用冗余单元修复的有缺陷的单元的信息和关于有缺陷的单元的信息一起存储。响应于训练命令，训练单元128c可执行与存储器核122有关的存储器核参数训练和/或存储器装置120中的不包括存储器核122的其他外围电路的外围电路参数训练。训练单元128c可作为训练对象确定存储器核参数和/或外围电路参数的改善的或最佳参数。
图8是示出根据发明构思的实施例的用于安装有存储器装置120的LRDIMM 820的处理器-存储器系统800的框图。
参照图8，处理器-存储器系统800可包括板801，在板801上一个或多个LRDIMM 820和处理器805经由一个或多个存储器通道802连接。LRDIMM 820与图7中的RDIMM 720的不同之处可在于：LRDIMM 820还包括与多个存储器装置120中的每个存储器装置一一对应连接的数据缓冲器(DB)120D。针对图7中的RDIMM 720给出的LRDIMM 820的描述被省略。存储器装置120可包括例如DRAM。
经由其传输数据DQ的双向的数据总线807可分别连接到DB 120D。裸片上终止(ODT)可被提供给连接到数据总线807的每个DB 120D。当数据DQ被双向传输到数据总线807时，数据选通信号DQS也可被传输。
图8的存储器装置120可与参照图1至图6描述的存储器装置120相同或相似。存储器装置120可包括在上电序列期间测试存储器单元阵列122a的BIST单元128a、BISR单元128b和/或训练单元128c。BIST单元128a可响应于电源稳定信号PVCCH对存储器单元阵列122a执行测试，或者响应于ZQ校准命令ZQCL对存储器单元阵列122a执行测试。BIST单元128a可响应于写入均衡命令WRLVL终止正在执行的测试，或者响应于激活命令ACT终止正在执行的测试。BIST单元128a可存储关于存储器核122中具有缺陷特性的故障单元的信息，作为存储器单元阵列122a的测试结果。BISR单元128b可通过使用包括在存储器核122中的冗余单元来用冗余单元替换有缺陷的单元。BISR单元128b可将关于已经用冗余单元修复的有缺陷的单元的信息和关于有缺陷的单元的信息一起存储。响应于训练命令，训练单元128c可执行与存储器核122有关的存储器核参数训练和/或存储器装置120中的不包括存储器核122的其他外围电路的外围电路参数训练。训练单元128c可作为训练对象确定存储器核参数和/或外围电路参数的最佳参数。
尽管已经参照发明构思的实施例具体示出和描述发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可在其中进行形式和细节上的各种改变。

Claims (20)

1.一种存储器装置，所述存储器装置包括：
存储器核，包括存储器单元阵列；
阻抗控制引擎，被配置为：响应于阻抗控制校准命令，通过使用连接到阻抗控制端子的阻抗控制电阻器来执行阻抗控制校准操作；以及
内置自测试单元，被配置为：响应于阻抗控制校准命令生成测试使能信号，并且被配置为基于测试使能信号启动第一测试，第一测试包括存储器单元阵列的测试。
2.根据权利要求1所述的存储器装置，所述存储器装置还包括：
电源检测器，被配置为：在存储器装置上电时，基于检测施加到所述存储器装置的电源电压的电平是否稳定地保持在目标电压电平来生成电源稳定信号，
其中，第二测试响应于电源稳定信号，第二测试包括执行存储器单元阵列的测试，并且
其中，内置自测试单元被配置为：通过选择第一测试和第二测试中的一个来测试存储器单元阵列。
3.根据权利要求1所述的存储器装置，所述存储器装置还包括：
训练单元，被配置为：响应于训练命令来执行与存储器核有关的存储器核参数训练。
4.根据权利要求3所述的存储器装置，
其中，训练单元还被配置为：响应于写入均衡命令，补偿时钟信号与数据选通信号之间的偏斜，并且
其中，内置自测试单元还被配置为：响应于写入均衡命令，对由内置自测试单元执行的第一测试执行第一测试终止。
5.根据权利要求4所述的存储器装置，
其中，训练单元还被配置为：在存储器核训练期间，接收激活命令以访问存储器单元阵列，
其中，内置自测试单元还被配置为：响应于激活命令，对由内置自测试单元正在执行的第一测试执行第二测试终止，并且
其中，内置自测试单元还被配置为：通过选择第一测试终止和第二测试终止中的一个来终止存储器单元阵列的测试。
6.根据权利要求5所述的存储器装置，
其中，训练单元还被配置为：执行所述存储器装置中的不包括存储器核的其他外围电路的外围电路参数训练，
其中，训练单元还被配置为：在外围电路参数训练被执行之后，生成禁用信号，禁用信号指示所述存储器装置的模式寄存器中预设的数据模式不被使用，并且
其中，内置自测试单元还被配置为：基于禁用信号选择性地执行第一测试终止或第二测试终止。
7.根据权利要求1所述的存储器装置，所述存储器装置还包括：
故障单元表，被配置为：存储与存储器单元阵列中具有缺陷特性的故障单元有关的信息作为第一测试的结果；以及
内置自修复单元，被配置为：用存储器单元阵列中的冗余单元替换故障单元，
其中，内置自修复单元被配置为：将与用冗余单元修复故障单元有关的信息存储在故障单元表中。
8.一种操作存储器装置的方法，其中，内置自测试单元被配置为测试存储器核，其中，内置自测试单元被嵌入在存储器装置中，所述方法包括：
从存储器装置的外部接收阻抗控制校准命令；
响应于阻抗控制校准命令执行阻抗控制校准操作；
响应于阻抗控制校准命令生成测试使能信号；以及
基于测试使能信号通过内置自测试单元启动存储器核的第一测试，
其中，第一测试包括存储器单元阵列的测试。
9.根据权利要求8所述的方法，所述方法还包括：
在存储器装置上电时，向存储器装置施加电源电压；
通过检测电源电压的电平是否稳定地保持在目标电压电平来生成电源稳定信号；以及
响应于电源稳定信号，通过内置自测试单元启动存储器核的第二测试，其中，第二测试包括执行存储器单元阵列的测试，
其中，内置自测试单元被配置为：通过选择第一测试和第二测试中的一个来测试存储器核。
10.根据权利要求8所述的方法，所述方法还包括：
执行与存储器核有关的存储器核参数训练。
11.根据权利要求10所述的方法，所述方法还包括：
在存储器核训练期间接收写入均衡命令，写入均衡命令补偿来自存储器装置的外部的时钟信号与数据选通信号之间的偏斜；以及
响应于写入均衡命令，执行第一测试终止来终止由内置自测试单元执行的第一测试。
12.根据权利要求11所述的方法，所述方法还包括：
在存储器核训练期间接收激活命令，激活命令能够访问存储器核；以及
响应于激活命令，执行第二测试终止以终止由内置自测试单元正在执行的第一测试，
其中，内置自测试单元被配置为：通过选择第一测试终止和第二测试终止中的一个来终止存储器核的测试。
13.根据权利要求12所述的方法，所述方法还包括：
执行存储器装置的不包括存储器核的其他外围电路的外围电路参数训练；以及
在执行外围电路参数训练之后，生成禁用信号，禁用信号指示存储器装置的模式寄存器中预设的数据模式不被使用，
其中，内置自测试单元被配置为：基于禁用信号选择性地执行第一测试终止或第二测试终止。
14.根据权利要求8所述的方法，所述方法还包括：
存储与存储器核的存储器单元中具有缺陷特性的故障单元有关的信息作为第一测试的结果；
用存储器核中的冗余单元修复故障单元；以及
将与用冗余单元修复故障单元有关的信息存储在故障单元表中。
15.一种存储器模块，所述存储器模块包括：
印刷电路板；以及
多个存储器装置，连接到印刷电路板，
其中，所述多个存储器装置的每个存储器装置包括：
存储器核，包括存储器单元阵列；
阻抗控制引擎，被配置为：响应于阻抗控制校准命令，通过使用连接到阻抗控制端子的阻抗控制电阻器来执行阻抗控制校准操作；以及
内置自测试单元，被配置为：响应于阻抗控制校准命令生成测试使能信号，并且被配置为基于测试使能信号启动第一测试，第一测试包括存储器单元阵列的测试。
16.根据权利要求15所述的存储器模块，
其中，所述多个存储器装置中的每个存储器装置还包括：电源检测器，被配置为：在所述存储器模块上电时，基于检测施加到所述多个存储器装置中的各个存储器装置的电源电压的电平是否稳定地保持在目标电压电平来生成电源稳定信号，
其中，第二测试响应于电源稳定信号，第二测试包括执行存储器单元阵列的测试，并且
其中，内置自测试单元还被配置为：通过选择第一测试和第二测试中的一个来测试存储器单元阵列。
17.根据权利要求15所述的存储器模块，
其中，所述多个存储器装置中的每个存储器装置还包括：故障单元表，被配置为：存储与存储器单元中具有缺陷特性的故障单元有关的信息作为第一测试的结果，
其中，内置自修复单元还被配置为：使用存储器单元阵列中的冗余单元替换故障单元，并且
其中，内置自修复单元还被配置为：将与用冗余单元修复故障单元有关的信息存储在故障单元表中。
18.根据权利要求15所述的存储器模块，所述存储器模块还包括：
控制器，连接到印刷电路板，
其中，控制器被配置为：控制所述多个存储器装置。
19.根据权利要求18所述的存储器模块，
其中，控制器包括：寄存器时钟驱动器，被配置为：将时钟信号和命令/地址信号提供给所述多个存储器装置中的每个存储器装置，
其中，所述多个存储器装置中的每个存储器装置还包括：命令序列器，命令序列器用于根据所述存储器模块的上电序列对由控制器提供的命令信号进行排队，
其中，命令序列器被配置为：顺序地存储包括以下命令的存储的命令：阻抗控制校准命令、用于指示存储器训练的训练命令、写入均衡命令、激活命令和/或写入命令，并且
其中，命令序列器还被配置为：按存储的顺序输出存储的命令。
20.根据权利要求15所述的存储器模块，
其中，所述存储器模块包括：无缓冲双列直插式存储器模块DIMM、带寄存器的DIMM、低负载DIMM、全缓冲DIMM和小外形DIMM中的任意一个。
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