KR20210026956A - 파워-업 시퀀스 중에 메모리 셀들을 테스트하고 리페어 하는 방법 및 메모리 장치 - Google Patents
파워-업 시퀀스 중에 메모리 셀들을 테스트하고 리페어 하는 방법 및 메모리 장치 Download PDFInfo
- Publication number
- KR20210026956A KR20210026956A KR1020190108457A KR20190108457A KR20210026956A KR 20210026956 A KR20210026956 A KR 20210026956A KR 1020190108457 A KR1020190108457 A KR 1020190108457A KR 20190108457 A KR20190108457 A KR 20190108457A KR 20210026956 A KR20210026956 A KR 20210026956A
- Authority
- KR
- South Korea
- Prior art keywords
- test
- memory
- unit
- bist
- memory device
- Prior art date
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 135
- 238000000034 method Methods 0.000 title claims abstract description 24
- 230000008439 repair process Effects 0.000 title claims description 13
- 230000004044 response Effects 0.000 claims abstract description 65
- 230000006641 stabilisation Effects 0.000 claims abstract description 22
- 238000011105 stabilization Methods 0.000 claims abstract description 22
- 238000012549 training Methods 0.000 claims description 132
- 230000002950 deficient Effects 0.000 claims description 48
- 230000002093 peripheral effect Effects 0.000 claims description 26
- 230000001747 exhibiting effect Effects 0.000 claims description 8
- 238000001514 detection method Methods 0.000 claims description 5
- 238000011017 operating method Methods 0.000 claims 5
- 230000006870 function Effects 0.000 description 24
- 238000010586 diagram Methods 0.000 description 14
- 239000000872 buffer Substances 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 5
- 230000014759 maintenance of location Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000014509 gene expression Effects 0.000 description 1
- 230000008571 general function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- JTJMJGYZQZDUJJ-UHFFFAOYSA-N phencyclidine Chemical compound C1CCCCN1C1(C=2C=CC=CC=2)CCCCC1 JTJMJGYZQZDUJJ-UHFFFAOYSA-N 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12005—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising voltage or current generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
- G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50008—Marginal testing, e.g. race, voltage or current testing of impedance
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0407—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals on power on
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2254—Calibration
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
파워-업 시퀀스 중에 메모리 셀을 테스트하고 리페어 하는 방법 및 메모리 장치가 개신된다. 메모리 장치는 파워-업 시퀀스 중에 메모리 셀 어레이를 테스트하는 빌트-인 셀프 테스트부(BIST부)를 포함한다. BIST부는 전원 안정화 신호에 응답하여 메모리 셀 어레이에 대한 테스트를 수행하거나, ZQ 캘리브레이션 커맨드에 응답하여 메모리 셀 어레이에 대한 테스트를 수행할 수 있다. BIST부는 라이트 레벨링 커맨드에 응답하여 수행중인 테스트를 종료하거나, 액티브 커맨드에 응답하여 수행중인 테스트를 종료할 수 있다.
Description
본 발명은 메모리 테스트 방법에 관한 것으로서, 더욱 상세하게는 파워-업 시퀀스 중에 메모리 셀을 테스트하고 리페어함으로서 메모리 장치의 동작 안정성을 확보할 수 있는 방법, 메모리 장치 및 메모리 모듈에 관한 것이다.
컴퓨팅 시스템의 부팅 시, 파워-온 셀프 테스트(Power On Self Test: POST)의 일부로서 컴퓨팅 시스템에 포함된 메모리 모듈, 그래픽 카드 등과 같은 장치들에 대한 트레이닝 및/또는 테스트가 수행된다. POST에서, DRAM이 실장된 메모리 모듈의 트레이닝 및/또는 테스트는 CPU와 DRAM 사이의 인터페이스와 연관된 파라미터들, 예컨대, 클럭 트레이닝, 기입/독출 레벨링, 기입/독출 디스큐, 기입/독출 센터링 등에 대한 인터페이스 튜닝 작업들(interface tuning tasks)로 구성된다. DRAM 셀에 대한 테스트는 인터페이스 튜닝 작업이 완료된 후에 데이터 기입/독출 동작을 통해 진행된다. 이 때, DRAM 셀 불량이 발생되면 메모리 모듈의 성능 저하가 초래되는(caused) 문제점이 있다.
이에 따라, 파워-업 시퀀스 중에 DRAM 셀을 테스트하여 불량 셀을 리페어할 필요가 요구된다.
본 발명의 목적은 파워-업 시퀀스 중에 메모리 셀들을 테스트하고 불량 셀을 리페어하는 방법, 메모리 장치 및 메모리 모듈을 제공하는 데 있다.
본 발명의 실시예들에 따른 메모리 장치는, 메모리 셀 어레이를 포함하는 메모리 코어, 임피던스 조정(ZQ) 캘리브레이션 커맨드에 응답하여 ZQ 단자에 연결된 ZQ 저항을 이용하여 ZQ 캘리브레이션 동작을 수행하도록 구성되는 ZQ 엔진, 그리고 ZQ 캘리브레이션 커맨드에 응답하여 테스트 인에이블 신호를 생성하고, 테스트 인에이블 신호에 기초하여 메모리 셀 어레이에 대한 테스트를 수행하는 제1 테스트를 시작하도록 구성되는 빌트-인 셀프 테스트부(BIST부)를 포함한다.
본 발명의 실시예들에 따른 메모리 코어를 테스트하는 BIST부가 내장된 메모리 장치의 테스트 방법에 있어서, 메모리 장치의 외부로부터 임피던스 조정(ZQ) 커맨드를 수신하는 단계, ZQ 캘리브레이션 커맨드에 응답하여 ZQ 캘리브레이션 동작이 수행되는 단계, ZQ 캘리브레이션 커맨드에 응답하여 테스트 인에이블 신호를 생성하는 단계, 그리고 테스트 인에이블 신호에 기초하여 BIST부가 메모리 코어에 대한 제1 테스트를 시작하는 단계를 포함한다.
본 발명의 실시예들에 따른 메모리 장치는, 메모리 셀 어레이를 포함하는 메모리 코어, 임피던스 조정(ZQ) 커맨드에 응답하여 ZQ 단자에 연결된 ZQ 저항을 이용하여 ZQ 캘리브레이션 동작을 수행하도록 구성되는 ZQ 엔진, ZQ 캘리브레이션 커맨드에 응답하여 테스트 인에이블 신호를 생성하고 테스트 인에이블에 기초하여 메모리 셀 어레이에 대한 테스트를 수행하는 제1 테스트를 시작하도록 구성되고, 제1 테스트의 결과, 메모리 셀 어레이에서 불량 특성을 보이는 불량 셀의 정보를 저장하는 불량 셀 테이블을 포함하는 BIST부, 트레이닝 커맨드에 응답하여 메모리 코어와 연계된 메모리 코어 파라미터 트레이닝 및 메모리 장치에서 상기 메모리 코어를 제외한 나머지 주변 회로에 대한 주변 회로 파라미터 트레이닝을 수행하는 트레이닝부, 그리고 메모리 셀 어레이에 포함된 리던던시 셀을 사용하여 불량 셀을 상기 리던던시 셀로 대체하는 빌트-인 셀프 리페어부(BISR부)를 포함한다.
본 발명의 실시예들에 따른 메모리 모듈은, 인쇄 회로 기판, 인쇄 회로 기판에 결합된 복수개의 메모리 장치들, 그리고 복수개의 메모리 장치들을 제어하는 콘트롤러를 포함한다. 복수개의 메모리 장치들 각각은, 메모리 셀 어레이를 포함하는 메모리 코어, 임피던스 조정(ZQ) 캘리브레이션 커맨드에 응답하여 ZQ 단자에 연결된 ZQ 저항을 이용하여 ZQ 캘리브레이션 동작을 수행하도록 구성되는 ZQ 엔진, 그리고 ZQ 캘리브레이션 커맨드에 응답하여 테스트 인에이블 신호를 생성하고 테스트 인에이블에 기초하여 메모리 셀 어레이에 대한 테스트를 수행하는 제1 테스트를 시작하도록 구성되는 빌트-인 셀프 테스트부(BIST부)를 포함한다.
본 발명에 따르면, 메모리 장치의 파워-업 시퀀스 중에 메모리 셀을 테스트하고 불량 셀을 리페어함에 따라, 메모리 장치가 실장된 메모리 시스템의 성능 안정화에 유익(beneficial)할 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 메모리 시스템의 블록 다이어그램이다.
도 2는 도 1의 메모리 시스템의 파워-업 시퀀스를 나타내는 순서도이다.
도 3은 도 2의 메모리 트레이닝을 설명하는 순서도이다.
도 4는 도 1의 메모리 장치를 설명하는 블락 다이어그램이다.
도 5a 내지 도 5d는 도 4의 BIST 신호 발생부의 개념적인 실시예들에 따른 회로 다이어그램들이다.
도 6은 도 4 의 메모리 장치의 파워-업 시퀀스에 따른 동작 타이밍 다이어그램이다.
도 7은 본 발명의 실시예들에 따른 메모리 장치가 장착된 RDIMM을 위한 프로세서-메모리 시스템을 도시하는 블록 다이어그램이다.
도 8은 본 발명의 실시예들에 따른 메모리 장치가 장착된 LRDIMM을 위한 프로세서-메모리 시스템을 도시하는 블록 다이어그램이다.
도 2는 도 1의 메모리 시스템의 파워-업 시퀀스를 나타내는 순서도이다.
도 3은 도 2의 메모리 트레이닝을 설명하는 순서도이다.
도 4는 도 1의 메모리 장치를 설명하는 블락 다이어그램이다.
도 5a 내지 도 5d는 도 4의 BIST 신호 발생부의 개념적인 실시예들에 따른 회로 다이어그램들이다.
도 6은 도 4 의 메모리 장치의 파워-업 시퀀스에 따른 동작 타이밍 다이어그램이다.
도 7은 본 발명의 실시예들에 따른 메모리 장치가 장착된 RDIMM을 위한 프로세서-메모리 시스템을 도시하는 블록 다이어그램이다.
도 8은 본 발명의 실시예들에 따른 메모리 장치가 장착된 LRDIMM을 위한 프로세서-메모리 시스템을 도시하는 블록 다이어그램이다.
도 1은 본 발명의 예시적인 실시예들에 따른 메모리 시스템의 블록 다이어그램이다.
도 1을 참조하면, 메모리 시스템(100)은 메모리 콘트롤러(110)와 메모리 장치(120)를 포함할 수 있다. 메모리 장치(120)는, 예컨대 DRAM으로 구성되고, 메모리 콘트롤러(110)는 DRAM의 동작을 제어할 수 있다. 메모리 콘트롤러(110)는 메모리 장치(120)에 클럭 신호 및 커맨드/어드레스 신호를 제공하는 레지스터 클럭 드라이버(RCD)로 작동할 수 있다. 메모리 시스템(100)은 임의의 유형의 메모리 모듈로 구현될 수 있다. 예컨대, 메모리 시스템(100)은 UDIMM(Unbuffered Dual In-line Memory Module), RDIMM(Registered DIMM), LRDIMM(Load Reduced DIMM), FBDIMM(Fully Buffered DIMM), SODIMM(Small Outline DIMM) 등으로 구현될 수 있다.
메모리 시스템(100)은 호스트(105)에 결합되고, 호스트(105)에 의해 억세스된다. 호스트(105)는 컴퓨팅 시스템일 수 있다. 예를 들어, 호스트(105)는 특정 계산들 또는 태스크(task)들과 같은 다양한 컴퓨팅 기능들을 실행하는 마이크로 프로세서(Micro Control Unit: MCU) 또는 중앙 처리 장치(Central Processing Unit: CPU) 일 수 있다. 프로세서는 하나의 프로세서 코어(Single Core)를 포함하거나, 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코드(Hexa-Core) 등 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 프로세서는 캐시 메모리(Cache Memory)를 더 포함할 수 있다. 실시예에 따라, 호스트(105)는, 서버, 서버 어레이 또는 서퍼 팜, 웹 서버, 네트워크 서버, 인터넷 서버, 워크스테이션, 미니 컴퓨터, 메인프레임 컴퓨터, 웹 기구 또는 이들의 조합을 포함할 수 있다. 본 실시예에서는 메모리 시스템(100) 내 1개의 메모리 장치(120)에 대하여 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 시스템(100)은 다양한 수의 메모리 장치들을 포함할 수 있다. 또한, 메모리 시스템(100)은 상이한 메모리 장치 및/또는 메모리 모듈을 포함할 수 있다.
일부 예는 "연결된(connected)" 및/또는 "결합된(coupled)" 이라는 표현을 그들의 파생어들과 함께 사용하여 설명될 수 있다. 이들 용어가 서로에 대해 꼭 동의어로서 의도된 것은 아니다. 예를 들어, "연결된" 및/또는 "결합된" 이라는 용어들을 이용한 설명은, 2개 이상의 요소가 서로 직접적으로 물리적 또는 전기적 접촉하는 것을 나타낼 수 있다. 또한, 용어 "결합"은 2개 이상의 요소가 서로 직접 접촉하고 있지 않지만 여전히 서로 협력하거나 상호 작용하는 것도 의미할 수 있다.
메모리 콘트롤러(110)는 메모리 장치(120)의 초기화 및/또는 동작 특성에 맞도록 제어하기 위한 레지스터 제어 워드(Register Control Word: RCW, 112, 이하 'RCW'라고 칭한다)를 포함할 수 있다. RCW(112)는 메모리 콘트롤러(110)가 메모리 장치(120)와 정상적으로 상호 동작(interoperate)할 수 있도록 메모리 콘트롤러(110)를 구성(configure)하는 다양한 알고리즘들을 포함할 수 있다. 예컨대, RCW(112)에는 메모리 장치(120)의 주파수, 타이밍, 구동, 상세 동작 파라미터 등을 나타내는 코드들이 설정될 수 있다. RCW(112) 코드에 의해 메모리 장치(120)의 빌트-인 셀프 테스트(Built-In Self Test: BIST, 이하 'BIST'로 칭한다) 및/또는 트레이닝이 수행될 수 있다.
메모리 콘트롤러(110)는 메모리 인터페이스(130)를 통해 메모리 장치(120)와 연결될 수 있다. 도면의 간결성을 위하여, 메모리 콘트롤러(110)와 메모리 장치(120) 사이에 메모리 인터페이스(130)가 하나의 신호 라인으로 연결되는 것으로 도시되고 있으나, 실제로는 복수의 신호 라인들을 통해 연결될 수 있다. 메모리 인터페이스(130)는 메모리 콘트롤러(110)와 메모리 장치(120)를 연결하기 위한 위한 커넥터들을 포함할 수 있다. 커넥터들은 핀들, 볼들, 신호 라인들, 또는 다른 하드웨어 컴포넌트들로서 구현될 수 있다. 예를 들어, 클럭, 커맨드, 어드레스, 데이터 등이 메모리 인터페이스(130)를 통해 메모리 콘트롤러(110)와 메모리 장치(120) 사이에서 송수신될 수 있다.
메모리 장치(120)는 메모리 코어(122), 모드 레지스터 세트(Mode Register Set: MRS, 124, 이하 'MRS'로 칭한다), 임피던스 조정(ZQ) 엔진(126, 이하 'ZQ 엔진'으로 칭한다) 그리고 테스트 제어부(128)를 포함할 수 있다.
메모리 코어(122)는 메모리 셀 어레이(122a, 도 4), 로우 디코더(122b, 도 4), 칼럼 디코더(122c, 도 4) 및 센스 앰프부를 포함할 수 있다. 메모리 셀 어레이(122a)는 복수의 워드라인들과 복수의 비트라인들, 그리고 워드라인들과 비트라인들이 교차하는 지점에 형성되는 복수의 메모리 셀들을 포함할 수 있다. 로우 디코더(122b)는 로우 어드레스에 대응하는 워드라인을 인에이블시키고, 센스 앰프부는 인에이블된 워드라인에 연결된 메모리 셀들의 데이터를 감지 증폭하여 비트라인들로 전송하고, 칼럼 디코더(122c)는 버스트 모드에서 수신된 칼럼 어드레스를 점진적으로 증가시키고, 점진적으로 증가된 칼럼 어드레스에 대응하는 비트라인들을 선택할 수 있다. 메모리 코어(122)는 BIST 인에이블 신호(BIST_EN, 도 4)에 응답하여 기입/독출 동작을 수행하는 노멀 동작 모드와 BIST를 수행하는 테스트 동작 모드로 선택적으로 제어될 수 있다. BIST 인에이블 신호(BIST_EN)가 활성화되면, 메모리 코어(122)에 대한 BIST가 수행될 수 있다. BIST 인에이블 신호(BIST_EN)는 테스트 제어부(128) 내 BIST 부(128a, 도 4)에서 생성될 수 있다.
MRS(124)는 메모리 장치(120)의 복수개 동작 옵션들, 다양한 기능들, 특성들 그리고 모드들을 셋팅하기 위해 프로그램될 수 있다. MRS(124)는 메모리 콘트롤러(110)로부터 MRS 커맨드가 발행될 때 메모리 인터페이스(130)의 어드레스 버스로 제공되는 적절한 비트 값들로 프로그램될 수 있다.
예시적으로, MRS(124)는 버스트 길이(BL), 카스 레이턴시(CL), 라이트 레벨링(Write Leveling) 인에이블/디세이블, 데이터 터미널 기준 전압(VrefDQ) 트레이닝 등을 제어하기 위해 사용될 수 있다. 버스트 길이(BL)는 독출 및/또는 기입 커맨드에 대하여 억세스할 수 있는 칼럼 로케이션들의 최대 수를 셋팅하기 위해 제공될 수 있다. 카스 레이턴시(CL)는 독출 커맨드와 유효한 출력 데이터의 첫번째 비트 사이의 클럭 사이클 지연을 정의하기 위해 제공될 수 있다. 라이트 레벨링은 기입 동작 시 클럭 신호와 데이터 스트로브 신호 사이의 스큐 보상을 인에이블 또는 디세이블시키기 위해 제공될 수 있다. VrefDQ 트레이닝은 데이터(DQ) 단자들로 입력 또는 출력되는 데이터를 판독하는 기준 전압을 설정하기 위해 제공될 수 있다. VrefDQ 트레이닝은 DQ 단자들에 연결되는 입출력 버퍼들을 구동하는 전원 전압(VDDQ)을 기준으로 트레이닝될 수 있다.
또한, MRS(124)는 DRAM의 일반적인 기능들, 특성들 그리고 모드들과 연관되는 DLL(Delay Locked Loop) 리셋, DLL 인에이블/디세이블, 출력 드라이브 세기, 어디티브 레이턴시, 터미네이션 데이터 스트로브(TDQS) 인에이블/디세이블, 입출력 버퍼 인에이블/디세이블, 카스 라이트 레이턴시, 다이나믹 터미네이션, 라이트 CRC(Cyclic Redundancy Check), MPR(Multi Purpose Register) 로케이션 기능, MPR동작 기능, 기어 다운 모드, MPR 독출 포맷, 파워다운 모드, Vref 모니터링, 독출 프리앰블 트레이닝 모드, 독출 프리앰블 기능, 기입 프리앰블 기능, C/A(Command and Addresss) 패리티 기능, CRC 에러 상태, C/A패리티 에러 상태, ODT(On Die Termination) 기능, 데이터 마스크 기능, 기입 DBI(Data Bus Inversion) 기능, 독출 DBI 기능, EDC(Error Detection Code) 홀드 패턴 등을 제어하기 위해 사용될 수 있다.
ZQ 엔진(126)은 메모리 인터페이스(130)를 통해 커맨드, 어드레스 및/또는 데이터를 전송하는 신호 라인들의 임피던스 매칭을 제어할 수 있다. 메모리 인터페이스(130)를 통해 전송되는 신호들의 전송 시간을 최소화하기 위하여, 신호들의 스윙폭이 줄어들고 있다. 신호들의 스윙 폭이 작아질수록, 메모리 장치(120)는 외부 노이즈에 대한 영향이 증가되고, 메모리 인터페이스(130)에서는 임피던스 부정합(impedance mismatch)에 의해 유발되는 신호 반사가 심각해진다. 임피던스 부정합을 해결하기 위하여, 메모리 장치(120)은 ZQ 단자(125)를 구비하고 메모리 콘트롤러(110)로부터 ZQ 캘리브레이션 커맨드를 입력받아 ZQ 캘리브레이션 동작을 수행함으로써 임피던스 매칭을 제어할 수 있다. ZQ 단자(125)와 접지 전압(VSS) 사이에 저항(RZQ)이 연결될 수 있다. 저항(RZQ) 값은 예시적으로, 240Ω 일 수 있다.
테스트 제어부(128)는 BIST부(128a), 빌트-인 셀프 리페어(Built-In Self Repair: BISR) 부(128b, 이하 'BISR부'로 칭한다) 그리고 트레이닝부(128c)를 포함할 수 있다. BIST부(128a)는 ZQ 캘리브레이션 커맨드에 응답하여 메모리 코어(122)에 대한 메모리 풀 셀 테스트를 수행하는 제1 테스트를 시작할 수 있다. BIST부(128a)는 메모리 장치(120)의 전원 안정화 신호(PVCCH)에 응답하여 메모리 코어(122)에 대한 테스트를 수행하는 제2 테스트를 시작할 수 있다. BIST부(128a)는 제1 테스트와 제2 테스트 중 하나를 선택하여 메모리 코어(122)를 테스트할 수 있다. BIST부(128a)는 제1 테스트 및/또는 제2 테스트 결과, 메모리 코어(122)에서 불량 특성을 보이는 불량 셀의 정보를 저장할 수 있다.
BISR부(128b)는 메모리 코어(122)에 포함된 리던던시 셀을 사용하여 불량 셀을 리던던시 셀로 대체할 수 있다. BISR부(128b)는 불량 셀을 리던던시 셀로 리페어한 정보를 불량 셀의 정보와 함께 저장할 수 있다.
트레이닝부(128c)는 트레이닝 커맨드에 응답하여 메모리 코어(122)와 연계된 메모리 코어 파라미터 트레이닝 및/또는 메모리 장치(120)에서 메모리 코어(122)를 제외한 나머지 주변 회로에 대한 주변 회로 파라미터 트레이닝을 수행할 수 있다. 트레이닝부(128c)는 트레이닝 주체가 되어 메모리 코어 파라미터 및/또는 주변 회로 파라미터에 대한 최적의 파라미터를 결정할 수 있다. 본 실시예에서는 트레이닝부(128c)가 메모리 장치(120)에 포함되는 것으로 설명하고 있으나, 트레이닝부(128c)는 메모리 콘트롤러(110)에 포함되어 메모리 콘트롤러(110)가 주체가 되어 메모리 트레이닝을 수행할 수도 있다.
도 2는 도 1의 메모리 시스템(100)의 파워-업 시퀀스를 나타내는 순서도이다.
도 2를 참조하면, 메모리 시스템(100)으로 전원이 공급되고 메모리 시스템(100)이 파워-업 될 수 있다(S100). 메모리 시스템(100)이 파워-업 되고 메모리 장치(120)를 구동하는 전원 전압(VDD, 도 4)의 레벨이 안정적으로 일정하게 유지되면, 메모리 장치(120)는 전원 안정화 신호(PVCCH, 도 4)를 생성할 수 있다. 메모리 장치(120)는 전원 안정화 신호(PVCCH)를 이용하여 메모리 장치(120)가 동작 가능한 상태가 되도록 제어할 수 있다. 이 때, 메모리 장치(120)는 BIST를 시작하는 제1 옵션으로서, 전원 안정화 신호(PVCCH)에 응답하는 BIST부(128a)를 이용하여 BIST 를 시작할 수 있다(S100a).
메모리 시스템(100)이 파워-업 된 후, 메모리 콘트롤러(110)는 메모리 장치(120)의 초기화 및/또는 동작 특성에 맞도록 제어하기 위한 RCW(112)를 셋팅할 수 있다(S200). RCW(112)에는 메모리 콘트롤러(110)가 메모리 장치(120)와 정상적으로 상호 동작하도록 메모리 장치(120)의 주파수, 타이밍, 구동, 상세 동작 파라미터 등을 나타내는 코드들이 저장될 수 있다.
메모리 장치(120)는 메모리 장치(120)의 복수개 동작 옵션들, 다양한 기능들, 특성들 그리고 모드들을 설정하는 MRS(124)를 셋팅할 수 있다(S300). MRS(124)에는 버스트 길이(BL), 카스 레이턴시(CL), MPR 동작 기능, MPR 독출 포맷, 라이트 레벨링, VrefDQ 트레이닝, 독출/기입 DBI 기능 등을 설정하는 코드들이 셋팅될 수 있다.
메모리 장치(120)는 메모리 콘트롤러(110)로부터 ZQ 캘리브레이션 커맨드를 입력받아 ZQ 엔진(126)을 이용하여 ZQ 캘리브레이션 동작을 수행할 수 있다(S400). 이 때, 메모리 장치(120)는 BIST를 시작하는 제2 옵션으로서, ZQ 캘리브레이션 커맨드에 응답하는 BIST부(128a)를 이용하여 BIST 를 시작할 수 있다(S400a). 이 경우, 메모리 장치(120)의 BIST부(128a)는 S100a 단계에서 전원 안정화 신호(PVCCH)에 응답하여 BIST 가 시작되지 않도록 구성되어야 할 것이다.
ZQ 엔진(126)은 ZQ 단자(125)에 연결된 저항(RZQ)과 ZQ 엔진(126) 내부의 풀-업 저항에 대한 풀-업 캘리브레이션을 수행하여 풀-업 캘리브레이션 코드를 생성하고, 내부의 풀-업 저항과 내부의 풀-다운 저항에 대한 풀-다운 캘리브레이션을 수행하여 풀-다운 캘리브레이션 코드를 생성할 수 있다. 풀-업 캘리브레이션 코드와 풀-다운 캘리브레이션 코드는 입출력 버퍼들로 제공될 수 있다. 입출력 버퍼들은 풀-업 캘리브레이션 코드와 풀-다운 캘리브레이션 코드에 따라 터미네이션 저항값을 조절할 수 있다.
메모리 시스템(100)의 파워-업 후 수행되는 ZQ 캘리브레이션 동작은, ZQ 캘리브레이션 커맨드와 연관되는 표준에 규정된 시간 동안에 완료되어야 한다. 예시적으로, 512 클럭 사이클 내에 ZQ 캘리브레이션 동작이 완료되어야 한다.
ZQ 캘리브레이션 동작이 수행된 후, 메모리 장치(120)는 메모리 인터페이스(130)에서의 인터페이스 튜닝 작업으로서, 트레이닝부(128c)를 이용하여 메모리 트레이닝을 수행할 수 있다(S500). 메모리 장치(120)는 예를 들어, 클럭 트레이닝, 어드레스 트레이닝, 기입/독출 레벨링, 기입/독출 리-센터(Re-Center) 트레이닝 등을 수행할 수 있다.
도 3은 도 2의 메모리 트레이닝을 설명하는 순서도이다.
도 3을 참조하면, 메모리 장치(120)는 메모리 인터페이스(130)를 통해 수신되는 제어 신호들(CTL)에 대한 클럭 트레이닝을 수행할 수 있다(S501). 제어 신호들(CTL)에는 칩 선택 신호(CS), 클럭 인에이블 신호(CKE), 로우 어드레스 스트로브 신호(RAS), 칼럼 어드레스 스트로브 신호(CAS), 기입 인에이블 신호(WE) 등이 포함될 수 있다. 메모리 콘트롤러(110)에서 전송되는 제어 신호들(CTL)이 클럭 신호(CLK)에 동기되어 메모리 장치(120)로 수신될 수 있도록 클럭 트레이닝이 수행될 수 있다.
메모리 장치(120)는 메모리 인터페이스(130)를 통해 수신되는 커맨드들(CMD)에 대한 클럭 트레이닝을 수행할 수 있다(S502). 커맨드들(CMD)에는 프리차지 커맨드, 액티브 커맨드, 독출 커맨드, 기입 커맨드 등이 포함될 수 있다. 메모리 콘트롤러(110)에서 전송되는 커맨드들(CMD)이 클럭 신호(CLK)에 동기되어 메모리 장치(120)로 수신될 수 있도록 클럭 트레이닝이 수행될 수 있다.
메모리 장치(120)는 메모리 인터페이스(130)를 통해 수신되는 신호를 인지하기(recognize) 위한 수신 인에이블을 트레이닝할 수 있다(S503). 메모리 장치(120)는 메모리 콘트롤러(110)에서 전송되는 신호들의 수신을 인지하는 수신 인에이블 신호를 트레이닝부(128c)에 제공할 수 있다. 트레이닝부(128c)는 수신 인에이블 신호의 선언(assertion)이 메모리 콘트롤러(110)로부터 신호의 전송과 일치하도록 유지하는 버퍼링 및 타이밍 회로를 포함할 수 있다. 트레이닝부(128c)에서 수신 인에이블 신호의 선언 타이밍이 수신 인에이블 트레이닝 과정에서 결정될 수 있다.
메모리 장치(120)는 메모리 인터페이스(130)를 통해 출력되는 데이터(DQ)에 대한 기본적인 데이터 스트로브 신호(DQS) 트레이닝을 수행할 수 있다(S504). 메모리 장치(120)는 데이터 스트로브 신호(DQS)가 데이터(DQ)와 함께 메모리 콘트롤러(110)로 출력될 때, 데이터 스트로브 신호(DQS) 에지가 데이터(DQ) 윈도우에 센터링되도록 독출 리-센터 트레이닝할 수 있다.
S501단계의 제어 신호들(CTL)에 대한 클럭 트레이닝, S502 단계의 커맨드들(CMD)에 대한 클럭 트레이닝, S503 단계의 수신 인에이블 트레이닝 및/또는 S504 단계의 데이터(DQ)에 대한 데이터 스트로브 신호(DQS) 트레이닝은, MRS(124)의 MPR 동작 기능 및 MPR 독출 포맷을 이용하여 트레이닝될 수 있다. 제어 신호들(CTL)에 대한 클럭 트레이닝, 커맨드들(CMD)에 대한 클럭 트레이닝, 그리고 수신 엔에이블 트레이닝은, MPR에 미리 설정된 타이밍 캘리브레이션 비트 시퀀스를 독출하여 트레이닝될 수 있다. 그리고, 데이터(DQ)에 대한 데이터 스트로브 신호(DQS) 트레이닝은 MPR에 미리 설정된 데이터 패턴을 독출하여 트레이닝될 수 있다.
S501 내지 S504 단계들의 트레이닝들은 메모리 코어(122)를 이용하지 않고, MPR을 이용한 주변 회로에서의 파라미터 트레이닝들이다. 주변 회로 파라미터 트레이닝이 완료되면, 트레이닝부(128c)는 더 이상 MPR을 이용한 트레이닝을 수행하지 않을 것이라는 것을 알고 있을 수 있다. 이 경우, 트레이닝부(128c)는 MPR 비사용을 나타내는 MPR 디세이블 신호(MPR_DISEN)를 생성할 수 있다. MPR 디세이블 신호(MPR_DISEN)는 BIST부(128a)가 수행하고 있는 BIST 를 종료시키는 동작의 기반(base)이 되는 신호로 기능할 수 있다.
메모리 장치(120)는 메모리 콘트롤러(110)로부터 메모리 인터페이스(130)를 통해 기입 동작과 연계하는 라이트 레벨링 커맨드를 입력받아, 수신되는 클럭 신호(CLK)와 데이터 스트로브 신호(DQS) 사이의 스큐를 보상하는 라이트 레벨링을 수행할 수 있다(S505). 라이트 레벨링은 메모리 콘트롤러(110)로부터 출력되는 데이터 스트로브 신호(DQS)를 클럭 신호(CLK)로 샘플링하고, 데이터 스트로브 신호(DQS)와 클럭 신호(CLK)의 위상 관계를 검출하여 데이터 스트로브 신호(DQS)의 지연 시간을 조정하는 기능이다.
메모리 장치(120)는 BIST를 종료하는 제1 옵션으로서, MPR 디세이블 신호(MPR_DISEN)를 기반으로 하고 라이트 레벨링 커맨드에 응답하여 BIST부(128a)가 수행하고 있는 BIST 를 종료할 수 있다(S505a).
라이트 레벨링과 연계된 기입 동작에 따라, 메모리 콘트롤러(110)로부터 메모리 장치(120)로 액티브 커맨드와 기입 커맨드가 순차적으로 발행될 수 있다. 메모리 장치(120)는 액티브 커맨드에 응답하여 메모리 코어(122)를 억세스할 것이다. 이 때, 메모리 장치(120)는 BIST를 종료하는 제2 옵션으로서, MPR 디세이블 신호(MPR_DISEN)를 기반으로 하고 액티브 커맨드에 응답하여 BIST부(128a)가 수행하고 있는 BIST 를 종료할 수 있다(S505b). 이 경우, 메모리 장치(120)의 BIST부(128a)는 S505a 단계에서 라이트 레벨링 커맨드에 응답하여 BIST 가 종료되지 않도록 구성되어야 할 것이다.
메모리 시스템(100)이 DIMM 모듈(720, 도 7)로 구현되는 경우, 메모리 장치(120)가 복수개 실장될 수 있다. 메모리 인터페이스(130)에서, 클럭 신호(CLK) 라인과 커맨드/어드레스 신호 라인은 복수개의 메모리 장치들(120)에 플라이바이 토폴로지(Flyby topology)으로 배선되고, 데이터(DQ) 라인과 데이터 스트로브 신호(DQS) 라인은 복수개의 메모리 장치들(120) 각각에 배선되는 멀티드랍(Multi-drop)이 채용될 수 있다.
플라이바이 토폴로지에 있어서, 기입 동작 시, 메모리 장치들(120) 각각으로 데이터 체인으로 배선된 클럭 신호(CLK)을 통해 클럭 신호(CLK)가 입력되면, 데이터(DQ) 및 데이터 스트로브 신호(DQS)가 메모리 장치(120) 각각으로 입력되도록 되어 있다. 클럭 신호(CLK)가 마지막으로 입력되는 메모리 장치(120)에 입력되는 데이터(DQ) 및 데이터 스트로브 신호(DQS)는, 클럭 신호(CLK)가 최초로 입력되는 메모리 장치(120)에 입력되는 데이터(DQ) 및 데이터 스트로브 신호(DQS)에 비해, 상당히 지연되어 메모리 장치(120)에 입력될 것이다. 이에 따라, 메모리 장치들(120) 각각은 기입 동작 시 데이터 스트로브 신호(DQS)가 도달하는 시간이 표준에 규정된 시간을 만족하도록 기입 플라이바이 동작을 수행할 수 있다(S506).
메모리 장치(120)는 메모리 인터페이스(130)를 통해 입력되는 데이터(DQ)에 대한 데이터 스트로브 신호(DQS)의 트레이닝을 수행할 수 있다(S507). 메모리 장치(120)는 메모리 콘트롤러(110)에서 데이터 스트로브 신호(DQS)가 데이터(DQ)와 함께 입력될 때, 데이터 스트로브 신호(DQS) 에지가 데이터(DQ) 윈도우에 센터링되도록 기입 리-센터 트레이닝할 수 있다.
메모리 장치(120)는 메모리 인터페이스(130)를 통해 입력 또는 출력되는 데이터(DQ)들 사이의 데이터 입력/출력 시간 차이를 줄일 수 있는 기입/독출 데이터 디스큐 동작을 수행할 수 있다(S508). 메모리 장치(120)는 기입 모드에서 기입 데이터(DQ)들 사이에 스큐가 증가되면 유효 데이터 윈도우가 감소되기 때문에, 유효 데이터 마진을 확보하기 위해 데이터 스큐를 보상하는 기입 데이터 디스큐 동작을 수행할 수 있다. 메모리 장치(120)는 독출 모드에서 독출 데이터(DQ)들 사이에 스큐가 증가되면 유효 데이터 윈도우가 감소되기 때문에, 유효 데이터 마진을 확보하기 위해 데이터 스큐를 보상하는 독출 데이터 디스큐 동작을 수행할 수 있다.
메모리 장치(120)는 메모리 인터페이스(130)를 통해 입력 또는 출력되는 데이터(DQ)를 판독하는 기준 전압(VrefDQ) 레벨을 설정하기 위해 VrefDQ 트레이닝을 수행할 수 있다(S509). 메모리 장치(120)는 기준 전압(VrefDQ)의 트레이닝 값, VrefDQ 트레이닝 레인지 등을 트레이닝할 수 있다.
예시적으로, VrefDQ의 트레이닝 값은 VDDQ 전압을 기준으로 제1 레인지(Range1) 또는 제2 레인지(Range2)로 나뉘어져 제공될 수 있다. 제1 레인지(Range1)에서 VrefDQ 최소 동작 전압이 VDDQ의 60%로 설정되고 VrefDQ 최대 동작 전압은 VDDQ의 92%로 설정되고, 제2 레인지(Range2)에서 VrefDQ 최소 동작 전압은 VDDQ의 45%로 설정되고 VrefDQ 최대 동작 전압은 VDDQ의 77%로 설정될 수 있다. 메모리 장치(120)는 다수의 데이터(DQ) 천이들의 중첩으로 보여지는 데이터(DQ) 아이 다이어그램(eye diagram)의 중간에 기준 전압(VrefDQ) 레벨이 오도록 VREFDQ 트레이닝을 수행할 수 있다.
메모리 콘트롤러(110)가 메모리 장치(120)로부터 독출된 데이터를 적절히 식별(properly identify)하기 위해서는 독출 데이터가 유효한 시간을 결정하는 것이 중요하다. 메모리 장치(120)가 메모리 콘트롤러(110)로부터 수신된 기입 데이터를 적절히 식별하기 위해서도 기입 데이터가 유효한 시간을 결정하는 것이 중요하다. 이를 위하여, 데이터 스트로브 신호(DQS)에 데이터(DQ) 입력 또는 출력 전에 데이터(DQ)가 유효한지를 나타내는 소정의 프리앰블(preamble) 시간이 설정될 수 있다. 메모리 장치(120)는 메모리 인터페이스(130)를 통해 입력 또는 출력되는 데이터(DQ)에 대한 고급적인 데이터 스트로브 신호(DQS) 트레이닝을 수행할 수 있다(S510).
메모리 장치(120)는 기입 커맨드에 따른 데이터(DQ) 입력 전에 또는 독출 커맨드에 따른 데이터(DQ) 출력 전에, 데이터 스트로브 신호(DQS)가 1 클럭 사이클 또는 2 클럭 사이클 프리앰블 시간을 갖도록 인에이블 트레이닝 할 수 있다. 데이터 스트로브 신호(DQS)에 대한 인에이블 트레이닝은, 인에이블 신호의 선언(assertion)이 데이터 스트로브 신호(DQS)에 있는 프리앰블 지시(preamble indication)와 일치할 때까지 DLL의 지연을 조절하는 동작을 수행할 수 있다.
S507 내지 S510 단계들의 트레이닝들은 메모리 코어(122)를 이용한 코어 파라미터 트레이닝들이다. 트레이닝부(128c)는 주변 회로 파라미터 트레이닝 및 코어 파라미터 트레이닝을 완료하고, 최적화된 주변 회로 파라미터 및 코어 파라미터를 파라미터 저장 영역에 저장할 수 있다. 파라미터 저장 영역은, 예컨대 확장된 모드 레지스터 세트(EMRS)이거나 별도의 파라미터 레지스터부, 또는 불휘발성 메모리 예컨대, 플래시 메모리, EPROM, EEPROM 등일 수 있다. 메모리 장치(120)는 파라미터 저장 영역에 저장된 최적화된 주변 회로 파라미터 및 코어 파라미터로 셋팅된 환경에서 데이터를 기입하거나 독출할 수 있을 것이다.
도 4는 도 1의 메모리 장치(120)를 설명하는 블락 다이어그램이다.
도 4를 참조하면, 메모리 장치(120)는 메모리 코어(122), MRS(124), BIST부(128a), BISR부(128b), 트레이닝부(128c), 전원 검출부(410), 커맨드 디코더(420)를 포함할 수 있다. BIST부(128a)는 BIST 신호 발생부(430)와 BIST 엔진(432)를 포함할 수 있다. BISR부(128b)는 로우 리페어부(440)와 칼럼 리페어부(442)를 포함할 수 있다. 메모리 장치(120)에 관해 도 1과 중복되는 설명은 생략한다.
전원 검출부(410)는 메모리 장치(120)의 파워-업에 따라 전원 전압(VDD) 레벨이 안정적으로 일정하게 유지되는 것을 검출하여 전원 안정화 신호(PVCCH)를 생성할 수 있다. 메모리 장치(120)는 전원 안정화 신호(PVCCH)에 응답하여 동작 가능한 상태로 진입할 수 있다. 전원 안정화 신호(PVCCH)는 BIST부(128a)의 BIST 신호 발생부(430)로 제공될 수 있다.
커맨드 디코더(420)는 메모리 인터페이스(130)를 통해 수신되는 커맨드들을 수신하고 커맨드 시퀀서(422)에 저장할 수 있다. 커맨드 시퀀서(422)는 도 2에 도시된 메모리 시스템(100)의 파워-업 시퀀스에 따라 메모리 장치(120)로 발행되는 커맨드들(CMD)을 큐잉(queue)할 수 있다. 커맨드 시퀀서(422)는 S300 단계에서 MRS(124) 셋팅을 지시하는 MRS 커맨드, S400 단계에서 ZQ 캘리브레이션 동작을 지시하는 ZQ 캘리브레이션 커맨드, S500 단계에서 메모리 트레이닝을 지시하는 트레이닝 커맨드, 라이트 레벨링 커맨드, 액티브 커맨드, 기입 커맨드, 독출 커맨드 등을 순차적으로 저장하고, 저장된 순서대로 출력되는 FIFO(First In First Out) 방식으로 동작하도록 구성될 수 있다.
커맨드 디코더(420)는 커맨드 시퀀서(422)에서 출력되는 순서에 따라 해당 커맨드(CMD)에 상응하는 제어 신호들을 발생하고, 제어 신호들을 BIST 신호 발생부(430)와 트레이닝부(128c)로 제공할 수 있다. 커맨드 디코더(420)는 ZQ 캘리브레이션 커맨드(ZQCL, 도 6)에 기초하여 ZQ 캘리브레이션 인에이블 신호(ZQ_EN)를 발생하고, 라이트 레벨링 커맨드(WRLVL)에 기초하여 라이트 레벨링 인에이블 신호(WRLVL_EN)를 발생하고, 액티브 커맨드(ACT)에 기초하여 액티브 신호(ACTIVE)를 발생할 수 있다. ZQ 캘리브레이션 인에이블 신호(ZQ_EN), 라이트 레벨링 인에이블 신호(WRLVL_EN) 및 액티브 신호(ACTIVE)는 BIST부(128a)의 BIST 신호 발생부(430)로 제공될 수 있다.
BIST 신호 발생부(430)는 전원 안정화 신호(PVCCH), ZQ 캘리브레이션 인에이블 신호(ZQ_EN), 라이트 레벨링 인에이블 신호(WRLVL_EN) 및 액티브 신호(ACTIVE) 그리고 트레이닝부(128c)에서 제공되는 MPR 디세이블 신호(MPR_DISEN)를 수신하고, 이들 신호들에 기초하여 BIST 인에이블 신호(BIST_EN) 및 BIST 디세이블 신호(BIST_DISEN)를 생성할 수 있다. BIST 신호 발생부(430)의 개념적인 실시예들이 도 5a 내지 도 5d에서 설명된다.
도 5a를 참조하면, BIST 신호 발생부(430a)는 전원 안정화 신호(PVCCH)에 응답하여 BIST 엔진(432)이 BIST 를 시작하도록 지시하는 BIST 인에이블 신호(BIST_EN)를 생성할 수 있다. BIST 엔진(432)은 BIST 인에이블 신호(BIST_EN)에 응답하여 메모리 셀 어레이(122a)의 전체 메모리 셀들이 정상적으로 동작하는지를 확인하는 메모리 풀 셀 테스트(Memory Full Cell Test)를 수행할 수 있다.
도 5b를 참조하면, BIST 신호 발생부(430b)는 ZQ 캘리브레이션 인에이블 신호(ZQ_EN)에 응답하여 BIST 인에이블 신호(BIST_EN)를 생성할 수 있다. 이 때, 도 5a의 BIST 신호 발생부(430a)와 도 5b의 BIST 신호 발생부(430b) 중 어느 하나 만이 BIST 인에이블 신호(BIST_EN)를 생성하도록 선택적으로 제어될 수 있다.
도 5c를 참조하면, BIST 신호 발생부(430c)는 MPR 디세이블 신호(MPR_DISEN) 및 라이트 레벨링 인에이블 신호(WRLVL_EN)를 논리곱 연산하여 BIST 디세이블 신호(BIST_DISEN)를 생성할 수 있다. BIST 엔진(432)은 BIST 디세이블 신호(BIST_DISEN)에 응답하여 메모리 셀 어레이(122a)에 대한 메모리 풀 셀 테스트를 종료할 수 있다.
도 5d를 참조하면, BIST 신호 발생부(430d)는 MPR 디세이블 신호(MPR_DISEN) 및 액티브 신호(ACTIVE)를 논리곱 연산하여 BIST 디세이블 신호(BIST_DISEN)를 생성할 수 있다. 이 때, 도 5c의 BIST 신호 발생부(430c)와 도 5d의 BIST 신호 발생부(430d) 중 어느 하나 만이 BIST 디세이블 신호(BIST_DISEN)를 생성하도록 선택적으로 제어될 수 있다.
다시, 도 3을 참조하면, BIST 신호 발생부(430)에서 생성된 BIST 인에이블 신호(BIST_EN) 및 BIST 디세이블 신호(BIST_DISEN)는 BIST 엔진(432)으로 제공될 수 있다.
BIST 엔진(432)은 메모리 코어(122)의 기능 및 신뢰도를 테스트하기 위해 다양한 테스트 알고리즘을 제공할 수 있다. BIST 엔진(432)은 테스트 알고리즘을 해석하고 실행하여 테스트 패턴의 시퀀스 및 적용 타이밍을 제어할 수 있다. BIST 엔진(432)은 임의의 가능한 메모리 결함을 검출하기 위해, 메모리 코어(122)에 다양한 테스트 패턴 데이터를 기록하고, 메모리 코어(122)로부터 기록된 테스트 패턴 데이터를 독출할 수 있다. BIST 엔진(432)은 테스트 패턴 데이터와 메모리 코어(122)로부터 독출된 데이터를 비교함으로써, BIST 엔진(432)은 메모리 코어(122)의 임의의 메모리 셀이 결함을 갖는지 여부를 결정할 수 있다.
BIST 엔진(432)은 BIST 동안 직류(DC) 파라미터들 및/또는 교류(AC) 파라미터들을 변경할 수 있고, 사용자 설정 테스트 시퀀스들을 프로그램할 수 있도록 구성될 수 있다. DC 파라미터는 메모리 셀 어레이(122a) 동작 전압(VINTA) 또는 비트라인 전압(VBL) 등 일 수 있다. AC 파라미터는 로우 커맨드 지연 시간(tRCD), 쓰기 회복 시간(tWR), 기입 레이턴시 등 일 수 있다.
BIST 엔진(432)은 다양한 종류들의 테스트 시퀀스들을 테스트할 수 있는 유연성을 제공할 수 있다. 예컨대, 메모리 셀 어레이(122a)의 메모리 셀의 데이터 리텐션 시간은 표준에 규정된 리프레쉬 시간 간격 이상을 가지는 것을 보증할 필요가 있다. 데이터 리텐션 테스트는 메모리 셀 트랜지스터를 턴온시켜 메모리 셀 커패시터에 로직 '1'의 전압을 충전하고, 메모리 셀 트랜지스터가 턴오프되고 메모리 셀 커패시터는 논리 '1'의 전압을 충전한 상태로 그대로 두었다가(이 상태를 포즈(pause)라고 부른다), 메모리 셀 커패시터의 전위를 독출하여 센스앰프에서 논리 '1' 또는 '0'을 판정한다. 포즈 시, 메모리 셀 커패시터의 스토리지 노드와 반도체 기판 사이의 PN 접합부에 생기는 역 바이어스에 의해 리크(leak) 전류가 발생할 수 있다. 이 리크 전류에 의해 메모리 셀 커패시터에 충전된 전하가 소실되기 때문에, 데이터 리텐션을 위하여, 일정 시간 간격으로 데이터 리프레쉬(판독/재기록의 반복 동작)를 행할 필요가 있다. 메모리 셀의 리프레쉬 특성은 고온에서 나빠질 수 있다. 이에 따라, BIST 엔진(432)은 리프레쉬 불량 셀을 스크린할 때 메모리 장치(120) 내부의 온도 센서를 이용하여, 메모리 장치(120)의 온도에 따라 포즈 시간을 바꾸어 가면서 리텐션 불량을 스크린 할 수 있다.
BIST 엔진(432)은 BIST 인에이블 신호(BIST_EN)에 응답하여 메모리 셀 어레이(122a)에 대한 메모리 풀 셀 테스트를 수행하고, BIST 디세이블 신호(BIST_DISEN)에 응답하여 메모리 풀 셀 테스트를 종료할 수 있다. 메모리 풀 셀 테스트의 결과, 소자 특성 저하를 보이는 불량 셀들 예컨대, 짧은 리프레쉬 시간을 가지는 셀, 셀 기입 특성이 저하된 셀 또는 가변적인 리텐션 시간을 보이는 셀 등이 나타날 수 있다. BIST 엔진(432)은 이러한 불량 특성을 보이는 불량 셀들의 정보를 불량 셀 테이블(434)에 저장할 수 있다. 불량 셀 테이블(434)은 퓨즈 어레이 또는 안티 퓨즈 어레이 등을 이용할 수 있다. 불량 셀 테이블(434)에 저장된 불량 셀 정보는 BISR부(128b)로 제공될 수 있다.
BISR부(128b)는 불량 셀들을 리페어하기 위해 메모리 셀 어레이(122a)에 포함된 리던던시 셀들을 사용하여 불량 셀들을 리페어할 수 있다. BISR부(128b)는 로우 리페어부(440)와 칼럼 리페어부(442)를 이용하여 불량 셀을 리던던시 셀로 대체할 수 있다. 예시적으로, BISR부(128b)는 불량 셀이 발생한 메모리 셀 그룹을 리던던시 메모리 셀 그룹으로 대체할 수 있다. BISR부(128b)는 불량 셀이 비트라인에 연결된 메모리 셀에서 발생된 경우, 비트라인에 연결된 메모리 셀들을 리던던시 비트라인에 연결된 메모리 셀들로 대체할 수 있다. BISR부(128b)는 불량 셀이 발생된 비트라인의 일부(비트라인 세그먼트)에 연결되는 메모리 셀들을 리던던시 비트라인의 일부에 연결된 메모리 셀들로 대체할 수 있다. 또는, BISR부(128b)는 불량 셀을 리던던시 셀로 대체할 수 있다. 로우 리페어부(440)와 칼럼 리페어부(442)는 불량 셀을 리페어 하기 위한 리던던시 셀을 지시하는 어드레스로 대체하여 로우 어드레스 및 칼럼 어드레스를 발생할 수 있다.
BISR부(128b)에서 불량 셀을 리던던시 셀로 리페어한 정보는, 불량 셀 테이블(434)에 저장된 해당 불량 셀 정보와 함께 저장될 수 있다. 불량 셀 테이블(434)에 저장된 정보는 메모리 콘트롤러(110, 도 1) 또는 호스트(105, 도1)에 의해 독출될 수 있다. 메모리 콘트롤러(110) 또는 호스트(105)는 불량 셀 테이블(434)에 저장된 정보를 이용하여 메모리 장치(120)와 정상적으로 상호 동작하도록 메모리 장치(120)를 제어할 수 있다.
도 6은 도 4 의 메모리 장치(120)의 파워-업 시퀀스에 따른 동작 타이밍 다이어그램이다. 도 6은 메모리 장치(120)가 통신 프로토콜들 또는 표준들에 따라 클럭 신호(CLK)에 기반하여 동작하는 타이밍도를 보여준다. 본 발명에서 설명되는 타이밍 다이어그램들은 반드시 일정한 비율로 도시된 것은 아니라는 것을 밝혀둔다.
도 2, 도 3, 도 4 및 도 6을 참조하면, T0 시점에서, 메모리 장치(120)의 파워-업에 따라, 메모리 장치(120)로 전원 전압(VDD)이 인가될 수 있다. 전원 전압(VDD)이 안정화되고 소정의 시간 동안 리셋 신호(RESETn)가 로직 로우 레벨로 유지된 후, 리셋 신호(RESETn)는 토글링될 수 있다. 리셋 신호(RESETn)는 메모리 장치(120)의 올바른 동작을 위해 리셋으로 초기화시키는 신호로 구성될 수 있다.
메모리 장치(120)의 리셋 동작 후, 메모리 시스템(100)의 파워-업 시퀀스(도 2 및 도 3)에 따라 메모리 장치(120)로 발행되는 커맨드들(CMD)이 커맨드 시퀀서(422)에 순차적으로 저장될 수 있다. 커맨드 시퀀서(422)는 MRS(124) 셋팅을 지시하는 MRS 커맨드(S300), ZQ 캘리브레이션 동작을 지시하는 ZQ 캘리브레이션 커맨드(ZQCL), 라이트 레벨링 커맨드(WRLVL), 액티브 커맨드(ACT), 기입 커맨드(WR), 독출 커맨드(RD) 등을 순차적으로 저장하고, 저장된 순서대로 해당 커맨드를 출력할 수 있다.
T1 시점에서, 전원 검출부(410)는 전원 전압(VDD) 레벨이 목표 전압 레벨로 안정적으로 일정하게 유지되는 것을 검출하여 전원 안정화 신호(PVCCH)를 로직 하이 레벨로 트리거할 수 있다. BIST 신호 발생부(430a, 도 5a)는 전원 안정화 신호(PVCCH)의 트리거에 응답하여 BIST 엔진(432)이 BIST 를 시작하도록 지시하는 BIST 인에이블 신호(BIST_EN)를 로직 하이레벨로 천이시킬 수 있다. 전원 안정화 신호(PVCCH)에 기초하여 발생된 BIST 인에이블 신호(BIST_EN)는 BIST를 시작하는 제1 옵션 신호로 기능할 수 있다. BIST 엔진(432)은 제1 옵션의 BIST 인에이블 신호(BIST_EN)에 응답하여 메모리 코어(122)에 대한 BIST를 시작할 수 있다. BIST 엔진(432)은 프로그램된 테스트 시퀀스들을 수행하여 메모리 셀 어레이(122a)에서 불량 특성을 보이는 불량 셀들의 정보를 불량 셀 테이블(434)에 저장할 수 있다. BISR부(128b)는 불량 셀 테이블(434)에 저장된 불량 셀 정보에 따라 리던던시 셀들을 사용하여 불량 셀들을 리페어할 수 있다.
T2 시점에서, 커맨드 시퀀서(422)에 저장된 MRS 커맨드가 출력될 수 있다. MRS(124)는 MRS 커맨드에 응답하여 메모리 인터페이스(130)의 어드레스 버스로 제공되는 적절한 비트 값들로 프로그램될 수 있다. MRS(124)는 메모리 장치(120)의 버스트 길이(BL), 카스 레이턴시(CL), MPR 동작 기능, MPR 독출 포맷, 라이트 레벨링, VrefDQ 트레이닝, 독출/기입 DBI 기능 등과 같은 동작 옵션들, 다양한 기능들, 특성들 및/또는 모드들을 셋팅할 수 있다.
T3 시점에서, 커맨드 시퀀서(422)에 저장된 ZQ 캘리브레이션 커맨드(ZQCL)가 출력될 수 있다. ZQ 엔진(126)은 ZQ 캘리브레이션 커맨드(ZQCL)에 응답하여 ZQ 단자(125)에 연결된 저항(RZQ)을 이용하여 풀-업/풀-다운 캘리브레이션들을 수행하여 풀-업/풀-다운 캘리브레이션 코드들을 생성할 수 있다. 풀-업/풀-다운 캘리브레이션 코드들은 DQ 단자들에 연결된 입출력 버퍼들의 터미네이션 저장값을 조절하도록 입출력 버퍼들로 제공될 수 있다. 커맨드 디코더(420)는 ZQ 캘리브레이션 커맨드(ZQCL)에 기초하여 ZQ 캘리브레이션 인에이블 신호(ZQ_EN)를 발생할 수 있다. BIST 신호 발생부(430b, 도 5b)는 ZQ 캘리브레이션 인에이블 신호(ZQ_EN)에 응답하여 BIST 엔진(432)이 BIST 를 시작하도록 BIST 인에이블 신호(BIST_EN)를 로직 하이레벨로 천이시킬 수 있다. ZQ 캘리브레이션 인에이블 신호(ZQ_EN)에 기초하여 발생된 BIST 인에이블 신호(BIST_EN)는 BIST를 시작하는 제2 옵션 신호로 기능할 수 있다. BIST 엔진(432)은 제2 옵션의 BIST 인에이블 신호(BIST_EN)에 응답하여 메모리 코어(122)에 대한 BIST를 시작할 수 있다. BIST 엔진(432)은 프로그램된 테스트 시퀀스들을 수행하여 메모리 셀 어레이(122a)에서 불량 특성을 보이는 불량 셀들의 정보를 불량 셀 테이블(434)에 저장하고, BISR부(128b)는 불량 셀 테이블(434)에 저장된 불량 셀 정보에 따라 리던던시 셀들을 사용하여 불량 셀들을 리페어할 수 있다.
ZQ 캘리브레이션 동작이 수행된 후, 메모리 장치(120)는 트레이닝부(128c)를 이용하여 메모리 트레이닝을 수행할 수 있다. 트레이닝부(128c)는 예를 들어, 클럭 트레이닝, 어드레스 트레이닝, 기입/독출 레벨링, 기입/독출 리-센터(Re-Center) 트레이닝 등을 수행할 수 있다. 메모리 트레이닝을 수행할 때, 트레이닝부(128c)는 MRS(124)의 MPR에 미리 설정된 데이터 패턴을 독출하여 트레이닝을 할 수 있다. 예를 들어, 수신 인에이블 트레이닝(S503), 데이터(DQ)에 대한 데이터 스트로브 신호(DQS) 트레이닝(S504) 등과 같은 주변 회로 파라미터 트레이닝은, MPR에 미리 설정된 타이밍 캘리브레이션 비트 시퀀스를 독출하여 트레이닝될 수 있다.
T4 시점에서, 트레이닝부(128c)는 주변 회로 파라미터 트레이닝이 완료되면, 더 이상 MPR을 이용한 트레이닝을 수행하지 않을 것이라는, 즉 MPR 비사용을 나타내는 MPR 디세이블 신호(MPR_DISEN)를 로직 하이레벨로 트리거할 수 있다. MPR 디세이블 신호(MPR_DISEN)는 BIST 신호 발생부(430c, 430d, 도 5c, 도 5d)로 제공될 수 있다.
T5 시점에서, 커맨드 시퀀서(422)에 저장된 라이트 레벨링 커맨드(WRLVL)가 출력될 수 있다. 트레이닝부(128c)는 라이트 레벨링 커맨드(WRLVL)에 응답하여 클럭 신호(CLK)와 데이터 스트로브 신호(DQS) 사이의 스큐를 보상하는 라이트 레벨링을 수행할 수 있다.
커맨드 디코더(420)는 라이트 레벨링 커맨드(WRLVL)에 기초하여 라이트 레벨링 인에이블 신호(WRLVL_EN)를 발생할 수 있다. BIST 신호 발생부(430c, 도 5c)는 MPR 디세이블 신호(MPR_DISEN) 및 라이트 레벨링 인에이블 신호(WRLVL_EN)를 논리곱 연산하여 로직 하이레벨의 BIST 디세이블 신호(BIST_DISEN)를 생성할 수 있다. 라이트 레벨링 인에이블 신호(WRLVL_EN)에 기초하여 발생된 BIST 디세이블 신호(BIST_DISEN)는 BIST를 종료하는 제1 옵션 신호로 기능할 수 있다. BIST 엔진(432)은 제1 옵션의 BIST 디세이블 신호(BIST_DISEN)에 응답하여 메모리 코어(122)에 대한 BIST를 종료할 수 있다.
T6 및 도 7 시점들에서, 커맨드 시퀀서(422)에 저장된 라이트 레벨링과 연계된 기입 동작에 따른 액티브 커맨드(ACT)와 기입 커맨드(WR)가 각각 출력될 수 있다. 커맨드 디코더(420)는 액티브 커맨드(ACT)에 기초하여 액티브 신호(ACTIVE)를 발생할 수 있다. BIST 신호 발생부(430c, 도 5c)는 MPR 디세이블 신호(MPR_DISEN) 및 액티브 신호(ACTIVE)를 논리곱 연산하여 로직 하이레벨의 BIST 디세이블 신호(BIST_DISEN)를 생성할 수 있다. 액티브 신호(ACTIVE)에 기초하여 발생된 BIST 디세이블 신호(BIST_DISEN)는 BIST를 종료하는 제2 옵션 신호로 기능할 수 있다. BIST 엔진(432)은 제2 옵션의 BIST 디세이블 신호(BIST_DISEN)에 응답하여 메모리 코어(122)에 대한 BIST를 종료할 수 있다.
이 후, 트레이닝부(128c)는 데이터(DQ)에 대한 데이터 스트로브 신호(DQS)의 트레이닝, 데이터들의 디스큐 동작, VrefDQ 트레이닝, 프리앰블 시간 설정을 위한 데이터 스트로브 신호(DQS) 트레이닝 등을 수행할 수 있다. 메모리 장치(120)는 트레이닝부(128c)의 트레이닝 결과 값을 활용하여 최적화된 동작 파라미터들로 셋팅된 환경에서 데이터를 기입하거나 독출하도록 구성될 수 있다.
도 7은 본 발명의 실시예들에 따른 메모리 장치가 장착된 RDIMM을 위한 프로세서-메모리 시스템을 도시하는 블록 다이어그램이다.
도 7을 참조하면, 프로세서-메모리 시스템(700)은 하나 이상의 RDIMM(720) 및 프로세서(705)가 하나 이상의 메모리 채널(702)을 통해 결합하는 보드(701)를 포함할 수 있다. 데이터(DQ)가 전송되는 양방향 데이터 버스들(703)이 메모리 장치들(120)과 프로세서(705)의 호스트 인터페이스(710)에 각각 결합될 수 있다. 프로세서(705)는 싱글 또는 멀티-코어 프로세서일 수 있다.
클럭 신호(CLK) 라인(704) 및 C/A 신호 라인(706)이 호스트 인터페이스(710)로부터 레지스터 클럭 드라이버(RCD, 110)으로 제공될 수 있다. RCD(110)는 클럭 신호(CLK) 라인(704)을 통해 수신되는 클럭 신호(CLK)를 메모리 장치들(120) 각각으로 제공하고, C/A 신호 라인(706)을 통해 수신된 제어/커맨드/어드레스 신호들을 메모리 장치들(120) 각각으로 제공할 수 있다. RCD(110)는 메모리 장치들(120)과 플라이바이 방식으로 연결되고, C/A 신호 라인(706)에는 모듈 터미네이션 저항이 연결될 수 있다.
메모리 장치(120)는 도 1내지 도 6에서 설명된 메모리 장치(120)와 동일 또는 유사할 수 있다. 메모리 장치(120)는 파워-업 시퀀스 중에 메모리 셀 어레이(122a)를 테스트하는 BIST부(128a), BISR부(128b) 및 트레이닝부(128c)를 포함할 수 있다. BIST부(128a)는 전원 안정화 신호(PVCCH)에 응답하여 메모리 셀 어레이(122a)에 대한 테스트를 수행하거나, ZQ 캘리브레이션 커맨드(ZQCL)에 응답하여 메모리 셀 어레이(122a)에 대한 테스트를 수행할 수 있다. BIST부(128a)는 라이트 레벨링 커맨드(WRLVL)에 응답하여 수행중인 테스트를 종료하거나, 액티브 커맨드(ACT)에 응답하여 수행중인 테스트를 종료할 수 있다. BIST부(128a)는 메모리 셀 어레이(122a)에 대한 테스트 결과, 메모리 코어(122)에서 불량 특성을 보이는 불량 셀의 정보를 저장할 수 있다. BISR부(128b)는 메모리 코어(122)에 포함된 리던던시 셀을 사용하여 불량 셀을 리던던시 셀로 대체할 수 있다. BISR부(128b)는 불량 셀을 리던던시 셀로 리페어한 정보를 불량 셀의 정보와 함께 저장할 수 있다. 트레이닝부(128c)는 트레이닝 커맨드에 응답하여 메모리 코어(122)와 연계된 메모리 코어 파라미터 트레이닝 및/또는 메모리 장치(120)에서 메모리 코어(122)를 제외한 나머지 주변 회로에 대한 주변 회로 파라미터 트레이닝을 수행할 수 있다. 트레이닝부(128c)는 트레이닝 주체가 되어 메모리 코어 파라미터 및/또는 주변 회로 파라미터에 대한 최적의 파라미터를 결정할 수 있다.
도 8은 본 발명의 실시예들에 따른 메모리 장치가 장착된 LRDIMM을 위한 프로세서-메모리 시스템을 도시하는 블록 다이어그램이다.
도 8을 참조하면, 프로세서-메모리 시스템(800)은 하나 이상의 LRDIMM(820) 및 프로세서(805)가 하나 이상의 메모리 채널(802)을 통해 결합하는 보드(801)를 포함할 수 있다. LRDIMM(820)은 도 7의 RDIMM(720)과 비교하여, 메모리 장치(120) 각각과 일대일 대응적으로 연결되는 데이터 버퍼(120D)를 더 포함한다는 점에서 차이가 있다. LRDIMM(820)에 관해 도 7의 RDIMM(720)과 중복되는 설명은 생략한다.
데이터(DQ)가 전송되는 양방향 데이터 버스들(807)이 데이터 버퍼(120D)에 각각 결합될 수 있다. 데이터 버스들(807)에 연결되는 데이터 버퍼(120D) 각각에 온-다이 터미네이션(ODT)이 제공될 수 있다. 데이터 버스들(807)에 데이터(DQ)가 양방향 전송될 때, 데이터 스트로브 신호(DQS)도 함께 전송될 수 있다.
메모리 장치(120)는 도 1내지 도 6에서 설명된 메모리 장치(120)와 동일 또는 유사할 수 있다. 메모리 장치(120)는 도 1내지 도 6에서 설명된 메모리 장치(120)와 동일 또는 유사할 수 있다. 메모리 장치(120)는 파워-업 시퀀스 중에 메모리 셀 어레이(122a)를 테스트하는 BIST부(128a), BISR부(128b) 및 트레이닝부(128c)를 포함할 수 있다. BIST부(128a)는 전원 안정화 신호(PVCCH)에 응답하여 메모리 셀 어레이(122a)에 대한 테스트를 수행하거나, ZQ 캘리브레이션 커맨드(ZQCL)에 응답하여 메모리 셀 어레이(122a)에 대한 테스트를 수행할 수 있다. BIST부(128a)는 라이트 레벨링 커맨드(WRLVL)에 응답하여 수행중인 테스트를 종료하거나, 액티브 커맨드(ACT)에 응답하여 수행중인 테스트를 종료할 수 있다. BIST부(128a)는 메모리 셀 어레이(122a)에 대한 테스트 결과, 메모리 코어(122)에서 불량 특성을 보이는 불량 셀의 정보를 저장할 수 있다. BISR부(128b)는 메모리 코어(122)에 포함된 리던던시 셀을 사용하여 불량 셀을 리던던시 셀로 대체할 수 있다. BISR부(128b)는 불량 셀을 리던던시 셀로 리페어한 정보를 불량 셀의 정보와 함께 저장할 수 있다. 트레이닝부(128c)는 트레이닝 커맨드에 응답하여 메모리 코어(122)와 연계된 메모리 코어 파라미터 트레이닝 및/또는 메모리 장치(120)에서 메모리 코어(122)를 제외한 나머지 주변 회로에 대한 주변 회로 파라미터 트레이닝을 수행할 수 있다. 트레이닝부(128c)는 트레이닝 주체가 되어 메모리 코어 파라미터 및/또는 주변 회로 파라미터에 대한 최적의 파라미터를 결정할 수 있다.
본 개시는 면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
Claims (20)
- 메모리 셀 어레이를 포함하는 메모리 코어;
임피던스 조정(ZQ) 커맨드에 응답하여, ZQ 단자에 연결된 ZQ 저항을 이용하여 ZQ 캘리브레이션 동작을 수행하도록 구성되는 ZQ 엔진; 및
상기 ZQ 캘리브레이션 커맨드에 응답하여 테스트 인에이블 신호를 생성하고, 상기 테스트 인에이블 신호에 기초하여 상기 메모리 셀 어레이에 대한 테스트를 수행하는 제1 테스트를 시작하도록 구성되는 빌트-인 셀프 테스트부(BIST부)를 포함하는 메모리 장치. - 제1항에 있어서, 상기 메모리 장치는,
상기 메모리 장치의 파워-업 시, 상기 메모리 장치로 인가되는 전원 전압의 레벨이 목표 전압 레벨로 일정하게 유지되는 것을 검출하여 전원 안정화 신호를 발생하는 전원 검출부를 더 포함하고,
상기 전원 안정화 신호는 상기 메모리 셀 어레이에 대한 테스트를 수행하는 제2 테스트를 시작하도록 구성되고,
상기 BIST부는 상기 제1 테스트와 상기 제2 테스트 중 하나를 선택하여 상기 메모리 셀 어레이를 테스트하는 것을 특징으로 하는 메모리 장치. - 제1항에 있어서, 상기 메모리 장치는,
트레이닝 커맨드에 응답하여 상기 메모리 코어와 연계된 메모리 코어 파라미터 트레이닝을 수행하는 트레이닝부를 더 포함하는 것을 특징으로 하는 메모리 장치. - 제3항에 있어서,
상기 트레이닝부는 라이트 레벨링 커맨드에 응답하여 클럭 신호와 데이터 스트로브 신호 사이의 스큐를 보상하도록 구성되고,
상기 BIST부는 상기 라이트 레벨링 커맨드에 응답하여 상기 BIST부에 의해 수행되고 있는 상기 제1 테스트에 대해 제1 테스트 종료하도록 구성되는 것을 특징으로 하는 메모리 장치 - 제4항에 있어서,
상기 트레이닝부는 상기 메모리 코어 트레이닝 중 상기 메모리 셀 어레이를 억세스하는 액티브 커맨드를 수신하고,
상기 BIST부는 상기 액티브 커맨드에 응답하여 상기 BIST부에 의해 수행되고 있는 상기 제1 테스트에 대해 제2 테스트 종료하도록 구성되고,
상기 BIST부는 상기 제1 테스트 종료와 상기 제2 테스트 종료 중 하나를 선택하여 상기 메모리 셀 어레이에 대한 테스트를 종료하는 것을 특징으로 하는 메모리 장치. - 제5항에 있어서,
상기 트레이닝부는 상기 메모리 장치에서 상기 메모리 코어를 제외한 나머지 주변 회로에 대한 주변 회로 파라미터 트레이닝을 수행하고, 상기 주변 회로 파라미터 트레이닝을 수행한 후, 상기 메모리 장치의 모드 레지스터에 미리 설정된 데이터 패턴이 이용되지 않을 것임을 나타내는 디세이블 신호를 발생하고,
상기 BIST부는 상기 디세이블 신호에 기초하여 상기 제1 테스트 종료 또는 상기 제2 테스트 종료를 선택적으로 수행하는 것을 특징으로 메모리 장치 - 제1항에 있어서, 상기 메모리 장치는
상기 제1 테스트의 결과, 상기 메모리 셀 어레이에서 불량 특성을 보이는 불량 셀의 정보를 저장하는 불량 셀 테이블; 및
상기 메모리 셀 어레이에 포함된 리던던시 셀을 사용하여 상기 불량 셀을 상기 리던던시 셀로 대체하는 빌트-인 셀프 리페어부(BISR부)를 더 포함하고,
상기 BISR부는 상기 불량 셀을 상기 리던던시 셀로 리페어한 정보를 상기 불량 셀 테이블에 저장되는 것을 특징으로 메모리 장치. - 메모리 코어를 테스트하는 빌트-인 셀프 테스트부(BIST부)가 내장된 메모리 장치에 있어서,
상기 메모리 장치의 외부로부터 임피던스 조정(ZQ) 커맨드를 수신하는 단계;
상기 ZQ 캘리브레이션 커맨드에 응답하여 ZQ 캘리브레이션 동작이 수행되는 단계;
상기 ZQ 캘리브레이션 커맨드에 응답하여 테스트 인에이블 신호를 생성하는 단계; 및
상기 BIST부가 상기 메모리 코어에 대한 제1 테스트를 시작하는 단계를 포함하는 메모리 장치의 동작 방법. - 제8항에 있어서, 상기 메모리 장치의 동작 방법은,
상기 메모리 장치의 파워-업에 따라, 상기 메모리 장치로 전원 전압이 인가되는 단계;
상기 전원 전압의 레벨이 목표 전압 레벨로 일정하게 유지되는 것을 검출하여 전원 안정화 신호를 발생하는 단계; 및
상기 전원 안정화 신호에 응답하여 상기 BIST부가 상기 메모리 코어에 대한 제2 테스트를 시작하는 단계를 더 포함하고,
상기 BIST부는 상기 제1 테스트와 상기 제2 테스트 중 하나를 선택하여 상기 메모리 코어를 테스트하는 것을 특징으로 하는 메모리 장치의 동작 방법. - 제8항에 있어서, 상기 메모리 장치의 동작 방법은,
상기 메모리 코어와 연계된 메모리 코어 파라미터 트레이닝을 수행하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법. - 제10항에 있어서, 상기 메모리 장치의 동작 방법은,
상기 메모리 코어 트레이닝 중 상기 메모리 장치의 외부로부터 클럭 신호와 데이터 스트로브 신호 사이의 스큐를 보상하도록 구성되는 라이트 레벨링 커맨드를 수신하는 단계; 및
상기 라이트 레벨링 커맨드에 응답하여 상기 BIST부에 의해 수행되고 있는 상기 제1 테스트를 종료하도록 구성되는 제1 테스트 종료 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 동작 방법. - 제11항에 있어서, 상기 메모리 장치의 동작 방법은,
상기 메모리 코어 트레이닝 중 상기 메모리 코어를 억세스하는 액티브 커맨드를 수신하는 단계; 및
상기 액티브 커맨드에 응답하여 상기 BIST부에 의해 수행되고 있는 상기 제1 테스트를 종료하도록 구성되는 제2 테스트 종료 단계를 더 포함하고,
상기 BIST부는 상기 제1 테스트 종료 단계와 상기 제2 테스트 종료 단계 중 하나를 선택하여 상기 메모리 코어에 대한 테스트를 종료하는 것을 특징으로 하는 메모리 장치의 동작 방법. - 제12항에 있어서, 상기 메모리 장치의 동작 방법은,
상기 메모리 장치에서 상기 메모리 코어를 제외한 나머지 주변 회로에 대한 주변 회로 파라미터 트레이닝을 수행하는 단계; 및
상기 주변 회로 파라미터 트레이닝을 수행한 후, 상기 메모리 장치의 모드 레지스터에 미리 설정된 데이터 패턴이 이용되지 않을 것임을 나타내는 디세이블 신호를 발생하는 단계를 더 포함하고,
상기 BIST부는 상기 디세이블 신호에 기초하여 상기 제1 테스트 종료 단계 또는 상기 제2 테스트 종료 단계가 선택적으로 수행되는 것을 특징으로 메모리 장치의 동작 방법. - 제8항에 있어서, 상기 메모리 장치의 동작 방법은,
상기 제1 테스트의 결과, 상기 메모리 코어에서 불량 특성을 보이는 불량 셀의 정보를 불량 셀 테이블에 저장하는 단계;
상기 메모리 코어에 포함된 리던던시 셀을 사용하여 상기 불량 셀을 상기 리던던시 셀로 대체하도록 리페어하는 단계; 및
상기 불량 셀을 상기 리던던시 셀로 리페어한 정보를 상기 불량 셀 테이블에 저장하는 단계를 더 포함하는 것을 특징으로 메모리 장치의 동작 방법. - 인쇄 회로 기판; 및
상기 인쇄 회로 기판에 결합된 복수개의 메모리 장치들을 포함하고,
상기 복수개의 메모리 장치들 각각은,
메모리 셀 어레이를 포함하는 메모리 코어;
임피던스 조정(ZQ) 캘리브레이션 커맨드에 응답하여, ZQ 단자에 연결된 ZQ 저항을 이용하여 ZQ 캘리브레이션 동작을 수행하도록 구성되는 ZQ 엔진; 및
상기 ZQ 캘리브레이션 커맨드에 응답하여 테스트 인에이블 신호를 생성하고, 상기 테스트 인에이블에 기초하여 상기 메모리 셀 어레이에 대한 테스트를 수행하는 제1 테스트를 시작하도록 구성되는 빌트-인 셀프 테스트부(BIST부)를 포함하는 것을 특징으로 하는 메모리 모듈. - 제15항에 있어서, 상기 복수개의 메모리 장치들 각각은,
상기 메모리 모듈의 파워-업 시, 상기 메모리 장치로 인가되는 전원 전압의 레벨이 목표 전압 레벨로 일정하게 유지되는 것을 검출하여 전원 안정화 신호를 발생하는 전원 검출부를 더 포함하고,
상기 전원 안정화 신호는 상기 메모리 셀 어레이에 대한 테스트를 수행하는 제2 테스트를 시작하도록 구성되고,
상기 BIST부는 상기 제1 테스트와 상기 제2 테스트 중 하나를 선택하여 상기 메모리 셀 어레이를 테스트하는 것을 특징으로 하는 메모리 모듈. - 제15항에 있어서, 상기 복수개의 메모리 장치들 각각은,
트레이닝 커맨드에 응답하여 상기 메모리 코어와 연계된 메모리 코어 파라미터 트레이닝을 수행하는 트레이닝부를 더 포함하는 것을 특징으로 하는 메모리 모듈. - 제17항에 있어서,
상기 트레이닝부는 라이트 레벨링 커맨드에 응답하여 클럭 신호와 데이터 스트로브 신호 사이의 스큐를 보상하도록 구성되고,
상기 BIST부는 상기 라이트 레벨링 커맨드에 응답하여 상기 BIST부에 의해 수행되고 있는 상기 제1 테스트에 대해 제1 테스트 종료하도록 구성되는 것을 특징으로 하는 메모리 모듈 - 제18항에 있어서,
상기 트레이닝부는 상기 메모리 코어 트레이닝 중 상기 메모리 셀 어레이를 억세스하는 액티브 커맨드를 수신하고,
상기 BIST부는 상기 액티브 커맨드에 응답하여 상기 BIST부에 의해 수행되고 있는 상기 제1 테스트에 대해 제2 테스트 종료하도록 구성되고,
상기 BIST부는 상기 제1 테스트 종료와 상기 제2 테스트 종료 중 하나를 선택하여 상기 메모리 셀 어레이에 대한 테스트를 종료하는 것을 특징으로 하는 메모리 모듈. - 제19항에 있어서,
상기 트레이닝부는 상기 메모리 장치에서 상기 메모리 코어를 제외한 나머지 주변 회로에 대한 주변 회로 파라미터 트레이닝을 수행하고, 상기 주변 회로 파라미터 트레이닝을 수행한 후, 상기 메모리 장치의 모드 레지스터에 미리 설정된 데이터 패턴이 이용되지 않을 것임을 나타내는 디세이블 신호를 발생하고,
상기 BIST부는 상기 디세이블 신호에 기초하여 상기 제1 테스트 종료 또는 상기 제2 테스트 종료를 선택적으로 수행하는 것을 특징으로 메모리 모듈.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190108457A KR20210026956A (ko) | 2019-09-02 | 2019-09-02 | 파워-업 시퀀스 중에 메모리 셀들을 테스트하고 리페어 하는 방법 및 메모리 장치 |
| DE102020111249.1A DE102020111249A1 (de) | 2019-09-02 | 2020-04-24 | Speichertest und reparatur von speicherzellen während der einschaltsequenz einer speichervorrichtung |
| US16/862,964 US10957414B1 (en) | 2019-09-02 | 2020-04-30 | Method of test and repair of memory cells during power-up sequence of memory device |
| CN202010553470.6A CN112447251A (zh) | 2019-09-02 | 2020-06-17 | 存储器装置、操作存储器装置的方法和存储器模块 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020190108457A KR20210026956A (ko) | 2019-09-02 | 2019-09-02 | 파워-업 시퀀스 중에 메모리 셀들을 테스트하고 리페어 하는 방법 및 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210026956A true KR20210026956A (ko) | 2021-03-10 |
Family
ID=74564900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190108457A KR20210026956A (ko) | 2019-09-02 | 2019-09-02 | 파워-업 시퀀스 중에 메모리 셀들을 테스트하고 리페어 하는 방법 및 메모리 장치 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US10957414B1 (ko) |
| KR (1) | KR20210026956A (ko) |
| CN (1) | CN112447251A (ko) |
| DE (1) | DE102020111249A1 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210069514A (ko) * | 2019-12-03 | 2021-06-11 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 메모리 시스템의 트레이닝 방법 |
| US11527298B1 (en) * | 2020-01-30 | 2022-12-13 | Synopsys, Inc. | On-chip memory diagnostics |
| US20230091623A1 (en) * | 2021-09-23 | 2023-03-23 | Nanya Technology Corporation | Defect inspecting method and system performing the same |
| KR20230077478A (ko) * | 2021-11-25 | 2023-06-01 | 에스케이하이닉스 주식회사 | 집적 회로, 메모리 및 메모리의 동작 방법 |
| CN117687818A (zh) * | 2022-09-05 | 2024-03-12 | 长鑫存储技术有限公司 | 内部存储器的故障修复方法及设备 |
| CN116482514B (zh) * | 2023-04-25 | 2024-01-12 | 苏州领慧立芯科技有限公司 | 用于芯片上电自动校准的装置和方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6757857B2 (en) | 2001-04-10 | 2004-06-29 | International Business Machines Corporation | Alternating current built in self test (AC BIST) with variable data receiver voltage reference for performing high-speed AC memory subsystem self-test |
| US8286044B2 (en) | 2009-09-15 | 2012-10-09 | International Business Machines Corporation | Dynamic random access memory having internal built-in self-test with initialization |
| US9037928B2 (en) | 2012-01-01 | 2015-05-19 | Mosys, Inc. | Memory device with background built-in self-testing and background built-in self-repair |
| KR20120085968A (ko) | 2011-01-25 | 2012-08-02 | 삼성전자주식회사 | 컴퓨팅 시스템의 부팅 방법 및 이를 수행하는 컴퓨팅 시스템 |
| US20140032826A1 (en) | 2012-07-25 | 2014-01-30 | Samsung Electronics Co., Ltd. | Method of training memory core and memory system |
| JP2015219936A (ja) * | 2014-05-21 | 2015-12-07 | マイクロン テクノロジー， インク． | 半導体装置及びこれを備える半導体システム |
| US9639495B2 (en) | 2014-06-27 | 2017-05-02 | Advanced Micro Devices, Inc. | Integrated controller for training memory physical layer interface |
| KR102260369B1 (ko) * | 2014-10-28 | 2021-06-03 | 에스케이하이닉스 주식회사 | 보정 회로 및 이를 포함하는 보정 장치 |
| KR20170066082A (ko) | 2015-12-04 | 2017-06-14 | 삼성전자주식회사 | Bist 회로, 이를 포함하는 메모리 장치 및 이의 동작방법 |
| US10216550B2 (en) | 2016-10-01 | 2019-02-26 | Intel Corporation | Technologies for fast boot with adaptive memory pre-training |
| KR20190017112A (ko) * | 2017-08-10 | 2019-02-20 | 삼성전자주식회사 | 메모리 모듈, 메모리 시스템 및 메모리 모듈의 멀티-다이 임피던스 조정 방법 |
| US20190088348A1 (en) | 2017-09-21 | 2019-03-21 | Qualcomm Incorporated | Memory test control for stacked ddr memory |
-
2019
- 2019-09-02 KR KR1020190108457A patent/KR20210026956A/ko not_active Application Discontinuation
-
2020
- 2020-04-24 DE DE102020111249.1A patent/DE102020111249A1/de active Pending
- 2020-04-30 US US16/862,964 patent/US10957414B1/en active Active
- 2020-06-17 CN CN202010553470.6A patent/CN112447251A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN112447251A (zh) | 2021-03-05 |
| DE102020111249A1 (de) | 2021-03-04 |
| US20210065836A1 (en) | 2021-03-04 |
| US10957414B1 (en) | 2021-03-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10957414B1 (en) | Method of test and repair of memory cells during power-up sequence of memory device | |
| US10884923B2 (en) | Memory module with local synchronization and method of operation | |
| US20190161341A1 (en) | Systems and methods for temperature sensor access in die stacks | |
| US7478287B2 (en) | Semiconductor integrated circuit and electronic device | |
| JP5392688B2 (ja) | メモリシステムにおける書込レベリングの開始値を較正する方法 | |
| US7864604B2 (en) | Multiple address outputs for programming the memory register set differently for different DRAM devices | |
| US7808849B2 (en) | Read leveling of memory units designed to receive access requests in a sequential chained topology | |
| US11620135B2 (en) | Booting method of computing system including memory module with processing device mounted | |
| US8462534B2 (en) | Memory module cutting off DM pad leakage current | |
| US10783968B2 (en) | Distributed mode registers in memory devices | |
| US11573916B2 (en) | Apparatuses and methods for writing data to a memory | |
| US11495280B2 (en) | Semiconductor memory devices and memory systems including the same | |
| EP3822797B1 (en) | Operation method of system-on-chip configured to control memory device | |
| KR102071331B1 (ko) | 누설 전류 테스트 기능을 갖는 반도체 회로 및 누설 전류 테스트 시스템 | |
| EP3861549A1 (en) | Apparatuses and methods for input receiver circuits and receiver masks for same | |
| JP2015207333A (ja) | 半導体装置及びこれを備える情報処理システム | |
| JP2014229335A (ja) | 半導体装置及びそのテスト装置 | |
| US11709604B1 (en) | Memory training using electronic noise | |
| US11567128B2 (en) | Measurement of internal wire delay | |
| US11450388B2 (en) | Dynamic trim selection based on operating voltage levels for semiconductor devices and associated methods and systems | |
| CN112309444A (zh) | 存储器接口电路、存储器存储装置及设定状态检测方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal |