JP2014229335A - 半導体装置及びそのテスト装置 - Google Patents

Abstract

【課題】低速なテスタによって高速に動作テストを実行可能な半導体装置を提供する。【解決手段】カラムアドレスのビットＹ０〜Ｙ２によって指定されるレジスタ回路６０〜６７のいずれかから読み出されたテストライトデータＴＷＤを、カラムアドレスのビットＹ３〜Ｙｎによって指定されるメモリセルＭＣのいずれかに書き込むテストライトバッファ１５ｂと、カラムアドレスのビットＹ３〜Ｙｎに基づきメモリセルアレイ１１から読み出されたテストリードデータＴＲＤとテストライトデータＴＷＤとを比較することにより判定信号ＰＦを生成する比較回路１５ｃとを備える。本発明によれば、実際にデータの入出力を行わないことから、半導体装置の内部については高速動作させることが可能となる。これにより、低速なテスタを用いて高速に動作テストを行うことが可能となる。【選択図】図５

Description

本発明は半導体装置及びそのテスト装置に関し、特に、クロック信号に同期して動作を行う半導体装置及びそのテスト装置に関する。

近年、ＤＤＲ３（Double Data Rate 3）型のＤＲＡＭ（Dynamic Random Access Memory）よりもさらに高速なＤＲＡＭとして、ＤＤＲ４（Double Data Rate 4）型のＤＲＡＭの開発が進められている（特許文献１参照）。ＤＤＲ４型のＤＲＡＭは、ＤＤＲ３型のＤＲＡＭよりも使用するクロック信号の周波数が高いことから、出荷前の動作テストにおいても、より高速なテスタを用いる必要がある。

特開２０１３−７３６５３号公報

しかしながら、高速なテスタは高価であることから、低速なテスタによって高速に動作テストを実行可能な半導体装置が望まれる。低速なテスタを用いた動作テストとしては、ウェハ状態で行われる動作テストが広く知られている。しかしながら、ウェハ状態における動作テストは、テスト対象となるＤＲＡＭを低速動作させながら不良アドレスなどを検出するものであり、ＤＲＡＭを実際に高速動作させるものではない。このため、ＤＲＡＭを高速動作させた場合の動作をテストすることはできない。

本発明による半導体装置は、複数のメモリセルを有するメモリセルアレイと、カラムアドレスの第１の部分によって指定される前記複数のメモリセルのいずれかをデータバスに接続するカラムスイッチと、それぞれテストライトデータが記憶され、前記カラムアドレスの第２の部分によって指定される複数のレジスタ回路と、テストライトコマンド及び前記カラムアドレスの入力に応答して、前記カラムアドレスの前記第２の部分によって指定される前記複数のレジスタ回路のいずれかから読み出された前記テストライトデータを前記データバスに供給することにより、該テストライトデータを前記カラムアドレスの前記第１の部分によって指定される前記複数のメモリセルのいずれかに書き込むテストライトバッファと、テストリードコマンド及び前記カラムアドレスの入力に応答して、前記カラムアドレスの前記第２の部分によって指定された前記複数のレジスタ回路のいずれかから読み出された前記テストライトデータと、前記カラムアドレスの前記第１の部分に基づき前記メモリセルアレイから前記データバスに読み出されたテストリードデータとを比較することにより判定信号を生成する比較回路と、前記判定信号を外部に出力する出力回路と、を備えることを特徴とする。

本発明による半導体装置のテスト装置は、第１のクロック信号に同期してテストライトコマンド及びテストリードコマンドを出力するテスタと、前記第１のクロック信号を受け、前記第１のクロック信号よりも周波数の高い第２のクロック信号をテスト対象となる半導体装置に出力するテストボードと、を備える。半導体装置は、複数のメモリセルを有するメモリセルアレイと、テストライトデータが記憶されたレジスタ回路と、前記テストライトコマンドの入力に応答して、前記レジスタ回路から読み出された前記テストライトデータを前記メモリセルアレイに書き込むテストライトバッファと、前記テストリードコマンドの入力に応答して、前記レジスタ回路から読み出された前記テストライトデータと、前記メモリセルアレイから読み出されたテストリードデータとを比較することにより判定信号を生成する比較回路と、を含む。前記半導体装置は前記第２のクロック信号に同期して動作し、前記テスタは前記判定信号を受けることを特徴とする。

本発明の半導体装置によれば、テストライトデータが記憶されたレジスタ回路を備えているとともに、外部に対しては判定信号を出力することから、低速なテスタを用いた場合であっても、半導体装置の内部については高速動作させることが可能となる。これにより、低速なテスタを用いて高速に動作テストを行うことが可能となる。

また、本発明の半導体装置のテスト装置によれば、低速な第１のクロック信号を高速な第２のクロック信号に変換していることから、テスト対象となる半導体装置をテスタの動作周波数よりも高速に動作させることが可能となる。

本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。 マルチパーパスレジスタ５３の構成を示す模式図である。 半導体装置１０がテスト装置１００に接続された状態を示すブロック図である。 テストボード８０を用いない場合における半導体装置１０のテスト動作を説明するためのタイミング図である。 本発明の第１の実施形態による半導体装置１０の主要部を示すブロック図である。 第１の実施形態による半導体装置１０のテストライト動作を説明するためのタイミング図である。 第１の実施形態による半導体装置１０のテストリード動作を説明するためのタイミング図である。 本発明の第２の実施形態による半導体装置１０の主要部を示すブロック図である。 第２の実施形態による半導体装置１０のテストリード動作を説明するためのタイミング図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。

本実施形態による半導体装置１０は、１つの半導体チップに集積されたＤＲＡＭであり、図１に示すように、ｎ＋１個のバンクに分割されたメモリセルアレイ１１を備えている。バンクとは個別にコマンドを実行可能な単位であり、バンク間においては基本的に非排他的な動作が可能である。

メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡ及び図示しないカラムスイッチを介してデータコントローラ１５に接続される。データコントローラ１５は、ＦＩＦＯ回路１６を介してデータ入出力回路１７に接続される。データ入出力回路１７は、データ入出力端子２１を介してデータの入出力を行う回路ブロックである。

半導体装置１０にはデータ入出力端子２１の他に、外部端子としてストローブ端子２２，２３、クロック端子２４，２５、クロックイネーブル端子２６、アドレス端子２７、コマンド端子２８、アラート端子２９、電源端子３０，３１、データマスク端子３２、ＯＤＴ端子３３などが設けられている。

ストローブ端子２２，２３は、それぞれ外部ストローブ信号ＤＱＳＴ，ＤＱＳＢを入出力するための端子である。外部ストローブ信号ＤＱＳＴ，ＤＱＳＢは相補の信号であり、データ入出力端子２１を介して入出力されるデータの入出力タイミングを規定する。具体的には、データの入力時、つまりライト動作時においては、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢがストローブ回路１８に供給され、ストローブ回路１８はこれらに基づいてデータ入出力回路１７の動作タイミングを制御する。これにより、データ入出力端子２１を介して入力されるライトデータは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してデータ入出力回路１７に取り込まれる。一方、データの出力時、つまりリード動作時においては、ストローブコントローラ１９によってストローブ回路１８の動作が制御される。これにより、データ入出力回路１７からは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してリードデータが出力される。

クロック端子２４，２５は、それぞれ外部クロック信号ＣＫ、／ＣＫが入力される端子である。入力された外部クロック信号ＣＫ，／ＣＫは、クロックジェネレータ４０に供給される。本明細書において信号名の先頭に「／」が付されている信号は、ローアクティブな信号又は対応する信号の反転信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロックジェネレータ４０は、クロックイネーブル端子２６を介して入力されるクロックイネーブル信号ＣＫＥに基づいて活性化され、内部クロック信号ＩＣＬＫを生成する。また、クロック端子２４，２５を介して供給された外部クロック信号ＣＫ、／ＣＫは、ＤＬＬ回路４１にも供給される。ＤＬＬ回路４１は、外部クロック信号ＣＫ、／ＣＫに基づいて位相制御された出力クロック信号ＬＣＬＫを生成する回路である。出力クロック信号ＬＣＬＫは、データ入出力回路１７によるリードデータの出力タイミングを規定するタイミング信号として用いられる。

アドレス端子２７は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、ロウコントロール回路５１、カラムコントロール回路５２、モードレジスタ４２、コマンドデコーダ４３、マルチパーパスレジスタ５３などに供給される。ロウコントロール回路５１は、アドレスバッファやリフレッシュカウンタなどを含む回路ブロックであり、ロウアドレスに基づいてロウデコーダ１２を制御する。また、カラムコントロール回路５２は、アドレスバッファやバーストカウンタなどを含む回路ブロックであり、カラムアドレスに基づいてカラムデコーダ１３を制御する。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤがモードレジスタ４２に供給され、これによってモードレジスタ４２の内容が更新される。

コマンド端子２８は、チップセレクト信号／ＣＳ、アクト信号／ＡＣＴ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、パリティ信号ＰＲＴＹ及びリセット信号ＲＳＴなどが供給される端子である。これらのコマンド信号ＣＭＤはコマンドデコーダ４３に供給され、コマンドデコーダ４３はこれらコマンド信号ＣＭＤに基づいて内部コマンドＩＣＭＤを生成する。内部コマンド信号ＩＣＭＤはコントロールロジック回路４４に供給される。コントロールロジック回路４４は、内部コマンド信号ＩＣＭＤに基づいて、ロウコントロール回路５１、カラムコントロール回路５２、データコントローラ１５、マルチパーパスレジスタ５３などの動作を制御する。

コマンドデコーダ４３には、図示しない検証回路が含まれている。検証回路は、パリティ信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証し、その結果、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤに誤りが存在する場合には、コントロールロジック回路４４及び出力回路４５を介してアラート信号ＡＬＲＴを出力する。アラート信号ＡＬＲＴはアラート端子２９を介して外部に出力される。

電源端子３０，３１，３４は、それぞれ電源電位ＶＤＤ，ＶＳＳ，ＶＰＰが供給される端子である。電源端子３０，３１を介して供給された電源電位ＶＤＤ，ＶＳＳ，ＶＰＰは、電源回路４６に供給される。電源回路４６は、電源電位ＶＤＤ，ＶＳＳ，ＶＰＰに基づき、各種内部電位を生成する回路ブロックである。電源回路４６によって生成される内部電位としては、アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦなどが含まれる。アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦは外部電位ＶＤＤを降圧することによって生成される。

昇圧電圧ＶＰＰは、主にロウデコーダ１２において用いられる電位である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電位ＶＡＲＹは、主にセンス回路１４において用いられる電位である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。外部電圧ＶＤＤは、ロウコントロール回路５１、カラムコントロール回路５２などの大部分の周辺回路の動作電位として用いられる。また、基準電位ＶＲＥＦは、データ入出力回路１７において用いられる電位である。

データマスク端子３２及びＯＤＴ端子３３は、それぞれデータマスク信号ＤＭ及び終端信号ＯＤＴが供給される端子である。データマスク信号ＤＭ及び終端信号ＯＤＴはデータ入出力回路１７に供給される。データマスク信号ＤＭは、ライトデータ及びリードデータの一部をマスクする場合に活性化される信号であり、終端信号ＯＤＴはデータ入出力回路１７に含まれる出力バッファを終端抵抗器として使用する場合に活性化される信号である。後述するように、データマスク端子３２は、テスト動作時において判定信号ＰＦを出力するための端子としても用いられる。

図２は、マルチパーパスレジスタ５３の構成を示す模式図である。

図２に示すように、マルチパーパスレジスタ５３はレジスタ回路６０〜６７を含む複数のレジスタ回路によって構成されている。本実施形態においては、レジスタ回路６０〜６７にそれぞれ８ビットのテストライトデータが記憶されている。一例として、レジスタ回路６０に記憶されたテストライトデータの値は「００００００００」であり、レジスタ回路６１に記憶されたテストライトデータの値は「０１０１０１０１」である。これらレジスタ回路６０〜６７の選択は、テストライトコマンド発行時におけるカラムアドレスの一部Ｙ０〜Ｙ２を用いて行うことができる。テストライトコマンドとは、モードレジスタ４２にテストモードが設定されている状態で、コマンド端子２８を介して発行されるライトコマンドを意味する。図２において各レジスタ回路６０〜６７の左側に示されている値は、当該レジスタ回路６０〜６７にそれぞれ割り当てられたカラムアドレスのＹ０〜Ｙ２の値を意味している。

なお、マルチパーパスレジスタ５３は、複数のページを有していても構わない。例えば、ページ０に図２で示されたテストパターンを格納し、ページ１にコマンドアドレスパリティーエラーログを格納し、ページ２に温度センサーの値、ＣＡＳレイテンシの値等を格納し、ページ３にベンダーが使用するデータを格納することができる。また、ページ０はリードライト可能であり、ページ１〜３はリードオンリーであっても構わない。これらのページはアドレスＡ０、Ａ１で選択可能に構成すればよい。

図３は、本実施形態による半導体装置１０がテスト装置１００に接続された状態を示すブロック図である。

図３に示すように、本実施形態によるテスト装置１００は、本体であるテスタ７０とこれに接続されたテストボード８０によって構成されている。実際に動作テストを実行する際には、テスト対象となる半導体装置１０がテストボード８０上に搭載される。

テスタ７０は、テスト動作時においてクロック信号ＣＫｔ，／ＣＫｔ及びコマンドアドレス信号ＣＡを出力するとともに、判定信号ＰＦが入力される装置である。ここで、クロック信号ＣＫｔ，／ＣＫｔはクロック端子７１，７２を介して出力され、テストボード８０に含まれる逓倍回路８１に供給される。また、コマンドアドレス信号ＣＡは、図１に示したアドレス信号ＡＤＤ、コマンド信号ＣＭＤなどを含む信号群であり、コマンドアドレス端子７３から出力される。図３に示すように、テスタ７０のコマンドアドレス端子７３は、テストボード８０に設けられたバイパス配線８２を介して、半導体装置１０の対応する各端子２６〜２８などに直接接続される。その他、テスタ７０にはデータ入出力端子７４及び判定信号入力端子７５も設けられており、これらの端子７４，７５についても、バイパス配線８２を介して半導体装置１０の対応する各端子２１，３２に直接接続される。

テストボード８０に設けられた逓倍回路８１は、テスタ７０から供給されるクロック信号ＣＫｔ，／ＣＫｔを受け、これを逓倍することによってより周波数の高いクロック信号ＣＫ，／ＣＫを生成する回路である。逓倍回路８１に入力されるクロック信号ＣＫｔ，／ＣＫｔと逓倍回路８１から出力されるクロック信号ＣＫ，／ＣＫの関係については、後者の方が前者より周波数が高い限り特に限定されないが、後者の周波数が前者の周波数の２^Ｎ倍（Ｎは１以上の整数）であることが好ましい。本実施形態においては、後者の周波数が前者の周波数の２倍である。逓倍回路８１から出力されるクロック信号ＣＫ，／ＣＫは、半導体装置１０のクロック端子２４，２５にそれぞれ入力される。

かかる構成により、テスタ７０から出力される信号のうち、コマンドアドレス信号ＣＡについては半導体装置１０に直接供給される一方、クロック信号ＣＫｔ，／ＣＫｔについては、逓倍回路８１によってクロック信号ＣＫ，／ＣＫに変換された後、半導体装置１０に供給される。このような構成を採用しているのは、半導体装置１０の動作速度に対してテスタ７０の動作が低速だからである。テスタ７０は、自身が出力するクロック信号ＣＫｔ，／ＣＫｔに同期して動作する構成を有しており、したがって、コマンドアドレス信号ＣＡについても低速なクロック信号ＣＫｔ，／ＣＫｔに同期して出力される。

図４は、テストボード８０を用いない場合における半導体装置１０のテスト動作を説明するためのタイミング図である。

テストボード８０を用いない場合には、テスタ７０から出力される低速なクロック信号ＣＫｔ，／ＣＫｔが半導体装置１０に直接供給されることから、半導体装置１０は低速なクロック信号ＣＫｔ，／ＣＫｔに同期して動作を行うことになる。図４に示す例では、クロック信号ＣＫｔ，／ＣＫｔの周期が３ｎｓである。

ここで、レイテンシの値が５（ＣＬ＝５）である場合には、テスタ７０がリードコマンドＲＥＡＤを発行した後、最初のリードデータＤＱが出力されるまでには１５ｎｓの時間を要することになる。ＤＤＲ３型のＤＲＡＭでは、規格によって定められたレイテンシの最小値が５であるため、テスト対象となる半導体装置１０がＤＤＲ３型のＤＲＡＭである場合、これよりも高速にリードデータＤＱを得ることはできない。

さらに、ＤＤＲ４型のＤＲＡＭでは、規格によって定められたレイテンシの最小値が９であるため、テスト対象となる半導体装置１０がＤＤＲ４型のＤＲＡＭである場合、テスタ７０がリードコマンドＲＥＡＤを発行した後、最初のリードデータＤＱが出力されるまでには２７ｎｓの時間を要することになる。このような動作速度では、テストに長い時間がかかってしまうばかりでなく、テスト対象となる半導体装置１０を実使用時よりも低速に動作させながらテストが行われるため、高速動作時に生じる不具合を検出することができない。

このような問題を鑑み、本実施形態においてはテスタ７０にテストボード８０を搭載し、クロック信号を高速化させた状態で半導体装置１０の動作テストを行う。但し、テスタ７０自体は高速動作ができないことから、単純にクロック信号を高速化するだけでは、テストライトデータの書き込みや、テストリードデータの受信などが不可能となってしまう。本実施形態による半導体装置１０は、この点を考慮し、クロック信号だけが高速化されている状態であっても、低速なテスタ７０に対して正しくテスト結果を出力可能な構成を有している。以下、その具体的な構成について詳細に説明する。

図５は、半導体装置１０のテスト動作に関連する要素を抜き出して示すブロック図であり、本発明の第１の実施形態に相当する。

図５に示すように、本実施形態においてはデータコントローラ１５にデータアンプ１５ａ、テストライトバッファ１５ｂ及び比較回路１５ｃが含まれている。

データアンプ１５ａは、カラムスイッチＹＳＷとデータバスＤＢとの間に接続されており、リード動作時においてはメモリセルアレイ１１から読み出されたリードデータをデータバスＤＢに転送し、ライト動作時においてはデータバスＤＢ上のライトデータをメモリセルアレイ１１に供給する役割を果たす。これにより、リード動作時においては、データバスＤＢ上のリードデータが、ＦＩＦＯ回路１６及びデータ入出力回路１７を介してデータ入出力端子２１から出力される。一方、ライト動作時においては、データ入出力端子２１に入力されたライトデータが、データ入出力回路１７及びＦＩＦＯ回路１６を介してデータバスＤＢに転送される。

但し、データ入出力回路１７を用いたデータの入出力は、高速なクロック信号ＣＫ，／ＣＫに同期して行われるため、低速なテスタを用いて送受信することはできない。したがって、本実施形態においてはテスト動作時にデータ入出力回路１７を使用しない。

カラムスイッチＹＳＷは、センスアンプＳＡごとに設けられたスイッチであり、カラムデコーダ１３から出力されるカラム選択信号ＹＳよって制御される。いずれのカラム選択信号ＹＳを活性化させるかは、カラムアドレスの上位ビットＹ３〜Ｙｎによって指定される。

テストライトバッファ１５ｂは、マルチパーパスレジスタ５３から出力されたテストライトデータＴＷＤをデータバスＤＢに供給する回路であり、テストライト信号ＴＷＳによって活性化される。テストライト信号ＴＷＳは、テストライトコマンドの発行に応答して活性化する信号であり、コントロールロジック回路４４から出力される。したがって、モードレジスタ４２にテストモードが設定されている状態でライトコマンドが発行されると、マルチパーパスレジスタ５３から出力されるテストライトデータＴＷＤがメモリセルアレイ１１に書き込まれることになる。

比較回路１５ｃは、マルチパーパスレジスタ５３から出力されるテストライトデータＴＷＤと、メモリセルアレイ１１から読み出されたデータバスＤＢ上のテストリードデータＴＲＤを比較し、その結果に基づいて判定信号ＰＦを生成する回路である。本実施形態においては、８ビットのテストライトデータＴＷＤと８ビットのテストリードデータＴＲＤが比較回路１５ｃによって比較され、これらが全て一致した場合には判定信号ＰＦがパス状態（例えばハイレベル）となり、少なくとも１ビットが不一致であった場合には判定信号ＰＦがフェイル状態（例えばローレベル）となる。判定信号ＰＦは、図５に示すように、データマスク端子３２を介して外部のテスタ７０に出力される。

なお、データ入出力端子２１、データ入出回路１７、更にデータバスＤＢとマルチパーパスレジスタ５３の間に設けられた信号パス（図示せず）を介して、外部からマルチパーパスレジスタ５３にデータを書き込むことも可能である。図２で示したデータはデフォルト値として書き込まれているものであり、ユーザーはこれらの値を適宜書き換えることが出来る。

図６は、第１の実施形態による半導体装置１０のテストライト動作を説明するためのタイミング図である。

図６（及び後述する図７）に示す例では、テスタ７０から出力されるクロック信号ＣＫｔ，／ＣＫｔの周期が３ｎｓであり、半導体装置１０に入力されるクロック信号ＣＫ，／ＣＫの周期が１．５ｎｓである。つまり、テストボード８０によってクロック信号の周波数が２倍に高められている。

図６に示すように、テスタ７０からはクロック信号ＣＫｔ，／ＣＫｔに同期した時刻ｔ１，ｔ２にライトコマンドＷＲＩＴＥが発行されている。但し、図示しないが、時刻ｔ１以前にアクティブコマンドが発行されており、これによりアクティブコマンド発行時に入力されたロウアドレスに基づき、メモリセルアレイ１１内の所定のワード線ＷＬが選択された状態である。また、モードレジスタ４２にはテストモードが設定されており、したがって、ライトコマンドＷＲＩＴＥが発行されると、図５に示したテストライト信号ＴＷＳが活性化する。

まず、時刻ｔ１にライトコマンドＷＲＩＴＥとともにカラムアドレスが入力されると、カラムアドレスの上位ビットＹ３〜Ｙｎに基づいて図５に示すカラム選択信号ＹＳが活性化し、カラムアドレスの下位ビットＹ０〜Ｙ２に基づいてマルチパーパスレジスタ５３に含まれるレジスタ回路６０〜６７のいずれかが選択される。その後、所定のタイミングでテストライト信号ＴＷＳが活性化する。これにより、選択されたレジスタ回路６０〜６７のいずれかからテストライトデータＴＷＤが読み出され、これがテストライトバッファ１５ｂを介してデータバスＤＢに転送される。さらに、カラムアドレスの上位ビットＹ３〜Ｙｎにより指定されるカラムスイッチＹＳＷを介して、データバスＤＢ上のテストライトデータＴＷＤがメモリセルアレイ１１内の所定のメモリセルＭＣに書き込まれる。

時刻ｔ２における動作も同様であり、ライトコマンドＷＲＩＴＥとともに入力されたカラムアドレスに基づき、所定のテストライトデータＴＷＤが所定のメモリセルＭＣに書き込まれる。

このように、テストライト動作においては、テスタ７０側からライトコマンドＷＲＩＴＥとアドレス信号ＡＤＤを発行するだけで足り、実際にテストライトデータＴＷＤを出力する必要がない。このため、半導体装置１０がテスタ７０の２倍の周波数で動作しているにもかかわらず、テストライトデータＴＷＤを所定のメモリセルＭＣに正しく書き込むことが可能となる。一方、半導体装置１０側は、テスタ７０よりも高速なクロック信号ＣＫ，／ＣＫに同期して動作していることから、実使用時とほぼ同じ動作条件でライト動作を実行することが可能となる。

図７は、第１の実施形態による半導体装置１０のテストリード動作を説明するためのタイミング図である。

図７に示す例では、テスタ７０からはクロック信号ＣＫｔ，／ＣＫｔに同期した時刻ｔ３，ｔ４にリードコマンドＲＥＡＤが発行されている。但し、図示しないが、時刻ｔ３以前にアクティブコマンドが発行されており、これによりアクティブコマンド発行時に入力されたロウアドレスに基づき、メモリセルアレイ１１内の所定のワード線ＷＬが選択され、いくつかのセンスアンプＳＡにテストリードデータＴＲＤが読み出された状態である。例えば、センスアンプＳＡ１，ＳＡ２には、時刻ｔ３以前にテストリードデータＴＲＤが読み出されている。また、モードレジスタ４２にはテストモードが設定されており、したがって、リードコマンドＲＥＡＤが発行されると、テストリード信号ＴＲＳが活性化する。

まず、時刻ｔ３にリードコマンドＲＥＡＤとともにカラムアドレスが入力されると、カラムアドレスの上位ビットＹ３〜Ｙｎに基づいて図５に示すカラム選択信号ＹＳが活性化し、カラムアドレスの下位ビットＹ０〜Ｙ２に基づいてマルチパーパスレジスタ５３に含まれるレジスタ回路６０〜６７のいずれかが選択される。これにより、選択されたレジスタ回路６０〜６７のいずれかからテストライトデータＴＷＤが読み出され、これが比較回路１５ｃに供給される。さらに、カラムアドレスの上位ビットＹ３〜Ｙｎにより指定されるカラムスイッチＹＳＷを介して、メモリセルアレイ１１からデータバスＤＢにテストリードデータＴＲＤが出力される。

その後、所定のタイミングでテストリード信号ＴＲＳが活性化する。これにより、比較回路１５ｃはテストライトデータＴＷＤ及びテストリードデータＴＲＤを比較し、その結果に基づいて判定信号ＰＦを生成する。そして、判定信号ＰＦはデータマスク端子３２を介してテスタ７０に出力される。

時刻ｔ４における動作も同様であり、リードコマンドＲＥＡＤとともに入力されたカラムアドレスに基づき、所定のテストライトデータＴＷＤと読み出されたテストリードデータＴＲＤが比較され、その結果に基づいて判定信号ＰＦを生成される。

このように、テストリード動作においても、テスタ７０側からリードコマンドＲＥＡＤとアドレス信号ＡＤＤを発行するだけで足り、実際にテストリードデータＴＲＤを受信する必要がない。そして、テスタ７０は、データマスク端子３２から出力される判定信号ＰＦを参照することにより、テストライトデータＴＷＤとテストリードデータＴＲＤが一致しているか否かを確認することが可能となる。

ここで、ＤＤＲ３型又はＤＤＲ４型のＤＲＡＭではプリフェッチ数が８ビットであり、クロック信号ＣＫ，／ＣＫの両エッジに同期してデータの入出力が行われることから、１回のリードコマンドＲＥＡＤに対応したリードデータＤＱのバースト出力は、クロック信号ＣＫ，／ＣＫの４クロックサイクルに亘って行われる。そして、本実施形態においては、この４クロックサイクルの期間に１ビットの判定信号ＰＦが出力されるに過ぎないことから、低速なテスタ７０であっても判定信号ＰＦを容易にラッチすることが可能となる。本例では、半導体装置１０がテスタ７０の２倍の周波数で動作しているため、判定信号ＰＦはクロック信号ＣＫｔ，／ＣＫｔの２クロックサイクルに亘って変化しないため、クロック信号ＣＫｔ，／ＣＫｔ（或いはストローブ信号）に同期して、判定信号ＰＦをテスタ７０に容易に取り込むことが可能となる。

一方、半導体装置１０側は、テスタ７０よりも高速なクロック信号ＣＫ，／ＣＫに同期して動作していることから、実使用時とほぼ同じ動作条件でリード動作を実行することが可能となる。これにより、レイテンシの値が大きい場合であっても、短時間で判定信号ＰＦを出力することが可能となる。尚、図７に示す例では、レイテンシの値が９（ＣＬ＝９）に設定されているため、リードコマンドＲＥＡＤが発行されてから最初のテストリードデータＴＲＤが出力されるまでの期間は１３．５ｎｓである。但し、このテストリードデータＴＲＤは、テスタ７０側には取り込まれない（正しく取り込むことができない）。

このように、本実施形態においては、低速なテスタ７０を用いた場合であっても、半導体装置１０を実使用時と同様の速度で高速動作させることが可能となる。これにより、低速なテスタ７０を用いた場合であってもテスト動作のスループットが高められることから、例えばパッケージング後に行われる選別テストなどを短時間で完了することが可能となる。

図８は、半導体装置１０のテスト動作に関連する要素を抜き出して示す別のブロック図であり、本発明の第２の実施形態に相当する。

図８に示すように、本実施形態は判定信号ＰＦがデータマスク端子３２ではなく、ＦＩＦＯ回路１６及びデータ入出力回路１７を介してデータ入出力端子２１から出力される点において、上述した第１の実施形態と相違している。その他の点については、第１の実施形態と基本的に同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。

図９は、第２の実施形態による半導体装置１０のテストリード動作を説明するためのタイミング図である。

図９に示す例では、テスタ７０からはクロック信号ＣＫｔ，／ＣＫｔに同期した時刻ｔ５，ｔ６にリードコマンドＲＥＡＤが発行されている。リードコマンドＲＥＡＤに応答した基本的な動作は第１の実施形態と同様であるが、本実施形態ではバースト出力期間の前半にテストリードデータＴＲＤの１ビットが出力され、バースト出力期間の後半に判定信号ＰＦが出力される。上述の通り、バースト出力期間は４クロックサイクルであることから、それぞれの出力に２クロックサイクルの期間が割り当てられる。

ここで、バースト出力期間の前半に出力されるテストリードデータＴＲＤの１ビットは、本来であればバースト出力すべき８ビットのテストリードデータＴＲＤのうち、最初に出力されるべき１ビットを選択することができる。バースト順序の指定はカラムアドレスの下位ビットＹ０〜Ｙ２を用いて行われる。

これにより、テスタ７０は、テストライトデータＴＷＤとテストリードデータＴＲＤの一致又は不一致だけでなく、テストリードデータＴＲＤの実際の値を確認することが可能となる。また、バースト出力期間の前半及び後半は、それぞれクロック信号ＣＫ，／ＣＫの２クロックサイクルであることから、半分の周波数を有するクロック信号ＣＫｔ，／ＣＫｔにおいてはそれぞれ１クロックサイクルとなる。したがって、テスタ７０は、クロック信号ＣＫｔ，／ＣＫｔ（或いはストローブ信号）に同期して、テストリードデータＴＲＤの１ビット及び判定信号ＰＦを容易に取り込むことが可能となる。

最後に、マルチパーパスレジスタの機能について説明する。

マルチパーパスレジスタ５３は、起動時等で実施されるキャリブレーションを行う際に使用することが出来る。つまり、メモリコントローラはマルチパーパスレジスタ内のデータをリードし、メモリデバイスとメモリコントローラ間の配線のバラツキに起因するスキューを読み取り、データ入出力回路１７の出力ドライバの駆動能力の調整に使用することができる。このマルチパーパスレジスタ５３を使用するテストは、メモリセルアレイを使用しないため、メモリセルの不良にその結果が影響されず信頼性高くテストを実施することが出来る。このテストは、例えば、マルチパーパスレジスタ５３から読み出したリードデータを、マルチパーパスレジスタ５３とデータバスＤＢ間に設けられたリードバッファ（図５に不図示）を介してデータバスＤＢ、データ入出力回路１７、データ入出力端子２１を介してメモリコントローラに送付されることによって実施される。このように、キャリブレーションテストの際は、データ入出力回路１７は活性化され、マルチパーパスレジスタ５３と入出力端子ＤＱ間でデータを転送することが出来る。一方、本実施例のように、マルチパーパスレジスタ５３のデータをメモリセルアレイ１１へ書き込む際には、データ入出力回路１７は不活性化される。

また、マルチパーパスレジスタ５３は、リードだけでなくライトすることができることより、マルチパーパスレジスタ５３へリード及びライトを繰り返すキャリブレーションテストを実施することもできる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ センス回路
１５ データコントローラ
１５ａ データアンプ
１５ｂ テストライトバッファ
１５ｃ 比較回路
１６ ＦＩＦＯ回路
１７ データ入出力回路
１８ ストローブ回路
１９ ストローブコントローラ
２１ データ入出力端子
２２，２３ ストローブ端子
２４，２５ クロック端子
２６ クロックイネーブル端子
２７ アドレス端子
２８ コマンド端子
２９ アラート端子
３０，３１ 電源端子
３２ データマスク端子
３３ ＯＤＴ端子
４０ クロックジェネレータ
４１ ＤＬＬ回路
４２ モードレジスタ
４３ コマンドデコーダ
４４ コントロールロジック回路
４５ 出力回路
４６ 電源回路
５１ ロウコントロール回路
５２ カラムコントロール回路
５３ マルチパーパスレジスタ
６０〜６７ レジスタ回路
７０ テスタ
７１，７２ クロック端子
７３ コマンドアドレス端子
７４ データ入出力端子
７５ 判定信号入力端子
８０ テストボード
８１ 逓倍回路
８２ バイパス配線
１００ テスト装置
ＢＬ ビット線
ＤＢ データバス
ＭＣ メモリセル
ＳＡ センスアンプ
ＷＬ ワード線
ＹＳＷ カラムスイッチ

Claims (12)

1. 複数のメモリセルを有するメモリセルアレイと、
   カラムアドレスの第１の部分によって指定される前記複数のメモリセルのいずれかをデータバスに接続するカラムスイッチと、
   それぞれテストライトデータが記憶され、前記カラムアドレスの第２の部分によって指定される複数のレジスタ回路と、
   テストライトコマンド及び前記カラムアドレスの入力に応答して、前記カラムアドレスの前記第２の部分によって指定される前記複数のレジスタ回路のいずれかから読み出された前記テストライトデータを前記データバスに供給することにより、該テストライトデータを前記カラムアドレスの前記第１の部分によって指定される前記複数のメモリセルのいずれかに書き込むテストライトバッファと、
   テストリードコマンド及び前記カラムアドレスの入力に応答して、前記カラムアドレスの前記第２の部分によって指定された前記複数のレジスタ回路のいずれかから読み出された前記テストライトデータと、前記カラムアドレスの前記第１の部分に基づき前記メモリセルアレイから前記データバスに読み出されたテストリードデータとを比較することにより判定信号を生成する比較回路と、
   前記判定信号を外部に出力する出力回路と、を備えることを特徴とする半導体装置。
2. データ入出力端子と、
   ライトコマンド及び前記カラムアドレスの入力に応答して、前記データ入出力端子に供給されるライトデータを前記データバスに供給するデータ入出力回路と、
   前記データバス上の前記ライトデータを前記カラムアドレスの前記第１の部分によって指定される前記複数のメモリセルのいずれかに書き込むデータアンプと、をさらに備えることを特徴とする請求項１に記載の半導体装置。
3. 前記出力回路は、前記判定信号を前記データ入出力端子とは異なる端子から出力することを特徴とする請求項２に記載の半導体装置。
4. 前記異なる端子は、データマスク端子であることを特徴とする請求項３に記載の半導体装置。
5. 前記出力回路は、前記判定信号を前記データ入出力端子から出力することを特徴とする請求項２に記載の半導体装置。
6. 前記出力回路は、前記判定信号及び前記テストリードデータの少なくとも一部を前記データ入出力端子から出力することを特徴とする請求項５に記載の半導体装置。
7. 前記テストライトコマンド、前記テストリードコマンド及び前記カラムアドレスは、第１のクロック信号に同期して入力され、
   前記判定信号は、前記第１のクロック信号よりも周波数の高い第２のクロック信号に同期して出力されることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
8. 前記第１のクロック信号が入力されないことを特徴とする請求項７に記載の半導体装置。
9. 第１のクロック信号に同期してテストライトコマンド及びテストリードコマンドを出力するテスタと、
   前記第１のクロック信号を受け、前記第１のクロック信号よりも周波数の高い第２のクロック信号をテスト対象となる半導体装置に出力するテストボードと、を備え、
   前記半導体装置は、
   複数のメモリセルを有するメモリセルアレイと、
   テストライトデータが記憶されたレジスタ回路と、
   前記テストライトコマンドの入力に応答して、前記レジスタ回路から読み出された前記テストライトデータを前記メモリセルアレイに書き込むテストライトバッファと、
   前記テストリードコマンドの入力に応答して、前記レジスタ回路から読み出された前記テストライトデータと、前記メモリセルアレイから読み出されたテストリードデータとを比較することにより判定信号を生成する比較回路と、を含み、
   前記半導体装置は、前記第２のクロック信号に同期して動作し、
   前記テスタは、前記判定信号を受けることを特徴とする半導体装置のテスト装置。
10. 前記半導体装置には、前記第１のクロック信号が入力されないことを特徴とする請求項９に記載の半導体装置のテスト装置。
11. 前記テストボードは、前記テスタから出力される前記テストライトコマンド及び前記テストリードコマンドを前記半導体装置に供給するバイパス配線を有することを特徴とする請求項９又は１０に記載の半導体装置のテスト装置。
12. 前記テストボードは、前記第１のクロック信号を逓倍することによって、周波数が前記第１のクロック信号の２^Ｎ倍（Ｎは１以上の整数）である前記第２のクロック信号を生成することを特徴とする請求項９乃至１１のいずれか一項に記載の半導体装置のテスト装置。

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