KR20170066082A - Bist 회로, 이를 포함하는 메모리 장치 및 이의 동작방법 - Google Patents

Bist 회로, 이를 포함하는 메모리 장치 및 이의 동작방법 Download PDF

Info

Publication number
KR20170066082A
KR20170066082A KR1020150172660A KR20150172660A KR20170066082A KR 20170066082 A KR20170066082 A KR 20170066082A KR 1020150172660 A KR1020150172660 A KR 1020150172660A KR 20150172660 A KR20150172660 A KR 20150172660A KR 20170066082 A KR20170066082 A KR 20170066082A
Authority
KR
South Korea
Prior art keywords
test
sweep
memory
parameter
result information
Prior art date
Application number
KR1020150172660A
Other languages
English (en)
Inventor
옥승호
박기현
박용식
신상훈
장평문
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150172660A priority Critical patent/KR20170066082A/ko
Priority to US15/262,027 priority patent/US10210948B2/en
Publication of KR20170066082A publication Critical patent/KR20170066082A/ko
Priority to US16/274,396 priority patent/US10783979B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G11C2029/3602—Pattern generator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명에 따른 BIST 회로는 제 1 테스트 파라미터 및 제 2 테스트 파라미터를 포함하는 다수의 테스트 파라미터들을 기반으로 테스트 패턴을 생성하여 적어도 하나의 메모리 코어에 대한 테스트를 수행하고, 상기 BIST 회로의 동작 방법은, 상기 제 1 테스트 파라미터의 스윕 시작 포인트 및 스윕 종료 포인트를 포함하는 스윕 범위를 설정하는 단계, 상기 제 1 테스트 파라미터의 상기 스윕 시작 포인트부터 상기 스윕 종료 포인트까지 각각의 스윕 포인트에 대응하는 다수의 제 1테스트 패턴들을 생성하여, 상기 메모리 코어에 제공하는 단계, 상기 메모리 코어로부터 상기 다수의 제 1테스트 패턴들 각각에 대응하는 출력 데이터를 수신하여 기준 데이터와 비교하는 단계, 상기 비교 결과들을 기반으로 제 1 테스트 결과 정보를 생성하는 단계를 더 포함하는 것을 특징으로 한다.

Description

BIST 회로, 이를 포함하는 메모리 장치 및 이의 동작방법{Built-In Self-Test circuit, memory device including the same and operation method thereof}
본 발명의 기술적 사상은 BIST 회로에 관한 것으로서, 더욱 상세하게는, BIST 회로, 이를 포함하는 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 제조 기술의 발전에 따라 반도체 장치의 집적도가 높아지는 동시에 반도체 장치의 고장 가능성도 더욱 증대하고 있다. 따라서 반도체 장치에서 발생하는 고장을 분석함으로써 역으로 반도체 제조 공정상의 문제를 파악하는 과정이 중요시되고 있다.
예를 들어, 메모리 장치의 테스트는 그동안 외부의 전용 장비에 의해 이루어져 왔다. 그러나 시스템을 하나의 칩으로 구현하는 SoC(System On Chip) 기술의 등장으로 메모리 장치의 테스트 방식에 큰 변화가 생기게 되었다. SoC는 성능 향상을 위해 데이터 I/O의 폭이 넓은 다수의 내장 메모리를 사용하고 있다. 이러한 내장 메모리 장치를 기존의 전용 테스트 장비를 통해 테스트 하는 것은 테스트 장비의 채널 수 부족, 고속 테스트의 한계, 내장 메모리에 대한 낮은 접근 가능성으로 인하여 매우 비효율적이다.
이러한 문제의 대안으로 내장형 자체 테스트 회로(BIST: Built-In Self Test)를 SoC 안에 포함시키는 방식이 등장하였다. 이러한 방식은 기존의 방식에 비해 고속 테스트 등에 있어서 유리하여 많은 연구가 진행되어 왔고 현재 SoC의 내장 메모리 테스트를 위한 방식으로 널리 사용되고 있다
본 발명의 기술적 사상이 해결하려는 과제는 메모리 장치가 사용되는 환경이 다변화 됨에 따라 메모리 코어에 대한 테스트 시간을 줄이고, 가변적인 동작 환경에 적합하게 메모리 코어 등의 메모리 특성을 조정할 수 있는 BIST 회로를 제공하는 데에 있다.
본 발명에 따른 BIST 회로는 제 1 테스트 파라미터 및 제 2 테스트 파라미터를 포함하는 다수의 테스트 파라미터들을 기반으로 테스트 패턴을 생성하여 적어도 하나의 메모리 코어에 대한 테스트를 수행하고, 상기 BIST 회로의 동작 방법은, 상기 제 1 테스트 파라미터의 스윕 시작 포인트 및 스윕 종료 포인트를 포함하는 스윕 범위를 설정하는 단계, 상기 제 1 테스트 파라미터의 상기 스윕 시작 포인트부터 상기 스윕 종료 포인트까지 각각의 스윕 포인트에 대응하는 다수의 제 1테스트 패턴들을 생성하여, 상기 메모리 코어에 제공하는 단계, 상기 메모리 코어로부터 상기 다수의 제 1테스트 패턴들 각각에 대응하는 출력 데이터를 수신하여 기준 데이터와 비교하는 단계, 상기 비교 결과들을 기반으로 제 1 테스트 결과 정보를 생성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 BIST 회로의 동작방법은, 상기 제 2 테스트 파라미터의 스윕 시작 포인트 및 스윕 종료 포인트를 포함하는 스윕 범위를 설정하는 단계, 상기 제 2 테스트 파라미터의 상기 스윕 시작 포인트부터 상기 스윕 종료 포인트까지 각각의 스윕 포인트에 대응하는 다수의 제 2테스트 패턴들을 생성하여, 상기 메모리 코어에 제공하는 단계, 상기 메모리 코어로부터 상기 다수의 제 2테스트 패턴들 각각에 대응하는 출력 데이터를 수신하여 상기 기준 데이터와 비교하는 단계, 상기 비교 결과들을 기반으로 제 2 테스트 결과 정보를 생성하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 BIST 회로의 동작방법은, 상기 테스트 패턴을 생성하기 위한 다수의 테스트 파라미터들 중 상기 제 1 테스트 파라미터 및 상기 제 2 테스트 파라미터를 스윕 대상 파라미터로 선택하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 BIST 회로의 동작방법은, 상기 스윕 대상 파라미터로 선택된 상기 제 1 테스트 파라미터 및 상기 제 2 테스트 파라미터 중에서 상기 테스트 동작을 수행하기 위한 스윕 테스트 우선 순위를 설정하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 BIST 회로의 동작방법은, 상기 제 1 테스트 결과 정보 및 상기 제 2 테스트 결과 정보를 기반으로, 상기 제 1 테스트 파라미터와 상기 제 2 테스트 파라미터간의 테스트 상관관계를 나타내는 데이터 포맷을 생성하여, 저장하는 단계를 더 포함하는 것을 특징으로 한다..
또한, 상기 BIST 회로의 동작방법은, 상기 제 1 테스트 결과 정보를 기반으로, 상기 제 1 테스트 파라미터의 스윕 범위를 재설정하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 BIST 회로의 동작방법은, 적어도 하나의 메모리 칩을 스윕 테스트하기 위하여 다수의 테스트 루프들이 반복 수행하고, 상기 다수의 테스트 루프들 중 적어도 하나는, 다수의 테스트 파라미터들을 중 적어도 하나의 파라미터에 대응하는 스윕 범위를 기반으로 상기 적어도 하나의 테스트 파라미터를 스윕하여 테스트 패턴을 생성하는 단계 및 상기 테스트 패턴을 이용하여 상기 메모리 칩을 테스트함으로써, 테스트 결과 정보를 생성하는 단계를 포함하고, 상기 다수의 테스트 루프들을 통해 생성된 다수의 테스트 결과 정보들을 기반으로, 상기 메모리 칩의 메모리 특성을 조정하는 단계를 포함한다.
또한, 상기 메모리 칩의 메모리 특성을 조정하는 단계는, 상기 메모리 칩의 동작 타이밍 특성, 상기 메모리 칩의 입출력 특성 및 상기 메모리 칩의 전압 특성 중 적어도 하나를 상기 다수의 테스트 결과 정보를 기반으로 조정하는 것을 특징으로 한다.
또한, 상기 BIST 회로는, 다수의 메모리 칩들을 포함하는 적층 메모리 장치에 대하여 스윕 테스트를 수행하는 것을 특징으로 한다.
또한, 상기 BIST 회로의 동작방법은, 상기 다수의 메모리 칩들 중 상기 스윕 테스트 대상이 되는 적어도 하나의 메모리 칩을 선택하는 단계 및 상기 선택된 메모리 칩에 대하여 상기 스윕 테스트를 수행하고, 상기 선택된 메모리 칩에 대응하는 테스트 결과 정보들을 생성하는 단계 및 상기 선택된 메모리 칩에 대응하는 테스트 결과 정보들을 기반으로, 상기 다수의 메모리 칩들 각각의 특성을 동일하게 조정하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 BIST 회로를 통하여, 자동으로 테스트 파라미터들을 각각 스윕하여 메모리 장치내의 메모리 코어 등에 스윕 테스트를 진행함으로써, 신속하게 각각의 테스트 파라미터들의 포인트에 따른 테스트 결과 정보들을 얻을 수 있으며, 이러한 테스트 결과 정보등을 이용하여 상기 메모리 코어 등의 메모리 특성을 효율적으로 조정할 수 있다.
도 1 은 본 발명의 일실시예에 따른 BIST 회로(Built-In Self-Test Circuit)의 블록도를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 BIST 제어 로직을 나타내는 블록도이다.
도 3 은 본 발명의 일 실시예에 따른 BIST 제어 로직의 동작을 설명하기 위해 스윕 파라미터 정보를 나타내는 도면이다.
도 4는 본 발명의 다른 실시예에 따른 BIST 제어 로직을 나타내는 블록도이다.
도 5a 및 도 5 b는 본 발명에 따른 스윕 테스트를 통하여 생성된 테스트 결과 정보를 설명하기 위한 도면이다.
도 6 은 본 발명의 일 실시예에 따른 테스트 결과 저장부를 나타내는 블록도이다.
도 7은 본 발명의 또 다른 실시예에 따른 BIST 제어 로직을 나타내는 블록도이다.
도 8은 본 발명의 일 실시예에 따른 조정 제어부를 나타내는 블록도이다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 10a 및 도 10b는 본 발명의 다른 실시예에 따른 적층 메모리 장치를 나타내는 도면이다.
도 11은 본 발명의 일 실시예에 따른 BIST 회로의 동작 방법을 설명하기 위한 순서도이다.
도 12 는 본 발명의 다른 실시예에 따른 BIST 회로의 동작 방법을 좀더 구체적으로 설명하기 위한 순서도이다.
도 13은 본 발명의 일 실시예에 따라 적층 메모리 장치 관련 BIST 회로의 동작 방법을 설명하기 위한 순서도이다.
도 14는 본 발명의 일 실시예에 따른 메모리 카드를 나타낸다.
도 15는 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1 은 본 발명의 일실시예에 따른 BIST 회로(Built-In Self-Test Circuit)의 블록도를 나타낸다.
도 1 에 도시된 바와 같이, BIST 회로(100)는 BIST제어 로직(110), 테스트 패턴 생성부(120), 비교부(130) 및 테스트 결과 저장부(140)을 포함한다. BIST로직(100)은 메모리 장치내에 내장될 수 있으며, 메모리 장치내의 메모리 코어(MC)를 테스트할 수 있다. BIST 회로(100)는 메모리 코어(MC)를 테스트하기 위한 메모리 테스트 알고리즘을 구현한 회로일 수 있다. 또한, BIST 회로(100)는 메모리 코어(MC)의 내장된 결함구제 가능한 메모리 코어(MC)의 메모리 셀들을 테스트하고 결함현상을 분석하여 복구를 수행하기 위한 정보를 추출할 수 있다. 이러한, 상기 정보를 기반으로, 결함 있는 메모리 코어(MC)의 메모리 셀들에 대하여 복구를 진행할 수 있다. 메모리 코어(MC)는 비휘발성 메모리, 휘발성 메모리 및 휘발성 메모리와 비휘발성 메모리를 모두 포함하는 메모리 중 적어도 어느 하나에 해당될 수 있다.
BIST 회로(100)는 BIST제어 로직(110), 테스트 패턴 생성부(120), 비교부(130) 및 테스트 결과 저장부(140)를 포함한다. BIST 제어 로직(110)은 외부로부터 BIST 인에이블 신호(BIST_EN)를 수신하고, 이에 응답하여 메모리 코어(MC)에 대한 테스트를 제어할 수 있다. 일 실시예로, BIST 제어 로직(110)은 파라미터 스윕 제어부(115)를 포함한다. 파라미터 스윕 제어부(115)는 다수의 테스트 파라미터들의 스윕 범위를 설정할 수 있다. 예를 들어, 각각의 테스트 파라미터에 대한 스윕 범위는 스윕 시작 포인트, 스윕 종료 포인트 및 스윕 오프셋 포인트를 포함할 수 있다. 테스트 파라미터는 메모리 코어(MC)에 대한 테스트를 수행할 때에 메모리 코어(MC)의 동작 타이밍 파라미터를 지칭하는 것으로, 테스트 파라미터를 기반으로 테스트 패턴(Test_P)이 생성될 수 있다. 예를 들어, 메모리 코어(MC)가 DRAM 인 때에는, 테스트 파라미터는 tRC(Row cycle time), tRAS(Rowactive time), tRP(Row precharge time), tRRD(Row active to Row active delay), tRCD(/RAS to /CAS delay), tCK(test Clock), VRef(Voltage Reference) 및 Temp(Temperature) 등 중 어느 하나일 수 있다. 예를 들어, 테스트 패턴 생성부(120)는 tRC(Row cycle time), tRAS(Rowactive time) 등과 같은 테스트 파라미터들에 맞춰 테스트 패턴(Test_P)을 생성할 수 있다. 또한, 일 실시예로, 테스트 패턴 생성부(120)는 March C- 알고리즘을 사용하여 테스트 패턴을 생성할 수 있으며, 테스트 패턴(Test_P)에는 기준 데이터(REF_DATA), 테스트 어드레스 및 테스트 커맨드 등을 포함할 수 있다.
BIST 제어 로직(110)은 다수의 테스트 루프들을 반복 수행하여 각각의 테스트 파라미터들을 스윕하면서 테스트를 진행하도록 제어할 수 있다. 이하, 본 발명의 일 실시예에서 이러한 테스트를 스윕 테스트라 지칭한다.
일 실시예로, 제 n 테스트 파라미터를 이용한 스윕 테스트를 진행하는 제 n 테스트 루프에 대하여 이하 설명한다. BIST 제어 로직(110)은 먼저 제 n 테스트 파라미터가 스윕 시작 포인트를 가질 때에, 제 n 테스트 파라미터를 기반으로 테스트 패턴(Test_P)을 생성하도록 테스트 패턴 생성부(120)를 제어할 수 있다. 이 때, 제 n 테스트 루프시에 제 n 테스트 파라미터를 제외한 다른 테스트 파라미터들은 기설정된 기준 포인트를 갖도록 고정될 수 있다. 다만, 다른 테스트 파라미터들을 기설정된 기준 포인트를 갖도록 고정하는 실시예는 일 실시예에 불과하며, 다른 테스트 파라미터들 중 적어도 하나는 제 n 테스트 파라미터와 동시에 스윕되어 스윕 테스트를 진행할 수 있다. 또한, 제n 테스트 파라미터 이외의 테스트 파라미터의 기준 포인트를 변경시키면서 제 n 테스트 루프를 다수회 수행할 수 있다. 예를 들면, 제 n+1 테스트 파라미터가 고정된 제 1 기준 포인트를가질 때에, 제n 테스트 파라미터를 이용한 제 n 테스트 루프를 수행하여 비교 결과를 생성하고, 제 n+1 테스트 파라미터가 고정된 제 2 기준 포인트를 갖도록 변경하여, 제 n 테스트 루프를 다시 수행하여 다른 비교 결과를 생성할 수 있다.
테스트 패턴 생성부(120)는 테스트 패턴(Test_P)을 메모리 코어(MC)에 제공할 수 있다. 비교부(130)는 메모리 코어(MC)로부터 스윕 시작 포인트에서의 제n 테스트 파라미터에 대응하는 출력 데이터(Dout)를 수신하고, 출력 데이터(Dout)와 기준 데이터(REF_DATA)를 비교할 수 있다. 비교부(130)는 출력 데이터(Dout)와 기준 데이터(REF_DATA)의 비교 결과(CR)를 생성하여, 테스트 결과 저장부(140)에 제공할 수 있다.
이후, BIST 제어 로직(110)은 제 n 테스트 파라미터가 스윕 시작 포인트 다음의 스윕 포인트를 가질 때에, 제 n 테스트 파라미터를 기반으로 테스트 패턴(Test_P)을 생성하도록 테스트 패턴 생성부(120)를 제어할 수 있다. 이렇게 생성된 테스트 패턴(Test_P)을 이용하여, 비교부(130)는 또 다른 비교 결과를 생성하여, 테스트 결과 저장부(140)에 제공할 수 있다. BIST 제어 로직(110)은 제 n 테스트 파라미터가 스윕 종료 포인트를 가질 때까지, 제 n 테스트 루프를 반복할 수 있으며, 이를 통해 생성된 다수의 비교 결과들은 테스트 결과 저장부(140)에 저장될 수 있다.
BIST 제어 로직(110)은 제 n 테스트 루프를 종료한 후에는 제 n+1 테스트 파라미터를 이용한 스윕 테스트를 진행하는 제 n+1 테스트 루프를 제어할 수 있다.
테스트 결과 저장부(140)는 BIST 제어 로직(110)으로부터 선택된 테스트 파라미터, 테스트 파라미터 각각의 스윕 범위, 스윕 테스트 진행 상황 정보 등을 포함하는 테스트 조건 정보(TCI)를 수신할 수 있다. 테스트 결과 저장부(140)는 테스트 조건 정보(TCI)와 저장된 비교 결과를 매칭하여 테스트 결과 정보를 생성할 수 있다. 예를 들면, 테스트 결과 저장부(140)는 제 n 테스트 루프 결과 생성된 비교 결과들과 그에 따른 각각의 제 n 테스트 파라미터의 스윕 포인트를 매칭하여 제 n 테스트 결과 정보를 생성할 수 있다.
테스트 결과 저장부(140)는 다수의 테스트 루프들을 통하여 생성된 다수의 테스트 결과 정보들(TRI)을 외부(프로세서/메모리 컨트롤러) 및 BIST 제어 로직(110)에 제공할 수 있다. BIST 제어 로직(110)은 테스트 결과 정보들(TRI)을 기반으로, 메모리 코어(MC)에 대한 스윕 테스트를 제어할 수 있다. 일 실시예로, 파라미터 스윕 제어부(115)는 테스트 결과 정보들(TRI)을 기반으로, 각각의 테스트 파라미터들의 스윕 범위를 재설정할 수 있으며, BIST 제어 로직(110)은 재설정된 스윕 범위를 기반으로, 스윕 테스트를 제어할 수 있다.
본 발명에 따른 BIST 회로(100)을 통하여, 자동으로 테스트 파라미터들을 각각 스윕하여 스윕 테스트를 진행함으로써, 신속하게 각각의 테스트 파라미터들의 포인트에 따른 테스트 결과 정보들을 얻을 수 있다. 또한, 테스트 결과 정보들을 통하여, 테스트 파라미터들에 대하여 다음 스윕 테스트를 진행할 때의 스윕 테스트 우선순위를 설정할 수 있다. 도 2는 본 발명의 일 실시예에 따른 BIST 제어 로직을 나타내는 블록도이다. 도 3 은 본 발명의 일 실시예에 따른 BIST 제어 로직의 동작을 설명하기 위해 스윕 파라미터 정보를 나타내는 도면이다.
도 2에 도시된 바와 같이, BIST 제어 로직(200a)은 파라미터 스윕 제어부(210a) 및 테스트 루프 제어부(230a)를 포함한다. 파라미터 스윕 제어부(210a)는 스윕 대상 파라미터 선택부(212a) 및 파라미터 스윕 범위 설정부(214a)를 포함한다. 스윕 대상 파라미터 선택부(212a)는 다수의 테스트 파라미터들 중 스윕 대상이 되는 적어도 하나의 테스트 파라미터를 선택할 수 있다. 스윕 대상 파라미터 선택부(212a)는 선택된 테스트 파라미터들에 대한 정보(Sel_PI)를 파라미터 스윕 범위 설정부(214a)에 제공할 수 있다. 파라미터 스윕 범위 설정부(214a)는 선택된 테스트 파라미터들의 스윕 범위를 설정할 수 있다. 파라미터 스윕 범위 설정부(214a)는 선택된 테스트 파라미터들의 스윕 범위를 포함하는 스윕 파라미터 정보(SPI)를 테스트 루프 제어부(230a)에 제공할 수 있다. 테스트 루프 제어부(230a)는 스윕 우선순위 설정부(235a)를 포함한다. 스윕 우선순위 설정부(235a)는 스윕 파라미터 정보(SPI)를 기반으로, 선택된 테스트 파라미터들에 대하여 스윕 테스트 우선 순위를 설정할 수 있다. 테스트 루프 제어부(230a)는 스윕 테스트 우선 순위를 기반으로, 선택된 테스트 파라미터들을 이용한 스윕 테스트를 제어할 수 있다. 이하, 이에 대한 구체적인 실시예를 서술한다.
도 2 및 도 3에 도시된 바와 같이, 스윕 대상 파라미터 선택부(212a)는 다수의 테스트 파라미터들 중 스윕 대상이 되는 제 1 내지 제 4 테스트 파라미터들을 선택할 수 있다. 파라미터 스윕 범위 설정부(214a)는 선택된 제 1 내지 제 4 테스트 파라미터들 각각에 스윕 범위를 설정할 수 있다. 제 1 테스트 파라미터는 5 10(Clock Unit)의 스윕 범위를 가지고, 제 2 테스트 파라미터는 10 - 20 (Clock Unit)의 스윕 범위를 가지고, 제 3 테스트 파라미터는 20 - 25 (Clock Unit)의 스윕 범위를 가지며, 제 4 테스트 파라미터는 10 - 15 (Clock Unit)의 스윕 범위를 가질 수 있다. 클록 단위는 도 1의 BIST 회로(100) 내의 내부 테스트 클록 단위에 해당될 수 있다. 또한, 제 1 테스트 파라미터의 스윕 시작 포인트는 5, 스윕 종료 포인트는 10 에 해당될 수 있다. 또한, 파라미터 스윕 범위 설정부(214a)는 제 1 내지 제 4 테스트 파라미터의 스윕 오프셋 포인트를 1로 설정할 수 있다. 따라서, 제 1 테스트 파라미터는 5, 6, 7, 8, 9, 10 과 같은 스윕 포인트 순으로 스윕이 될 수 있다. 다만, 이는 일 실시예로, 각각의 테스트 파라미터에 따라 다양하게 스윕 오프셋 포인트가 설정될 수 있다. 다만, 이는 일 실시예에 해당하는 바, 이에 국한되지 않고 다양한 테스트 파라미터를 선택하여 각각 다양한 스윕 범위를 설정할 수 있다.
스윕 우선순위 설정부(235a)는 선택된 제 1 내지 제 4 테스트 파라미터에 대하여 제 1 테스트 파라미터, 제 2 테스트 파라미터, 제 3 테스트 파라미터, 제 4 테스트 파라미터 순으로 스윕 테스트 우선 순위를 설정할 수 있다. 테스트 루프 제어부(230a)는 스윕 테스트 우선 순위를 기반으로, 제 1 테스트 파라미터를 이용한 스윕 테스트를 진행하는 제 1 테스트 루프(Loop 1)를 우선적으로 진행하는 것을 제어할 수 있으며, 마지막으로 제 4 테스트 파라미터를 이용한 스윕 테스트를 진행하는 제 4 테스트 루프(Loop 4)를 진행하는 것을 제어할 수 있다.
본 발명의 실시예에 따라서, 다수의 테스트 파라미터들 중 일부 테스트 파라미터들만 스윕 대상으로 선택하여, 좀더 신속하게 메모리 코어에 대한 테스트를 진행할 수 있으며, 스윕 테스트를 수행할 때에, 테스트 파라미터들에 대한 스윕 테스트 우선 순위를 설정함으로써, 중요한 테스트 파라미터를 우선적으로 스윕하여 스윕 테스트를 수행할 수 있는 장점이 있다.
도 4는 본 발명의 다른 실시예에 따른 BIST 제어 로직을 나타내는 블록도이다. 도 5a 및 도 5 b는 본 발명에 따른 스윕 테스트를 통하여 생성된 테스트 결과 정보를 설명하기 위한 도면이다.
도 4에 도시된 바와 같이, BIST 제어 로직(200b)은 인터럽트 신호 생성부(220b) 및 테스트 루프 제어부(230b)를 포함한다. 인터럽트 신호 생성부(220b)는 테스트 루프 제어부(230b)의 테스트 루프 수행을 중단시키는 인터럽트 신호(IS)를 생성할 수 있다. 인터럽트 신호 생성부(220b)는 테스트 결과 기반 신호 생성부(222b) 및 메모리 온도 기반 신호 생성부(224b)를 포함한다.
테스트 결과 기반 신호 생성부(222b)는 도 1 의 비교부(130)로부터 비교 결과(CR)를 수신하거나, 테스트 결과 저장부(140)로부터 테스트 결과 정보들(TRI)을 수신하여, 비교 결과(CR) 또는 테스트 결과 정보들(TRI)을 기반으로 인터럽트 신호(IS)를 생성할 수 있다. 일 실시예로, 테스트 루프 제어부(230b)가 제 n 테스트 파라미터를 이용하여 제 n 테스트 루프를 수행하는 경우를 가정하면, 생성되는 비교 결과가 페일(Fail)에서 패스(Pass)로 전환되는 때에, 테스트 결과 기반 신호 생성부(222b)는 테스트 루프 제어부(230b)에 인터럽트 신호(IS)를 제공하여, 제 n 테스트 루프의 수행을 중단하도록 제어할 수 있다. 이후, 테스트 루프 제어부(230b)는 즉각적으로 다른 테스트 파라미터를 이용한 다른 테스트 루프가 수행되도록 제어할 수 있다.
예를 들면, 도 5a 의 제2 테스트 파라미터(SP_2)를 이용하여 제 2 테스트 루프를 수행한 결과, 처음으로 비교 결과가 패스가 되는 때에 테스트 결과 기반 신호 생성부(222b)는 테스트 루프 제어부(230b)가 제 2 테스트 루프의 수행을 중단하도록 제어할 수 있다. 이후, 테스트 루프 제어부(230b)는 제 3 테스트 파라미터(SP_3)를 이용한 제 3 테스트 루프가 수행되도록 제어할 수 있다.
메모리 온도 기반 신호 생성부(224b)는 BIST 회로(200b)을 포함하는 메모리 장치 내의 온도 정보(TempI)를 수신할 수 있고, 메모리 장치 내의 온도 정보(TempI)를 기반으로 테스트 루프 제어부(230b)에 인터럽트 신호(IS)를 제공하여, 테스트 루프 제어부(230b)의 테스트 루프 수행을 중단시킬 수 있다. 일 실시예에 따라, 메모리 온도 기반 신호 생성부(224b)는 메모리 장치의 온도 정보(TempI)와 기준 온도 정보를 비교하여, 메모리 장치의 온도 정보(TempI)가 기준 온도 정보 이상에 해당되는 때에, 테스트 루프 제어부(230b)의 테스트 루프 수행을 중단시킬 수 있다.
본 발명에 따른 BIST 회로(200b)에 따르면, 메모리 장치의 온도가 기준 온도 이상으로 높아져 테스트 수행이 곤란한 때에는 즉각적으로 테스트 루프 수행을 중단할 수 있으며, 또한, 특정 테스트 파라미터를 이용하여 테스트 루프를 수행하여 원하는 비교 결과 또는 테스트 결과 정보를 수신하였을 때에, 상기 특정 테스트 루프 수행을 중단하고, 다음 테스트 파리미터를 이용한 테스트 루프를 수행함으로써 효율적인 스윕 테스트 수행이 가능하다.
도 3 및 도 5a 를 참고하면, 제 1 테스트 파라미터(SP_1)를 이용하여 제 1 테스트 루프를 수행하여, 제 1 테스트 결과 정보(TRI1)를 생성할 수 있다. 제 1 테스트 결과 정보(TRI1)는 제 1 내지 제 6 비교 결과들(1st RC-6th RC)을 포함할 수 있다. 각각의 비교 결과들(1st RC-6th RC)은 제 1 테스트 파라미터(SP_1)의 스윕 포인트들과 매칭될 수 있다. 예를 들면, 제 1 비교 결과(1st RC)는 제 1 테스트 파라미터(SP_1)가 5 스윕 포인트를 가질 때에 생성된 것으로 매칭될 수 있다. 더 나아가, 제 1 테스트 결과 정보(TRI1)는 각각의 비교 결과에 매칭되는 제 1 테스트 파라미터(SP_1)의 스윕 포인트에 관한 태그 정보를 별도로 포함할 수 있다. 또한, 제 1 테스트 결과 정보(TRI1)는 제 1 테스트 파라미터(SP_1)에 대한 제 1 마진 정보(M1)를 포함할 수 있다. 마진 정보는 테스트 파라미터를 이용하여 스윕 테스트를 수행하여 생성된 비교 결과가 패스(Pass)에 해당하는 구간에 매칭되는 테스트 파라미터의 스윕 포인트들을 나타내는 정보일 수 있다. 예를 들면, 제 1 마진 정보(M1)는 제 2 내지 제 6 비교 결과(2nd RC-6th RC)에 매칭되는 제 1 테스트 파라미터(SP_1)의 6 스윕 포인트 내지 10 스윕 포인트를 나타내는 정보일 수 있다.
제 2 테스트 결과 정보(TRI2)는 제 1 내지 제 11 비교 결과들(1st RC-11th RC)을 포함할 수 있다. 각각의 비교 결과들(1st RC-11th RC)은 제 2 테스트 파라미터(SP_2)의 스윕 포인트들과 매칭될 수 있다. 또한, 제 2 테스트 결과 정보(b)는 제 2 테스트 파라미터(SP_2)의 12 스윕 포인트 내지 20 스윕 포인트를 나타내는 제 2 마진 정보(M2)를 포함할 수 있다.
제 3 테스트 결과 정보(TRI3)는 제 1 내지 제 6 비교 결과들(1st RC-6th RC)을 포함할 수 있다. 각각의 비교 결과들(1st RC-6th RC)은 제 3 테스트 파라미터(SP_3)의 스윕 포인트들과 매칭될 수 있다. 또한, 제 3 테스트 결과 정보(TRI3)는 제 3 테스트 파라미터(SP_3)의 20 스윕 포인트 내지 25 스윕 포인트를 나타내는 제 3 마진 정보(M3)를 포함할 수 있다.
제 4 테스트 결과 정보(TRI24)는 제 1 내지 제 6 비교 결과들(1st RC-6th RC)을 포함할 수 있다. 각각의 비교 결과들(1st RC-6th RC)은 제 4 테스트 파라미터(SP_4)의 스윕 포인트들과 매칭될 수 있다. 또한, 제 4 테스트 결과 정보(TRI3)는 모든 비교 결과들(1st RC-6th RC)이 페일(Fail)이므로, 제 4 마진 정보(M4)를 포함하지 않는다.
일 실시예로, 도 1 의 파라미터 스윕 제어부(115)는 제 1 내지 제 4 테스트 결과 정보들(TRI1-TRI4)을 수신받을 수 있으며, 이를 기반으로 제 4 테스트 파라미터(SP_4)의 스윕 범위를 재설정할 수 있다. 예를 들면, 제 4 테스트 파라미터(SP_4)의 스윕 시작 포인트를 16, 스윕 종료 포인트를 21로 설정할 수 있다. BIST 제어 로직(110)은 재설정된 스윕 범위를 기반으로, 제 4 테스트 파라미터(SP_4)를 이용하여 제 4 테스트 루프를 재수행할 수 있다. 이를 통하여, 제 4 마진 정보(M4)를 포함하는 제 4 테스트 결과 정보(TRI4)를 생성할 수 있다.
도 5b 는 본 발명의 또 다른 실시예에 따라 테스트 결과 정보를 이용하여 테스트 파라미터들간의 테스트 상관관계를 나타내는 데이터 포맷을 생성하는 것을 나타내는 도면이다. 도 1 의 테스트 결과 저장부(140)는 다수의 테스트 결과 정보들을 기반으로, 테스트 파라미터들간의 테스트 상관관계를 나타내는 데이터 포맷을 생성할 수 있다. 일 실시예로, 상기 데이터 포맷은 Shmoo 데이터 포맷에 해당될 수 있다.
도 5b를 참고하면, 먼저, 제 1 테스트 파라미터(SP_1)와 제 2 테스트 파라미터(SP_2)와의 테스트 상관관계를 나타내는 것을 가정한다. 제 1 테스트 파라미터(SP_1)는 스윕 범위가 X1 내지 X4 로 설정되고, 제 2 테스트 파라미터(SP_2)는 스윕 범위가 Y1 내지 Y4 로 설정될 수 있다. 도 1 의 테스트 결과 저장부(140)는 제 1 테스트 파라미터(SP_1)를 이용한 제 1 테스트 루프 수행 결과 생성된 제 1 테스트 결과 정보와 제 2 테스트 파라미터(SP_1)를 이용한 제 2 테스트 루프 수행 결과 생성된 제 2 테스트 결과 정보를 기반으로, 제 1 테스트 파라미터(SP_1)과 제 2 테스트 파라미터(SP_2)의 테스트 상관관계를 나타내는 데이터 포맷을 생성할 수 있다. 이를 통해, 제 1 테스트 파라미터(SP_1)의 스윕 포인트와 제 2 테스트 파라미터(SP_2)의 스윕 포인트에 따라 테스트의 비교 결과를 파악할 수 있는 효과가 있다. 더 나아가, 도 1 의 BIST 제어 로직(110)은 테스트 상관관계를 나타내는 데이터 포맷을 테스트 결과 저장부(140)로부터 수신하여, 상기 데이터 포맷을 통하여, 페일 영역(FA)과 패스 영역(PA)을 구분할 수 있으며, 스윕 테스트 수행시에 이상적인 테스트 파라미터들의 스윕 포인트를 찾아낼 수 있다.
도 6 은 본 발명의 일 실시예에 따른 테스트 결과 저장부를 나타내는 블록도이다.
도 6 에 도시된 바와 같이, 테스트 결과 저장부(300)는 테스트 결과 매칭부(310), 제 1 모니터링부(320) 및 제 2 모니터링부(330)를 포함한다. 테스트 결과 저장부(300)는 BIST 제어로직(BIST_CL)로부터 테스트 조건 정보(TCI)를 수신받을 수 있으며, 비교부(COMP)로부터 비교 결과를 수신받을 수 있다. 테스트 조건 정보(TCI)는 스윕 대상으로 선택된 테스트 파라미터, 테스트 파라미터 각각의 스윕 범위, 스윕 테스트 진행 상황 등의 관련 정보들을 포함할 수 있다.
제 1 모니터링부(320)는 BIST 인터페이스(BIST_IF)와 연결되는 모니터링 라인을 포함하여, BIST 제어로직(BIST_CL)으로부터 수신된 테스트 조건 정보(TCI)를 실시간으로 BIST 인터페이스(BIST_IF)에 제공할 수 있다. 또한, 제 2 모니터링부(330)는 비교부(COMP)와 연결되는 모니터링 라인을 포함하여, 비교부(COMP)로부터 수신된 비교 결과(CR)를 실시간으로 BIST 인터페이스(BIST_IF)에 제공할 수 있다. 테스트 결과 저장부(300)는 BIST 인터페이스(BIST_IF)를 통하여 외부(메모리 컨트롤러/프로세서 등)에 테스트 조건 정보(TCI)와 비교 결과(CR)를 실시간으로 제공할 수 있다.
테스트 결과 매칭부(310)는 테스트 조건 정보(TCI)와 비교 결과(CR)를 매칭하여 테스트 결과 정보를 생성할 수 있다. 예를 들면, 테스트 결과 매칭부(310)는 제 n 테스트 루프 결과 생성된 비교 결과들(CR)과 테스트 조건 정보(TCI)에 포함된 각각의 제 n 테스트 파라미터의 스윕 포인트를 매칭하여 제 n 테스트 결과 정보를 생성할 수 있다. 테스트 결과 매칭부(310)는 테스트 조건 정보(TCI)와 비교 결과(CR)를 매칭하여 생성한 테스트 결과 정보를 테스트 결과 저장부(300)에 저장하고, BIST 인터페이스(BIST_IF)에 제공할 수 있다. 테스트 결과 저장부(300)는 BIST 인터페이스(BIST_IF)를 통하여 외부(메모리 컨트롤러/프로세서 등)에 테스트 결과 정보를 제공할 수있다.
도 7은 본 발명의 또 다른 실시예에 따른 BIST 제어 로직을 나타내는 블록도이다.
도 7에 도시된 바와 같이, 도 1 의 BIST 제어 로직(100)보다 조정 제어부(450)를 더 포함한다. 그 이외 구성은 도 1 의 BIST 제어 로직(100)과 대응될 수 있다. 이하, BIST 제어 로직(400)이 더 포함하는 조정 제어부(450)를 중심으로 서술한다.
조정 제어부(450)는 테스트 결과 저장부(440)로부터 다수의 테스트 결과 정보들(TRI)을 수신할 수 있다. 조정 제어부(450)는 다수의 테스트 결과 정보들(TRI)을 기반으로, 메모리 코어(MC)에 조정 제어 신호(Tune_CS)를 제공하여, 메모리 코어(MC)의 메모리 특성을 조정할 수 있다. 메모리 특성은 메모리 코어(MC)의 동작 타이밍 특성, 입출력 특성 및 전압 특성을 포함할 수 있다. 조정 제어부(450)는 메모리 코어(MC)의 동작 타이밍 특성, 입출력 특성 및 전압 특성 중 적어도 하나를 조정할 수 있다. 다만, 본 발명의 서술의 편의상 조정 제어 신호(Tune_CS)는 메모리 코어(MC)에 제공되는 것으로 도시하였으나, 이에 국한되지 않으며, 메모리 코어(MC)의 메모리 특성을 조정할 수 있는 컨트롤 로직 또는 다수의 퓨즈를 포함하는 퓨즈 영역 등에 제공될 수 있다.
메모리 코어(MC)의 메모리 특성을 조정하기 위한 방법들을 이하 설명하면, 일 실시예로 BIST 회로(400) 및 메모리 코어(MC)를 포함하는 메모리 장치는 메모리 코어(MC)의 메모리 특성을 결정하는 다수의 퓨즈들을 포함하는 퓨즈 영역 또는 모드 레지스터 셋(Mode Register Set)을 설정할 수 있는 컨트롤 로직을 더 포함할 수 있다. 조정 제어부(450)는 상기 퓨즈 영역의 일부 퓨즈를 선택하여 셀프 퓨징(Self-Fusing)함으로써 메모리 코어(MC)의 메모리 특성을 조정할 수 있다. 또한, 조정 제어부(450)는 메모리 코어(MC)의 메모리 특성에 대응되는 모드 레지스터 셋을 컨트롤 로직에 설정하여 메모리 코어(MC)가 모드 레지스터 셋을 기반으로 동작할 수 있도록 하여 메모리 코어(MC)의 메모리 특성을 조정할 수 있다.
이를 통해 BIST 제어 로직(400)은 메모리 코어(MC)의 동작을 테스트할뿐만 아니라, 각각의 테스트 결과에 대응하는 테스트 파라미터를 기반으로 메모리 코어(MC)의 메모리 특성을 효율적으로 조정할 수 있다.
도 8은 본 발명의 일 실시예에 따른 조정 제어부를 나타내는 블록도이다.
도 8에 도시된 바와 같이, 조정 제어부(500)는 메모리 파라미터 조정부(510), 메모리 입출력 특성 조정부(530), 메모리 전압 특성 조정부(550) 및 조정 대상 선택부(570)를 포함한다.
메모리 파라미터 조정부(510)는 도 7의 메모리 코어(MC)의 동작 타이밍 파라미터를 테스트 결과 정보를 기반으로 조정할 수 있다. 메모리 코어(MC)가 DRAM 인 때에는, 동작 타이밍 파라미터는 tRC(Row cycle time), tRAS(Rowactive time), tRP(Row precharge time), tRRD(Row active to Row active delay), tRCD(/RAS to /CAS delay) ,tCK(test Clock), VRef(Voltage Reference) 및 Temp(Temperature)등 중 어느 하나에 해당 할 수 있다. 일 실시예로, 메모리 파라미터 조정부(510)는 테스트 결과 정보를 기반으로 하여, 비교 결과들이 모두 패스인 때의 테스트 파라미터들의 포인트와 동일하게 메모리 코어(MC)의 동작 타이밍 파라미터들의 포인트를 조정할 수 있다.
메모리 입출력 특성 조정부(530)는 도 7의 메모리 코어(MC)의 입출력 드라이버의 크기를 테스트 결과 정보를 기반으로 조정하거나, 메모리 코어(MC)에 제공되는 기준 전압의 레벨을 테스트 결과 정보를 기반으로 조정함으로써, 메모리 코어(MC)의 입출력 특성을 조절 할 수 있다. 메모리 전압 특성 조정부(550)는 메모리 코어(MC)를 포함하는 메모리 장치에 인가되는 외부 전압의 레벨을 테스트 결과 정보를 기반으로 조정함으로써, 메모리 코어(MC)의 전압 특성을 조절할 수 있다. 다만, 이는 일 실시예로, 이에 국한되지 않으며 다양한 방법으로 조정 제어부(500)는 메모리 코어(MC)의 메모리 특성을 조정할 있다.
조정 대상 선택부(570)는 메모리 코어(MC)의 메모리 특성을 조정하는 방법을 선택할 수 있다. 조정 대상 선택부(570)는 메모리 파라미터 조정부(510), 메모리 입출력 특성 조정부(530) 및 메모리 전압 특성 조정부(550) 중 적어도 하나를 선택하여, 메모리 코어(MC)의 메모리 특성을 조정할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 9에 도시된 바와 같이, 메모리 시스템(1000)은 메모리 컨트롤러(1100) 및 메모리 장치(1200)를 포함한다. 메모리 장치(1200)는 BIST 회로(1210) 및 메모리 코어(1280)를 포함한다. BIST 회로(1210)는 BIST 인터페이스(1211), BIST 제어 로직(1212), 테스트 패턴 생성부(1213), 비교부(1214) 및 테스트 결과 저장부(1215)를 포함한다. 전술하였듯이, BIST 회로(1210)는 메모리 코어(1280)에 대하여 스윕 테스트를 수행할 수 있다. 스윕 테스트 수행한 결과 생성된 다수의 테스트 결과 정보들은 BIST 인터페이스(1211)를 통해 메모리 컨트롤러(1100)에 제공될 수 있다. 일 실시예로, BIST 인터페이스(1211)는 프로세서와 인터페이싱하는 일반적인 인터페이스일 수 있으며, JTAG(Joint Test Action Group), IEEE 1500 등과 같은 스탠다드 인터페이스로 구성될 수 있다.
메모리 컨트롤러(1100)는 조정 제어부(1150)를 포함하며, 조정 제어부(1150)는 상기 다수의 테스트 결과 정보들을 기반으로, 메모리 코어(MC)에 조정 제어 신호(Tune_CS)를 제공하여, 메모리 코어(MC)의 메모리 특성을 조정할 수 있다. 다만, 이는 일 실시예로, 조정 제어부(1150)는 메모리 컨트롤러(1100)에 포함되지 않고, 메모리 컨트롤러(1100)로부터 제어되는 별도의 장치일 수 있으며, 이 때는 메모리 컨트롤러(1100)가 BIST 회로(1210)로부터 수신한 테스트 결과 정보들을 기반으로 조정 제어부(1150)를 제어하여, 조정 제어부(1150)가 메모리 코어(1280)의 메모리 특성을 조정할 수 있도록 할 수 있다. 또한, BIST 인터페이스(1211)를 통하여, 메모리 코어(1280)의 메모리 특성을 조정할 수 있는 등 더 다양한 실시예를 통하여, 메모리 코어(1280)의 메모리 특성을 조정할 수 있다.
메모리 코어(MC)의 메모리 특성을 조정하기 위한 방법들을 이하 설명하면, 일 실시예에 따라, 메모리 장치(1200)는 메모리 코어(MC)의 메모리 특성을 결정하는 다수의 퓨즈들을 포함하는 퓨즈 영역 또는 모드 레지스터 셋(Mode Register Set)을 설정할 수 있는 컨트롤 로직을 더 포함할 수 있다. 메모리 컨트롤러(1100)의 제어를 통하여, 조정 제어부(1150)는 상기 퓨즈 영역의 일부 퓨즈를 선택하여 셀프 퓨징(Self-Fusing)함으로써 메모리 코어(MC)의 메모리 특성을 조정할 수 있다. 또한, 조정 제어부(1150)는 메모리 코어(MC)의 메모리 특성에 대응되는 모드 레지스터 셋을 컨트롤 로직에 설정하여 메모리 코어(MC)가 모드 레지스터 셋을 기반으로 동작할 수 있도록 하여 메모리 코어(MC)의 메모리 특성을 조정할 수 있다.
도 10a 및 도 10b는 본 발명의 다른 실시예에 따른 적층 메모리 장치를 나타내는 도면이다.
도 10a에 도시된 바와 같이, 적층 메모리 장치(2000a)는 기판(2500a) 상에 적층된 시스템 칩(2400a) 및 시스템 칩(2400a) 상에 적층된 다수의 메모리 칩들(2300a)을 포함한다. 일 실시예로, 적층된 다수의 메모리 칩들(2300a)은 제 1 메모리 칩(2310a), 제 2 메모리 칩(2320a) 및 제 3 메모리 칩(2330a)을 포함한다. 다만, 이는 일 실시예로 이에 국한되지 않으며 다양한 개수의 메모리 칩들이 적층되어 적층 메모리 장치(2000a)에 포함될 수 있을 것이다. 시스템 칩(2400a)는 다수의 관통 배선(TSV, Through Silicon Via)들을 통하여 각종 커맨드, 어드레스, 데이터 신호를 각각의 메모리 칩들(2310a-2330a)에 제공하여, 각각의 메모리 칩들(2310a-2330a)을 제어할 수 있다.
시스템 칩(2400a)은 메모리 컨트롤러(2420a) 및 BIST 회로(2410a)를 포함한다. 메모리 컨트롤러(2420a)는 BIST 회로(2410a)를 인에이블 시켜 다수의 메모리 칩들(2300a)에 대한 스윕 테스트를 수행하도록 제어할 수 있다. 일 실시예로, BIST 회로(2410a)는 제 1 내지 제 3 메모리 칩(2310a-2330a)에 대하여 스윕 테스트를 수행할 수 있다. 이를 통하여, BIST 회로(2410a)는 제 1 내지 제 3 메모리 칩(2310a-2330a)의 각각의 테스트 결과 정보들을 생성할 수 있다. 또한, BIST 회로(2410a)는 제 1 메모리 칩(2310a)의 테스트 결과 정보들을 기반으로 제 1 메모리 칩(2310a)의 메모리 특성을 조정할 수 있고, 제 2 메모리 칩(2320a)의 테스트 결과 정보들을 기반으로 제 2 메모리 칩(2320a)의 메모리 특성을 조정할 수 있으며, 제 3 메모리 칩(2330a)의 테스트 결과 정보들을 기반으로 제 3 메모리 칩(2330a)의 메모리 특성을 조정할 수 있다.
일 실시예로, BIST 회로(2410a)는 각각의 메모리 칩(2310a-2330a)의 메모리 특성을 조정하기 위하여, 각각의 메모리 칩(2310a-2330a)의 동작 타이밍 파라미터, 각각의 메모리 칩(2310a-2330a)의 입출력 특성 및 각각의 메모리 칩(2310a-2330a)의 전압 특성 중 적어도 하나를 다수의 테스트 결과 정보를 기반으로 조정할 수 있다. 또한, BIST 회로(2410a)는 제 1 내지 제 3 메모리 칩(2310a-2330a)의 각각의 테스트 결과 정보들을 기반으로, 제 1 내지 제 3 메모리 칩(2310a-2330a)의 메모리 특성을 동일하게 조정할 수 있다. 또한, 일 실시예로 BIST 회로(2410a)는 다수의 메모리 칩들(2300a)에 대한 동작 상태 열화 정도를 검출할 수 있다. 예를 들면, 제 1 내지 제 3 메모리 칩(2310a-2330a) 중에서 동작 상태가 가장 열화된 메모리 칩(이하, 제 1 메모리 칩(2310a)으로 가정함)을 검출할 수 있다. BIST 회로(2410a)는 검출된 제 1 메모리 칩(2310a)의 메모리 특성을 제 1 내지 제 3 메모리 칩(2310a-2330a)의 각각의 테스트 결과 정보들을 기반으로 조정할 수있으며, 나머지 제 2 메모리 칩(2320a) 및 제 3 메모리 칩(2330a)의 메모리 특성을 제 1 메모리 칩(2310a)의 메모리 특성과 동일하게 조정할 수 있다.
더 나아가, BIST 회로(2410a)는 다수의 메모리 칩들(2300a) 중 적어도 어느 하나를 선택하여, 선택된 메모리 칩에 대해서만 스윕 테스트를 수행할 수있다. 일 실시예로, 기판(2500a)와 가장 인접한 제 1 메모리 칩(2310a)을 선택하여 제 1 메모리 칩(2310a)에 대하여 스윕 테스트를 수행할 수 있다. BIST 회로(2410a)는 제 1 메모리 칩(2310a)의 테스트 결과 정보들을 생성할 수 있으며, 제 1 메모리 칩(2310a)의 테스트 결과 정보들을 기반으로 제 1 내지 제 3 메모리 칩(2310a-2330a)의 메모리 특성을 동일하게 조정할 수 있다.
다만, 이는 일 실시예로, 전술하였듯이 메모리 컨트롤러(2420a)는 BIST 회로(2410a)로부터 테스트 결과 정보들을 수신하고, 이를 기반으로 다수의 메모리 칩들(2300a)의 각각의 메모리 특성을 조정할 수 있으며, 이외에도 다양한 방법의 적용이 가능하다.
도 10b에 도시된 바와 같이, 적층 메모리 장치(2300b)는 시스템 칩(2400b) 및 다수의 메모리 칩들(2300b)을 포함하고, 도 10a와는 다르게 시스템 칩(2400b)과 다수의 메모리 칩들(2300b)은 따로 기판(2500b) 상에 적층될 수 있다. 다만, 각 구성의 동작은 전술한 내용과 동일한 바 자세한 서술은 생략한다.
도 11은 본 발명의 일 실시예에 따른 BIST 회로의 동작 방법을 설명하기 위한 순서도이다.
도 11 을 참고하면, BIST 회로는 다수의 테스트 파라미터들 각각의 스윕 범위를 설정한다(S110). BIST 회로는 설정된 스윕 범위를 기반으로 각각의 테스트 파라미터를 개별적으로 스윕하여 테스트 패턴들을 생성한다(S120). 상기 테스트 패턴들을 이용하여 메모리 코어를 테스트 함으로써 다수의 테스트 결과 정보들을 생성한다(S130). BIST회로는 상기 테스트 결과 정보들을 메모리 컨트롤러, 프로세서 등으로 BIST 인터페이스를 통하여 제공할 수 있다.
도 12 는 본 발명의 다른 실시예에 따른 BIST 회로의 동작 방법을 좀더 구체적으로 설명하기 위한 순서도이다.
도 12 를 참고하면, BIST 회로는 제 n 테스트 파라미터의 제 k 스윕 포인트에서의 테스트 패턴을 생성한다(S210). BIST 회로는 상기 테스트 패턴을 메모리 코어에 제공하고, 상기 메모리 코어로부터 상기 테스트 패턴에 대응되는 출력 데이터를 수신한다(S220). BIST 회로는 상기 출력 데이터와 기준 데이터를 비교하는 테스트를 수행하고 비교 결과를 생성한다(S230). BIST 회로는 제 k 스윕 포인트가 스윕 종료 포인트인지 여부를 판단한다(S240). BIST 회로는 제 k 스윕 포인트가 스윕 종료 포인트가 아닌 때(S240, NO)에는 제 k 스윕 포인트 다음의 제 k+1 스윕 포인트를 가지는 제 n 테스트 파라미터를 이용하여 S210 내지 S230 단계를 수행한다. BIST 회로는 제 k 스윕 포인트가 스윕 종료 포인트인 때(S240, YES)에는 제 n 테스트 파라미터가 스윕 테스트 수행의 마지막 테스트 파라미터에 해당되는지 여부를 판단한다(S250). BIST 회로는 제 n 테스트 파라미터가 마지막 테스트 파라미터가 아닌 때(S250, NO)에는 제 n 테스트 파라미터 다음의 제 n+1 테스트 파라미터를 이용하여 S210 내지 S240 단계를 수행한다. BIST 회로는 제 n 테스트 파라미터가 마지막 테스트 파라미터인 때(S250, NO)에는 생성된 비교 결과들을 이용하여 다수의 테스트 결과 정보들을 생성하고 저장한다(S260). BIST 회로는 상기 테스트 결과 정보들을 기반으로 상기 메모리 코어의 메모리 특성을 조정한다(S270).
도 13은 본 발명의 일 실시예에 따라 적층 메모리 장치 관련 BIST 회로의 동작 방법을 설명하기 위한 순서도이다.
BIST 회로는 적층 메모리 장치의 다수의 메모리 칩들 중 스윕 테스트 대상이 되는 적어도 하나의 메모리 칩들을 선택한다(S310). BIST 회로는 상기 선택된 메모리 칩에 대하여 스윕 테스트를 수행하여 테스트 결과 정보를 생성한다(S320). BIST 회로는 상기 테스트 결과 정보를 기반으로 상기 다수의 메모리 칩들의 각각의 메모리 특성을 조정한다(S320). 더 나아가, BIST 회로는 상기 다수의 메모리 칩들의 각각의 메모리 특성을 동일하게 조정할 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 카드를 나타낸다.
도 14를 참조하면, 메모리 카드(3000)는 모바일 기기나 데스크 탑 컴퓨터와 같은 전자기기에 연결하여 사용할 수 있는 휴대용 저장장치일 수 있다. 도 14에 도시된 바와 같이, 메모리 카드(3000)는 메모리 컨트롤러(3100), 메모리 장치(3200) 및 포트 영역(3300)을 포함할 수 있다.
메모리 카드(3000)는 포트 영역(3300)을 통해서 외부의 호스트(미도시)와 통신할 수 있고, 메모리 컨트롤러(3100)는 메모리 장치(3200)를 제어할 수 있다. 메모리 컨트롤러(3100)는 프로그램을 저장하는 ROM(미도시)으로부터 프로그램을 읽어서 수행할 수 있다. 메모리 장치(3200)는 도 1 내지 도 13에서 서술한 BIST 회로를 포함하는 것으로써, 메모리 장치(3200)의 메모리 코어 또는 메모리 칩 등에 대하여 스윕 테스트를 수행할 수 있다.
도 15는 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 15를 참조하면, 컴퓨팅 시스템(4000)은 모바일 기기나 데스크 탑 컴퓨터 등일 수 있고, CPU 등을 포함하는 호스트(4100), 램(4200), 유저 인터페이스(4300) 및 장치 드라이버(4400)를 포함할 수 있으며, 이들 구성요소는 각각 버스(4600)에 전기적으로 연결되어 있다. 메모리 시스템(4500)은 장치 드라이버(4400)와 연결될 수 있다.
호스트(4100)는 컴퓨팅 시스템(4000) 전체를 제어하고, 유저 인터페이스(4300)를 통해서 입력된 유저의 명령에 대응하는 연산을 수행할 수 있다. 램(4200)은 호스트(4100)의 데이터 메모리 역할을 할 수 있고, 호스트(4100)는 장치 드라이버(4400)를 통해서 메모리 시스템(4500)에 유저 데이터를 기록하거나 독출할 수 있다. 메모리 시스템(4500)이 포함하는 메모리 장치는 도 1 내지 도 13 에서 서술한 BIST 회로를 포함하는 것으로써, 상기 메모리 장치의 메모리 코어 또는 메모리 칩 등에 대하여 스윕 테스트를 수행할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (10)

  1. 제 1 테스트 파라미터 및 제 2 테스트 파라미터를 포함하는 다수의 테스트 파라미터들을 기반으로 테스트 패턴을 생성하여 적어도 하나의 메모리 코어에 대한 테스트를 수행하는 BIST 회로(Built-In Self-Test Circuit)에 있어서,
    상기 제 1 테스트 파라미터의 스윕 시작 포인트 및 스윕 종료 포인트를 포함하는 스윕 범위를 설정하는 단계;
    상기 제 1 테스트 파라미터의 상기 스윕 시작 포인트부터 상기 스윕 종료 포인트까지 각각의 스윕 포인트에 대응하는 다수의 제 1테스트 패턴들을 생성하여, 상기 메모리 코어에 제공하는 단계;
    상기 메모리 코어로부터 상기 다수의 제 1테스트 패턴들 각각에 대응하는 출력 데이터를 수신하여 기준 데이터와 비교하는 단계;
    상기 비교 결과들을 기반으로 제 1 테스트 결과 정보를 생성하는 단계를 더 포함하는 것을 특징으로 하는 BIST회로의 동작방법.
  2. 제 1 항에 있어서,
    상기 BIST 회로의 동작방법은,
    상기 제 2 테스트 파라미터의 스윕 시작 포인트 및 스윕 종료 포인트를 포함하는 스윕 범위를 설정하는 단계;
    상기 제 2 테스트 파라미터의 상기 스윕 시작 포인트부터 상기 스윕 종료 포인트까지 각각의 스윕 포인트에 대응하는 다수의 제 2테스트 패턴들을 생성하여, 상기 메모리 코어에 제공하는 단계;
    상기 메모리 코어로부터 상기 다수의 제 2테스트 패턴들 각각에 대응하는 출력 데이터를 수신하여 상기 기준 데이터와 비교하는 단계;
    상기 비교 결과들을 기반으로 제 2 테스트 결과 정보를 생성하는 단계를 더 포함하는 것을 특징으로 하는 BIST로직의 동작방법.
  3. 제 2 항에 있어서,
    상기 BIST 회로의 동작방법은,
    상기 테스트 패턴을 생성하기 위한 다수의 테스트 파라미터들 중 상기 제 1 테스트 파라미터 및 상기 제 2 테스트 파라미터를 스윕 대상 파라미터로 선택하는 단계를 더 포함하는 것을 특징으로 하는 BIST 회로의 동작방법.
  4. 제 3 항에 있어서,
    상기 BIST 회로의 동작방법은,
    상기 스윕 대상 파라미터로 선택된 상기 제 1 테스트 파라미터 및 상기 제 2 테스트 파라미터 중에서 상기 테스트 동작을 수행하기 위한 스윕 테스트 우선 순위를 설정하는 단계를 더 포함하는 것을 특징으로 하는 BIST 회로의 동작방법.
  5. 제 2 항에 있어서,
    상기 BIST 회로의 동작방법은,
    상기 제 1 테스트 결과 정보 및 상기 제 2 테스트 결과 정보를 기반으로, 상기 제 1 테스트 파라미터와 상기 제 2 테스트 파라미터간의 테스트 상관관계를 나타내는 데이터 포맷을 생성하여, 저장하는 단계를 더 포함하는 것을 특징으로 하는 상기 BIST 회로의 동작방법.
  6. 제 1 항에 있어서,
    상기 BIST 회로의 동작방법은,
    상기 제 1 테스트 결과 정보를 기반으로, 상기 제 1 테스트 파라미터의 스윕 범위를 재설정하는 단계를 더 포함하는 것을 특징으로 하는 상기 BIST 회로의 동작방법.
  7. 적어도 하나의 메모리 칩을 스윕 테스트하기 위하여 다수의 테스트 루프들을 반복 수행하는 BIST 회로의 동작방법으로서,
    상기 다수의 테스트 루프들 중 적어도 하나는,
    다수의 테스트 파라미터들을 중 적어도 하나의 파라미터에 대응하는 스윕 범위를 기반으로 상기 적어도 하나의 테스트 파라미터를 스윕하여 테스트 패턴을 생성하는 단계; 및
    상기 테스트 패턴을 이용하여 상기 메모리 칩을 테스트함으로써, 테스트 결과 정보를 생성하는 단계를 포함하고,
    상기 다수의 테스트 루프들을 통해 생성된 다수의 테스트 결과 정보들을 기반으로, 상기 메모리 칩의 메모리 특성을 조정하는 단계를 포함하는 BIST 회로의 동작방법.
  8. 제 7항에 있어서,
    상기 메모리 칩의 메모리 특성을 조정하는 단계는,
    상기 메모리 칩의 동작 타이밍 특성, 상기 메모리 칩의 입출력 특성 및 상기 메모리 칩의 전압 특성 중 적어도 하나를 상기 다수의 테스트 결과 정보를 기반으로 조정하는 것을 특징으로 하는 BIST 회로의 동작방법.
  9. 제 8항에 있어서,
    상기 BIST 회로는,
    다수의 메모리 칩들을 포함하는 적층 메모리 장치에 대하여 스윕 테스트를 수행하는 것을 특징으로 하는 BIST 회로의 동작방법.
  10. 제 9 항에 있어서,
    상기 BIST 회로의 동작방법은,
    상기 다수의 메모리 칩들 중 상기 스윕 테스트 대상이 되는 적어도 하나의 메모리 칩을 선택하는 단계; 및
    상기 선택된 메모리 칩에 대하여 상기 스윕 테스트를 수행하고, 상기 선택된 메모리 칩에 대응하는 테스트 결과 정보들을 생성하는 단계; 및
    상기 선택된 메모리 칩에 대응하는 테스트 결과 정보들을 기반으로, 상기 다수의 메모리 칩들 각각의 메모리 특성을 동일하게 조정하는 단계를 포함하는 것을 특징으로 하는 BIST 회로의 동작방법.
KR1020150172660A 2015-12-04 2015-12-04 Bist 회로, 이를 포함하는 메모리 장치 및 이의 동작방법 KR20170066082A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020150172660A KR20170066082A (ko) 2015-12-04 2015-12-04 Bist 회로, 이를 포함하는 메모리 장치 및 이의 동작방법
US15/262,027 US10210948B2 (en) 2015-12-04 2016-09-12 Built-in self-test (BIST) circuit, memory device including the same, and method of operating the BIST circuit
US16/274,396 US10783979B2 (en) 2015-12-04 2019-02-13 Built-in self-test (BIST) circuit, memory device including the same, and method of operating the BIST circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150172660A KR20170066082A (ko) 2015-12-04 2015-12-04 Bist 회로, 이를 포함하는 메모리 장치 및 이의 동작방법

Publications (1)

Publication Number Publication Date
KR20170066082A true KR20170066082A (ko) 2017-06-14

Family

ID=58798519

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150172660A KR20170066082A (ko) 2015-12-04 2015-12-04 Bist 회로, 이를 포함하는 메모리 장치 및 이의 동작방법

Country Status (2)

Country Link
US (2) US10210948B2 (ko)
KR (1) KR20170066082A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10942674B2 (en) 2017-12-20 2021-03-09 SK Hynix Inc. Semiconductor device and semiconductor system including the same
US11139041B2 (en) 2019-03-20 2021-10-05 SK Hynix Inc. Stacked semiconductor device and test method thereof

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10067689B1 (en) * 2016-08-29 2018-09-04 Cadence Design Systems, Inc. Method and apparatus for high bandwidth memory read and write data path training
KR102508954B1 (ko) 2017-12-18 2023-03-14 삼성디스플레이 주식회사 디스플레이 시스템 및 그의 제어 방법
KR102553267B1 (ko) * 2018-05-17 2023-07-07 삼성전자 주식회사 멀티-채널 패키지, 및 그 패키지를 테스트하는 테스트 장치 및 테스트 방법
US10628065B1 (en) * 2018-06-11 2020-04-21 Xilinx, Inc. Edge detection for memory controller
US10782902B2 (en) * 2018-08-27 2020-09-22 Seagate Technology Llc Device parameter tuning
KR20200073417A (ko) * 2018-12-14 2020-06-24 에스케이하이닉스 주식회사 스마트 카 시스템
CN109783286B (zh) * 2018-12-28 2021-03-19 中国科学院长春光学精密机械与物理研究所 机内测试方法、测试装置、及终端设备和存储介质
KR20210026956A (ko) 2019-09-02 2021-03-10 삼성전자주식회사 파워-업 시퀀스 중에 메모리 셀들을 테스트하고 리페어 하는 방법 및 메모리 장치
US11500575B2 (en) * 2020-09-23 2022-11-15 Micron Technology, Inc. Pattern generation for multi-channel memory array
US11626178B2 (en) * 2020-10-02 2023-04-11 Synopsys, Inc. Packetized power-on-self-test controller for built-in self-test
US20230207038A1 (en) * 2021-12-29 2023-06-29 Advanced Micro Devices, Inc. Dram specific interface calibration via programmable training sequences
CN114566205B (zh) * 2022-03-02 2024-06-21 长鑫存储技术有限公司 存储芯片的测试方法、装置、存储介质与电子设备

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6108798A (en) * 1997-07-02 2000-08-22 International Business Machines Corporation Self programmed built in self test
US6574760B1 (en) * 1998-11-03 2003-06-03 Texas Instruments Incorporated Testing method and apparatus assuring semiconductor device quality and reliability
KR100308621B1 (ko) * 1998-11-19 2001-12-17 윤종용 반도체 메모리 장치를 위한 프로그램 가능한 내장 자기 테스트 시스템
DE69907930T2 (de) 1999-12-23 2004-05-13 Em Microelectronic-Marin S.A., Marin Integrierte Schaltung mit Kalibriermitteln zur Kalibrierung eines elektronischen Moduls und Verfahren zum Kalibrieren eines elektronischen Moduls in einer Integrierten Schaltung
JP2002109899A (ja) * 2000-07-26 2002-04-12 Mitsubishi Electric Corp 半導体記憶装置およびそれを備える半導体集積回路装置
US6728916B2 (en) 2001-05-23 2004-04-27 International Business Machines Corporation Hierarchical built-in self-test for system-on-chip design
US7577540B2 (en) * 2002-03-01 2009-08-18 Nec Corporation Re-configurable embedded core test protocol for system-on-chips (SOC) and circuit boards
US6975956B2 (en) * 2002-09-19 2005-12-13 Rambus Inc. Multiple sweep point testing of circuit devices
JP2004354094A (ja) * 2003-05-27 2004-12-16 Agilent Technol Inc 網解析装置
US7472320B2 (en) * 2004-02-24 2008-12-30 International Business Machines Corporation Autonomous self-monitoring and corrective operation of an integrated circuit
US7461312B2 (en) * 2004-07-22 2008-12-02 Microsoft Corporation Digital signature generation for hardware functional test
US7437591B1 (en) * 2005-01-18 2008-10-14 Altera Corporation Method and apparatus for hardware timing optimizer
JP4621618B2 (ja) * 2006-03-28 2011-01-26 株式会社東芝 図形描画装置、図形描画方法、およびプログラム
US8310265B2 (en) * 2007-05-02 2012-11-13 Nxp B.V. IC testing methods and apparatus
JP4986299B2 (ja) 2008-04-10 2012-07-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置のタイミング調整方法
US7873890B2 (en) * 2008-06-30 2011-01-18 International Business Machines Corporation Techniques for performing a Logic Built-In Self-Test in an integrated circuit device
TWI414925B (zh) * 2008-11-27 2013-11-11 Asustek Comp Inc 決定記憶體模組控制訊號之品質參數的方法及其電子裝置
TWI400607B (zh) 2009-06-11 2013-07-01 Asustek Comp Inc 調整記憶體內部參數的方法及使用其之電腦系統
WO2012035651A1 (ja) * 2010-09-17 2012-03-22 富士通株式会社 回路装置、周波数変更回路、回路装置の試験方法、及び周波数変更回路の制御方法
US8223048B2 (en) * 2010-10-26 2012-07-17 Motorola Solutions, Inc. Method and apparatus for self-testing a digital-to-analog converter (DAC) in an integrated circuit
US8516409B2 (en) * 2010-11-11 2013-08-20 International Business Machines Corporation Implementing vertical die stacking to distribute logical function over multiple dies in through-silicon-via stacked semiconductor device
US8797056B2 (en) * 2011-03-22 2014-08-05 Advantest (Singapore) Pte Ltd System and method for electronic testing of partially processed devices
US8832511B2 (en) 2011-08-15 2014-09-09 Taiwan Semiconductor Manufacturing Co., Ltd. Built-in self-test for interposer
DE112012006172B4 (de) * 2012-03-30 2020-12-03 Intel Corporation Generischer Adressen-Scrambler für Speicherschaltungs-Testengine
US20140032826A1 (en) * 2012-07-25 2014-01-30 Samsung Electronics Co., Ltd. Method of training memory core and memory system
US8853847B2 (en) 2012-10-22 2014-10-07 International Business Machines Corporation Stacked chip module with integrated circuit chips having integratable and reconfigurable built-in self-maintenance blocks
US8793547B2 (en) 2013-01-02 2014-07-29 Altera Corporation 3D built-in self-test scheme for 3D assembly defect detection
US9773570B2 (en) * 2013-03-06 2017-09-26 International Business Machines Corporation Built-in-self-test (BIST) test time reduction
US9136899B2 (en) 2013-06-03 2015-09-15 Texas Instruments Incorporated Built in self test and method for RF transceiver systems
US9263157B2 (en) * 2013-12-23 2016-02-16 International Business Machines Corporation Detecting defective connections in stacked memory devices
US9548137B2 (en) * 2013-12-26 2017-01-17 Intel Corporation Integrated circuit defect detection and repair
US9594516B2 (en) 2014-02-14 2017-03-14 Sony Semiconductor Solutions Corporation Memory device with variable trim parameters
US10036774B2 (en) * 2014-12-04 2018-07-31 Arm Limited Integrated circuit device comprising environment-hardened die and less-environment-hardened die
US9715942B2 (en) * 2015-06-09 2017-07-25 International Business Machines Corporation Built-in self-test (BIST) circuit and associated BIST method for embedded memories

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10942674B2 (en) 2017-12-20 2021-03-09 SK Hynix Inc. Semiconductor device and semiconductor system including the same
US11139041B2 (en) 2019-03-20 2021-10-05 SK Hynix Inc. Stacked semiconductor device and test method thereof

Also Published As

Publication number Publication date
US20190180837A1 (en) 2019-06-13
US10783979B2 (en) 2020-09-22
US10210948B2 (en) 2019-02-19
US20170162276A1 (en) 2017-06-08

Similar Documents

Publication Publication Date Title
KR20170066082A (ko) Bist 회로, 이를 포함하는 메모리 장치 및 이의 동작방법
US10241150B2 (en) Semiconductor apparatus, stack semiconductor apparatus, and test method of the stack semiconductor apparatus
US10268409B2 (en) Memory controller managing a temperature of a memory device upon a training operation, a memory system, and a method of operating the same
US20160307647A1 (en) Repair of memory devices using volatile and non-volatile memory
EP1890297B1 (en) Test method for semiconductor memory circuit
CN105280236B (zh) 具有熔丝阵列的半导体器件及其操作方法
US9865348B2 (en) Devices and methods for selecting a forming voltage for a resistive random-access memory
KR20170084193A (ko) 포스트 패키지 트림을 수행하기 위한 장치들 및 방법들
US7603605B2 (en) Performance control of an integrated circuit
US20120124441A1 (en) Embedded testing module and testing method thereof
EP2810281B1 (en) Device and method to perform a parallel memory test
US20140258780A1 (en) Memory controllers including test mode engines and methods for repair of memory over busses used during normal operation of the memory
KR102236572B1 (ko) 반도체 메모리 및 이를 이용한 반도체 시스템
CN110928731B (zh) 一种基于硬件自测模块的dram眼图评估方法
US9293226B2 (en) Memory test device and operating method thereof
US11047908B2 (en) Device and methods for reducing peak noise and peak power consumption in semiconductor devices under test
US10083762B2 (en) Semiconductor test device and semiconductor test method
US9620243B2 (en) Test system simultaneously testing semiconductor devices
US9589668B2 (en) Semiconductor memory device for performing test operation of circuits related to repair scheme and operating method thereof
CN108074601B (zh) 具有输入电路的存储器装置以及存储器装置的操作方法
Hsieh et al. Software-hardware-cooperated built-in self-test scheme for channel-based drams
TW202324429A (zh) 時脈產生電路及具有其的系統
TW201831903A (zh) 記憶體元件
Lukka et al. Review on BIST architectures of DRAMs
US11715544B2 (en) System and method for low power memory test