JPH11250685A - ノ―ア型半導体メモリ装置 - Google Patents
ノ―ア型半導体メモリ装置Info
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- JPH11250685A JPH11250685A JP37143898A JP37143898A JPH11250685A JP H11250685 A JPH11250685 A JP H11250685A JP 37143898 A JP37143898 A JP 37143898A JP 37143898 A JP37143898 A JP 37143898A JP H11250685 A JPH11250685 A JP H11250685A
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
Abstract
(57)【要約】
【課題】 センシング能力を向上させることができる非
揮発性半導体メモリ装置を提供することを目的とする。 【解決手段】 複数のメモリセルブロックを有し、各メ
モリセルブロックはビットラインを含むメモリセルアレ
ー１００と、複数のディコーディング信号を発生する列
ディコーダ２００と、複数の第１バイアス/接地選択信
号を発生する第１バイアス/接地選択制御回路４００
と、複数のビットラインのバイアス条件を判断するため
の第１バイアス/接地選択回路５００と、複数の第２バ
イアス/接地選択信号を発生する第２バイアス接地選択
制御回路４２０と、第２選択信号に応じて他のグループ
の複数のビットラインのバイアス条件を判断するための
第２バイアス/接地選択回路と５２０を含む。
揮発性半導体メモリ装置を提供することを目的とする。 【解決手段】 複数のメモリセルブロックを有し、各メ
モリセルブロックはビットラインを含むメモリセルアレ
ー１００と、複数のディコーディング信号を発生する列
ディコーダ２００と、複数の第１バイアス/接地選択信
号を発生する第１バイアス/接地選択制御回路４００
と、複数のビットラインのバイアス条件を判断するため
の第１バイアス/接地選択回路５００と、複数の第２バ
イアス/接地選択信号を発生する第２バイアス接地選択
制御回路４２０と、第２選択信号に応じて他のグループ
の複数のビットラインのバイアス条件を判断するための
第２バイアス/接地選択回路と５２０を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、単一ビット又はマ
ルチビットを貯蔵する複数のメモリセルのノーア型メモ
リアレーを有する非揮発性半導体メモリ装置及びメモリ
セルからデータを読出するための方法に関するものであ
る。
ルチビットを貯蔵する複数のメモリセルのノーア型メモ
リアレーを有する非揮発性半導体メモリ装置及びメモリ
セルからデータを読出するための方法に関するものであ
る。
【０００２】
【従来の技術】ノーア型メモリセルアレーを有するマス
クＲＯＭの階層的なビットライン構造が１９８８年Ｓｙ
ｍｐｏｓｉｕｍ ｏｎＶＬＳＩで１６ＭＢ ROM Ｄｅｓ
ｉｇｎＵｓｉｎｇ Ｂａｎｋ Ｓｅｌｅｃｔ Ａｒｃｈ
ｉｔｅｃｔｕｒｅ題目の ｐｐ８５−８８に詳細に示し
ている。この論文において読出動作は、３つの段階、即
ちメーンビットラインを予め設定された電圧レベルにプ
レチャージする段階、選択されたメモリセルがオンセル
であるか、オフセルであるか、決定するためメーンビッ
トラインの電圧レベルを感知する段階、選択されたメモ
リセルから感知された出力データをメモリ装置に出力す
る段階からなる。図１を参照すると、メモリブロックの
メモリセルに貯蔵された感知データのため１対のバンク
選択ラインＢＳ１、ＢＥ２がメーンビットラインＭＢ５
に選択するため活性化され、電源電圧が選択されたメモ
リセルM８１連結されるワードラインＷＬ０に印加され
る。メモリセルからデータビットを指定する電圧レベル
が選択されたメモリセルを通して流れる電流状態によっ
て感知増幅器ＳＡ５から検出される。選択されたメモリ
セルM８１がオンセルであると、メーンビットラインＭ
Ｂ５に対応する電圧レベルがプレチャージレベルよりも
っと低め、選択されたメモリセルがオフセルであると、
メーンビットラインＭＢ５のプレチャージレベルがその
まま維持される。
クＲＯＭの階層的なビットライン構造が１９８８年Ｓｙ
ｍｐｏｓｉｕｍ ｏｎＶＬＳＩで１６ＭＢ ROM Ｄｅｓ
ｉｇｎＵｓｉｎｇ Ｂａｎｋ Ｓｅｌｅｃｔ Ａｒｃｈ
ｉｔｅｃｔｕｒｅ題目の ｐｐ８５−８８に詳細に示し
ている。この論文において読出動作は、３つの段階、即
ちメーンビットラインを予め設定された電圧レベルにプ
レチャージする段階、選択されたメモリセルがオンセル
であるか、オフセルであるか、決定するためメーンビッ
トラインの電圧レベルを感知する段階、選択されたメモ
リセルから感知された出力データをメモリ装置に出力す
る段階からなる。図１を参照すると、メモリブロックの
メモリセルに貯蔵された感知データのため１対のバンク
選択ラインＢＳ１、ＢＥ２がメーンビットラインＭＢ５
に選択するため活性化され、電源電圧が選択されたメモ
リセルM８１連結されるワードラインＷＬ０に印加され
る。メモリセルからデータビットを指定する電圧レベル
が選択されたメモリセルを通して流れる電流状態によっ
て感知増幅器ＳＡ５から検出される。選択されたメモリ
セルM８１がオンセルであると、メーンビットラインＭ
Ｂ５に対応する電圧レベルがプレチャージレベルよりも
っと低め、選択されたメモリセルがオフセルであると、
メーンビットラインＭＢ５のプレチャージレベルがその
まま維持される。
【０００３】しかしながら、選択されたメモリセルM８
１がオンセルであり、メーンビットラインＭＢ３に対応
するM４１がオフセルであり、M５１、M６２、M７１がオ
ンセルである場合において、バンク選択ラインＢＳ１、
ＢＥ２がインエイブルされ、ワードラインＷＬ０が活性
化されることによってM５１、M６１、M７１を通する電
流パスがサブビットラインＳＢ８に沿って形成され、そ
れによってメーンビットラインＭＢ５に連結されるサブ
ビットラインＳＢ９の感知電流がM５１乃至M７１のオン
セルに起因する電流によって流れることができないた
め、選択されたメモリセルM８１の状態感知が行われな
い。M８１がオフセルに見なすと、メーンビットライン
ＭＢ５の電圧レベルが電流流れの妨害のためもっと低め
ることができない。
１がオンセルであり、メーンビットラインＭＢ３に対応
するM４１がオフセルであり、M５１、M６２、M７１がオ
ンセルである場合において、バンク選択ラインＢＳ１、
ＢＥ２がインエイブルされ、ワードラインＷＬ０が活性
化されることによってM５１、M６１、M７１を通する電
流パスがサブビットラインＳＢ８に沿って形成され、そ
れによってメーンビットラインＭＢ５に連結されるサブ
ビットラインＳＢ９の感知電流がM５１乃至M７１のオン
セルに起因する電流によって流れることができないた
め、選択されたメモリセルM８１の状態感知が行われな
い。M８１がオフセルに見なすと、メーンビットライン
ＭＢ５の電圧レベルが電流流れの妨害のためもっと低め
ることができない。
【０００４】又、選択されたメモリセルM８１がオフセ
ルであり、隣接したメモリセルM９１、M１０１、そして
M１１１がオンセルであると、隣接したセルを通して漏
泄電流が選択されたメモリセルM８１に流れてセンシン
グ安定を低下させる。その結果、選択されたメモリセル
の状態が何でもメモリセルのパフォーマンスが低下され
る。
ルであり、隣接したメモリセルM９１、M１０１、そして
M１１１がオンセルであると、隣接したセルを通して漏
泄電流が選択されたメモリセルM８１に流れてセンシン
グ安定を低下させる。その結果、選択されたメモリセル
の状態が何でもメモリセルのパフォーマンスが低下され
る。
【０００５】
【発明が解決しようとする課題】したがって、本発明の
目的は上述の諸般問題点を解決するため提案されたこと
として、メモリセルのセンシング能力を向上させること
ができる非揮発性半導体メモリ装置を提供するためであ
る。
目的は上述の諸般問題点を解決するため提案されたこと
として、メモリセルのセンシング能力を向上させること
ができる非揮発性半導体メモリ装置を提供するためであ
る。
【０００６】本発明の他の目的はセンシング速度及び安
定性を向上させるための非揮発性半導体メモリ装置を提
供することである。
定性を向上させるための非揮発性半導体メモリ装置を提
供することである。
【０００７】
【課題を解決するための手段】上述のような本発明の目
的を達成するための本発明の特徴によると、半導体メモ
リ装置は、複数のメモリセルブロックを有し、各メモリ
セルブロックはビットラインを含むメモリセルアレー
と、複数のアドレス信号に応じて複数のディコーディン
グ信号を発生する列ディコーダと、１つのグループの複
数のビットラインのバイアス条件を決定する複数の第１
バイアス/接地選択信号を発生する第１バイアス/接地選
択制御回路と、第１バイアス/接地選択制御回路から発
生された第１バイアス/接地選択信号に応じて１つグル
ープの複数のビットラインのバイアス条件を判断するた
めの第１バイアス/接地選択回路と、１つグループの複
数のビットラインのバイアス条件を決定するための複数
の第２バイアス/接地選択信号を発生する第２バイアス/
接地選択制御回路と、第２バイアス/接地選択制御回路
から発生される第２選択信号に応じて他のグループの複
数のビットラインのバイアス条件を判断するための第２
バイアス/接地選択回路を含む。
的を達成するための本発明の特徴によると、半導体メモ
リ装置は、複数のメモリセルブロックを有し、各メモリ
セルブロックはビットラインを含むメモリセルアレー
と、複数のアドレス信号に応じて複数のディコーディン
グ信号を発生する列ディコーダと、１つのグループの複
数のビットラインのバイアス条件を決定する複数の第１
バイアス/接地選択信号を発生する第１バイアス/接地選
択制御回路と、第１バイアス/接地選択制御回路から発
生された第１バイアス/接地選択信号に応じて１つグル
ープの複数のビットラインのバイアス条件を判断するた
めの第１バイアス/接地選択回路と、１つグループの複
数のビットラインのバイアス条件を決定するための複数
の第２バイアス/接地選択信号を発生する第２バイアス/
接地選択制御回路と、第２バイアス/接地選択制御回路
から発生される第２選択信号に応じて他のグループの複
数のビットラインのバイアス条件を判断するための第２
バイアス/接地選択回路を含む。
【０００８】この望ましい実施形態において、Ｙ−パス
ゲートは、第１バイアス/接地選択回路と感知増幅器と
の間に連結される。
ゲートは、第１バイアス/接地選択回路と感知増幅器と
の間に連結される。
【０００９】この望ましい実施形態において、第１バイ
アス/接地選択制御回路から発生される第１選択信号
は、複数のバイアス選択信号と複数の接地選択信号を含
む。
アス/接地選択制御回路から発生される第１選択信号
は、複数のバイアス選択信号と複数の接地選択信号を含
む。
【００１０】この望ましい実施形態において、第１バイ
アス/接地選択制御回路は、バイアス選択信号の電圧レ
ベルを調節するための回路手段を含む。
アス/接地選択制御回路は、バイアス選択信号の電圧レ
ベルを調節するための回路手段を含む。
【００１１】この望ましい実施形態において、第２バイ
アス/接地選択制御回路から発生される第２バイアス/接
地選択信号は、複数のバイアス選択信号と複数の接地選
択信号を含む。
アス/接地選択制御回路から発生される第２バイアス/接
地選択信号は、複数のバイアス選択信号と複数の接地選
択信号を含む。
【００１２】(作用)本発明によると、オンセルの電流流
入とオフセルの漏泄電流流れを防ぐことができ、半導体
装置のセンシング安定及びセンシング速度を向上させる
ことができる。
入とオフセルの漏泄電流流れを防ぐことができ、半導体
装置のセンシング安定及びセンシング速度を向上させる
ことができる。
【００１３】
【発明の実施の形態】以下本発明による実施形態を添附
された図面、図２乃至図８を参照して詳細に説明する。
された図面、図２乃至図８を参照して詳細に説明する。
【００１４】図２を参照すると、本発明によるマスクＲ
ＯＭはメモリセルアレー１００、列ディコーダ２００、
Ｙ−パスゲート３００、第１バイアス/接地選択制御回
路４００、第２バイアス/接地選択制御回路４２０、第
２バイアス/接地選択回路５００、第２バイアス/接地選
択回路５２０、そして感知増幅器６００とを含む。メモ
リセルアレー１００は複数のメモリブロックＢＬＫ０-
ＢＬＫjで構成される。列ディコーダ２００は、アドレ
ス信号Ａｉを受けてディコーディング信号ＹＡｉ、ＹＡ
ｊ、ＹＢｋを発生する。ＹＡｉは、第１及び第２バイア
ス/接地選択制御回路４００、４２０に印加される。Ｙ
Ａｊ及びＹＢｋは、ビットラインと感知増幅器６００を
連結する列を選択するためのＹ−パスゲート３００に印
加される。第１バイアス/接地選択制御回路４００は列
ディコーダ２００からアドレス信号Aiとディコーディン
グ信号ＹＡｉを受けて第１バイアス/接地選択回路５０
０に印加されるバイアス選択信号ＢＩｊと接地選択信号
Ｇｊを発生する。第２バイアス/接地選択制御回路４２
０は列ディコーダ２００からアドレス信号Ａｉとディコ
ーディング信号ＹＡｉを受けて第２バイアス/接地選択
回路５００に印加されるバイアス選択信号ＢＩｊと接地
選択信号Ｇｊを発生する。第１及び第２バイアス/接地
選択回路５００、５２０は、メモリセルアレー１００の
上下部に位置し、２つのうち、１つはバイアスライン及
び接地ラインを有するメモリセルアレーのメーンビット
ラインを選択する。
ＯＭはメモリセルアレー１００、列ディコーダ２００、
Ｙ−パスゲート３００、第１バイアス/接地選択制御回
路４００、第２バイアス/接地選択制御回路４２０、第
２バイアス/接地選択回路５００、第２バイアス/接地選
択回路５２０、そして感知増幅器６００とを含む。メモ
リセルアレー１００は複数のメモリブロックＢＬＫ０-
ＢＬＫjで構成される。列ディコーダ２００は、アドレ
ス信号Ａｉを受けてディコーディング信号ＹＡｉ、ＹＡ
ｊ、ＹＢｋを発生する。ＹＡｉは、第１及び第２バイア
ス/接地選択制御回路４００、４２０に印加される。Ｙ
Ａｊ及びＹＢｋは、ビットラインと感知増幅器６００を
連結する列を選択するためのＹ−パスゲート３００に印
加される。第１バイアス/接地選択制御回路４００は列
ディコーダ２００からアドレス信号Aiとディコーディン
グ信号ＹＡｉを受けて第１バイアス/接地選択回路５０
０に印加されるバイアス選択信号ＢＩｊと接地選択信号
Ｇｊを発生する。第２バイアス/接地選択制御回路４２
０は列ディコーダ２００からアドレス信号Ａｉとディコ
ーディング信号ＹＡｉを受けて第２バイアス/接地選択
回路５００に印加されるバイアス選択信号ＢＩｊと接地
選択信号Ｇｊを発生する。第１及び第２バイアス/接地
選択回路５００、５２０は、メモリセルアレー１００の
上下部に位置し、２つのうち、１つはバイアスライン及
び接地ラインを有するメモリセルアレーのメーンビット
ラインを選択する。
【００１５】図３及び図４は、メモリセルアレーブロッ
クとバイアス/接地選択回路の間の相互連結を示す。
クとバイアス/接地選択回路の間の相互連結を示す。
【００１６】メーンビットラインＭＢ１−ＭＢ６４は、
メモリセルアレー１００のメモリブロックに含まれる。
図３を参照すると、１バイアス/接地選択回路５００
は、奇数番目メーンビットラインＭＢ１、ＭＢ３、…、
ＭＢ６３を連結するＮＭＯＳトランジスター５０１-５
０５とバイアス選択信号ＢＩ０、ＢＩ１、ＢＩ７、ＢＩ
８に応じて奇数番目ビットラインをバイアス電圧レベル
にチャージするＰＭＯＳトランジスター５０６と、そし
て接地選択信号G０、G１、G７、G８に応じて奇数番目ビ
ットラインを接地レベルにディスチャージするＮＭＯＳ
トランジスター５０７を含む。そして図４を参照する
と、第２バイアス/接地選択回路５２０は、偶数番目メ
ーンビットラインＭＢ２、ＭＢ４、ＭＢ６４を連結する
ＮＭＯＳトランジスター５２１−５２５と、接地選択信
号Ｇ０、Ｇ１、Ｇ７、Ｇ８に応じて偶数番目メーンビッ
トラインを接地レベルにディスチャージするＮＭＯＳト
ランジスター５２６と、そして偶数番目メーンビットバ
イアス電圧レベルにチャージするＰＭＯＳトランジスタ
ー５２７を含む。
メモリセルアレー１００のメモリブロックに含まれる。
図３を参照すると、１バイアス/接地選択回路５００
は、奇数番目メーンビットラインＭＢ１、ＭＢ３、…、
ＭＢ６３を連結するＮＭＯＳトランジスター５０１-５
０５とバイアス選択信号ＢＩ０、ＢＩ１、ＢＩ７、ＢＩ
８に応じて奇数番目ビットラインをバイアス電圧レベル
にチャージするＰＭＯＳトランジスター５０６と、そし
て接地選択信号G０、G１、G７、G８に応じて奇数番目ビ
ットラインを接地レベルにディスチャージするＮＭＯＳ
トランジスター５０７を含む。そして図４を参照する
と、第２バイアス/接地選択回路５２０は、偶数番目メ
ーンビットラインＭＢ２、ＭＢ４、ＭＢ６４を連結する
ＮＭＯＳトランジスター５２１−５２５と、接地選択信
号Ｇ０、Ｇ１、Ｇ７、Ｇ８に応じて偶数番目メーンビッ
トラインを接地レベルにディスチャージするＮＭＯＳト
ランジスター５２６と、そして偶数番目メーンビットバ
イアス電圧レベルにチャージするＰＭＯＳトランジスタ
ー５２７を含む。
【００１７】メモリブロックに対応するバイアス/接地
選択回路のユニット数は、メモリセルアレー１００内で
分離される。
選択回路のユニット数は、メモリセルアレー１００内で
分離される。
【００１８】図５及び図６に示すように列ディコーダ２
００は、アドレス信号Ａ０/Ａ０Ｂ、Ａ１/Ａ１Ｂ、Ａ２
/ Ａ２Ｂ、Ａ５/Ａ５Ｂ、Ａ６/Ａ６Ｂを受けて複数のナ
ンドゲート２０１とナンドゲート２０１の出力を変換し
てメーンビットライン及び接地ラインを選択することに
おいて、使用されるディコーダ信号ＹＡ０−ＹＡ７、Ｙ
Ｂ０−ＹＢ３に出力する個のインバータ２０２で構成さ
れる。接地ラインは接地選択信号によって接地と連結さ
れるメーンビットラインである。
００は、アドレス信号Ａ０/Ａ０Ｂ、Ａ１/Ａ１Ｂ、Ａ２
/ Ａ２Ｂ、Ａ５/Ａ５Ｂ、Ａ６/Ａ６Ｂを受けて複数のナ
ンドゲート２０１とナンドゲート２０１の出力を変換し
てメーンビットライン及び接地ラインを選択することに
おいて、使用されるディコーダ信号ＹＡ０−ＹＡ７、Ｙ
Ｂ０−ＹＢ３に出力する個のインバータ２０２で構成さ
れる。接地ラインは接地選択信号によって接地と連結さ
れるメーンビットラインである。
【００１９】図７は、バイアス/接地選択制御回路４０
０、４２０に共通に含まれるロジック回路を示す。
０、４２０に共通に含まれるロジック回路を示す。
【００２０】ナンドゲート４０１は、アドレス信号Ａ０
/Ａ０Ｂ、Ａ１/Ａ１Ｂ、Ａ２/Ａ２Ｂを受ける。ナンド
ゲート４０２は、ナンドゲート４０１の出力を受けて、
それの出力は、アドレス信号A３によって制御される排
他的論理（ｅｘｃｌｕｓｉｖｅ ＯＲ）ゲートＸＯＲ４
０３の入力に印加される。ＸＯＲの出力は直列に連結さ
れるインバータ４０４、４０５を通して信号ＢＹＡ０−
ＢＹＡ７に出力される。信号ＢＹＡ０−ＢＹＡ７はバイ
アス及び接地選択信号を発生する図８及び図９の回路に
各各印加される。以下は、図７の回路に配列される構成
のディコーディングを示す表であり、各各の表１及び表
２はＸＯＲゲート４０３の入力を制御するアドレス信号
A３が論理"１"と論理"０"であるときである。
/Ａ０Ｂ、Ａ１/Ａ１Ｂ、Ａ２/Ａ２Ｂを受ける。ナンド
ゲート４０２は、ナンドゲート４０１の出力を受けて、
それの出力は、アドレス信号A３によって制御される排
他的論理（ｅｘｃｌｕｓｉｖｅ ＯＲ）ゲートＸＯＲ４
０３の入力に印加される。ＸＯＲの出力は直列に連結さ
れるインバータ４０４、４０５を通して信号ＢＹＡ０−
ＢＹＡ７に出力される。信号ＢＹＡ０−ＢＹＡ７はバイ
アス及び接地選択信号を発生する図８及び図９の回路に
各各印加される。以下は、図７の回路に配列される構成
のディコーディングを示す表であり、各各の表１及び表
２はＸＯＲゲート４０３の入力を制御するアドレス信号
A３が論理"１"と論理"０"であるときである。
【００２１】
【表１】
【００２２】
【表２】
【００２３】A３のトグルは、ＢＹＡｉ論理値が反対に
なるようにし、これは第１バイアス/接地選択回路がバ
イアス電圧(又は、プレチャージ電圧)に連結されるか、
又は接地電圧に連結されるか、又は第２バイアス/接地
選択回路が接地電圧に連結されるか、又はバイアス電圧
(又は、プレチャージ電圧)に連結されるかを決定する。
なるようにし、これは第１バイアス/接地選択回路がバ
イアス電圧(又は、プレチャージ電圧)に連結されるか、
又は接地電圧に連結されるか、又は第２バイアス/接地
選択回路が接地電圧に連結されるか、又はバイアス電圧
(又は、プレチャージ電圧)に連結されるかを決定する。
【００２４】図８は、第１バイアス/電圧選択制御回路
４００を示す図面にバイアス選択及び接地選択信号を発
生する回路の各ユニットを提供する。ユニット４００ｂ
は列ディコーダ２００及び図７の回路から各各ＹＡ０、
ＢＹＡ０を受けて接地選択信号Ｇ０とバイアス選択信号
ＢＩOを発生する。ユニット４００ｂは、列ディコーダ
２００と図７の回路から各各ＹＡ１及びＢＹＡ１を受け
て接地選択信号Ｇ１とバイアス選択信号ＢＩ１を発生す
る。ユニット４００ｃは、他のユニットと同一である。
４００を示す図面にバイアス選択及び接地選択信号を発
生する回路の各ユニットを提供する。ユニット４００ｂ
は列ディコーダ２００及び図７の回路から各各ＹＡ０、
ＢＹＡ０を受けて接地選択信号Ｇ０とバイアス選択信号
ＢＩOを発生する。ユニット４００ｂは、列ディコーダ
２００と図７の回路から各各ＹＡ１及びＢＹＡ１を受け
て接地選択信号Ｇ１とバイアス選択信号ＢＩ１を発生す
る。ユニット４００ｃは、他のユニットと同一である。
【００２５】接地選択信号発生回路４００ｃｇで、列デ
ィコーダ２００から発生されたＹＡ７はインバータ４０
６、４０７を通してＸＯＲゲート４１０の入力に印加さ
れ、NORゲート４０９の入力に直接印加される。ディコ
ーディング信号ＢＹＡ７はインバータ４０８を通してＮ
ＯＲゲート４１０の入力に印加される。ＮＯＲゲート４
０９の出力は、ＸＯＲゲート４１０の入力に印加され
る。ＸＯＲゲート４１０の出力は、直列連結されるイン
バータ４１１、４１２を通して接地選択信号G７に出力
される。
ィコーダ２００から発生されたＹＡ７はインバータ４０
６、４０７を通してＸＯＲゲート４１０の入力に印加さ
れ、NORゲート４０９の入力に直接印加される。ディコ
ーディング信号ＢＹＡ７はインバータ４０８を通してＮ
ＯＲゲート４１０の入力に印加される。ＮＯＲゲート４
０９の出力は、ＸＯＲゲート４１０の入力に印加され
る。ＸＯＲゲート４１０の出力は、直列連結されるイン
バータ４１１、４１２を通して接地選択信号G７に出力
される。
【００２６】バイアス選択信号発生回路４００ｃｄは、
回路４００ｃｇのＸＯＲゲート４１０の１対の入力ノ
ードＮ１、Ｎ２に連結される１対の入力端子を有する。
N２は電源電圧に連結されるＭＯＳトランジスター４１
３のゲートに連結され、又バイアス選択信号ＢＩ７と接
地との間に連結されるＮＭＯＳトランジスター４１８の
ゲートにも連結される。Ｎ１は、ＰＭＯＳトランジスタ
ー４１３とＢＩ７との間に連結されるＰＭＯＳトランジ
スター４１４のゲートに連結され、接地に連結されるＮ
ＭＯＳトランジスター４１７のゲートにも連結される。
ＰＭＯＳトランジスター４１５がＰＭＯＳトランジスタ
ー４１３とＢＩ７との間に連結され、ＰＭＯＳトランジ
スター４１５のゲートはＢＩ７に連結される。ゲートが
基準電圧ＶＲＥＦに連結されるＮＭＯＳトランジスター
４１６はＢＩ７とＮＭＯＳトランジスター４１７との間
に連結される。
回路４００ｃｇのＸＯＲゲート４１０の１対の入力ノ
ードＮ１、Ｎ２に連結される１対の入力端子を有する。
N２は電源電圧に連結されるＭＯＳトランジスター４１
３のゲートに連結され、又バイアス選択信号ＢＩ７と接
地との間に連結されるＮＭＯＳトランジスター４１８の
ゲートにも連結される。Ｎ１は、ＰＭＯＳトランジスタ
ー４１３とＢＩ７との間に連結されるＰＭＯＳトランジ
スター４１４のゲートに連結され、接地に連結されるＮ
ＭＯＳトランジスター４１７のゲートにも連結される。
ＰＭＯＳトランジスター４１５がＰＭＯＳトランジスタ
ー４１３とＢＩ７との間に連結され、ＰＭＯＳトランジ
スター４１５のゲートはＢＩ７に連結される。ゲートが
基準電圧ＶＲＥＦに連結されるＮＭＯＳトランジスター
４１６はＢＩ７とＮＭＯＳトランジスター４１７との間
に連結される。
【００２７】図８の第２バイアス/接地選択制御回路４
２０は接地及びバイアス選択信号を発生する回路のユニ
ットが形成される。ユニット４２０ａは列ディコーダ２
００と図７の回路から各各ＹＡ０とＢＹＡ０を受け、接
地選択信号Ｇ０及びバイアス信号ＢＩ０を発生する。ユ
ニット４２０bは、列ディコーダ２００と図７の回路か
ら各各ＹＡ１とＢＹＡ１を受けて接地選択信号Ｇ１とバ
イアス選択信号ＢＩ１を発生する。ユニット４２０c構
造は、他のユニットと同一である。４２０ｃユニット
で、ＹＡ７はインバータ４２１を通してナンドゲート４
２２の入力に印加され、ＢＹＡ１はナンドゲート４２２
のようにナンドゲート４２３の入力に印加される。イン
バータ４２１の出力は、ナンドゲート４２３の入力にも
印加される。ナンドゲート４２２、４２３の出力は、各
々接地及びバイアス選択信号G７、B１７になる。
２０は接地及びバイアス選択信号を発生する回路のユニ
ットが形成される。ユニット４２０ａは列ディコーダ２
００と図７の回路から各各ＹＡ０とＢＹＡ０を受け、接
地選択信号Ｇ０及びバイアス信号ＢＩ０を発生する。ユ
ニット４２０bは、列ディコーダ２００と図７の回路か
ら各各ＹＡ１とＢＹＡ１を受けて接地選択信号Ｇ１とバ
イアス選択信号ＢＩ１を発生する。ユニット４２０c構
造は、他のユニットと同一である。４２０ｃユニット
で、ＹＡ７はインバータ４２１を通してナンドゲート４
２２の入力に印加され、ＢＹＡ１はナンドゲート４２２
のようにナンドゲート４２３の入力に印加される。イン
バータ４２１の出力は、ナンドゲート４２３の入力にも
印加される。ナンドゲート４２２、４２３の出力は、各
々接地及びバイアス選択信号G７、B１７になる。
【００２８】Ｙ−パスゲート３００は、メーンビットラ
インＭＢ１、ＭＢ３、…、ＭＢ６３に連結される ＰＭ
ＯＳトランジスター６０１を含む。ＰＭＯＳトランジス
ター６０１のソースは、電源電圧端子に連結される。Ｐ
ＭＯＳトランジスター６０１のドレーンは、ゲートがＹ
Ａ０−ＹＡ７に連結される。ＮＭＯＳトランジスター６
０３のソースと連結される。第４ＮＭＯＳトランジスタ
ーの各グループは、ゲートがＹＢｉ(ｉ=０-３)に連結さ
れるＮＭＯＳトランジスター６０６を通して感知増幅器
６００と連結される。ＰＭＯＳトランジスター６０１の
導電は、メーンビットラインの電圧レベルによって決定
される。
インＭＢ１、ＭＢ３、…、ＭＢ６３に連結される ＰＭ
ＯＳトランジスター６０１を含む。ＰＭＯＳトランジス
ター６０１のソースは、電源電圧端子に連結される。Ｐ
ＭＯＳトランジスター６０１のドレーンは、ゲートがＹ
Ａ０−ＹＡ７に連結される。ＮＭＯＳトランジスター６
０３のソースと連結される。第４ＮＭＯＳトランジスタ
ーの各グループは、ゲートがＹＢｉ(ｉ=０-３)に連結さ
れるＮＭＯＳトランジスター６０６を通して感知増幅器
６００と連結される。ＰＭＯＳトランジスター６０１の
導電は、メーンビットラインの電圧レベルによって決定
される。
【００２９】読出動作時、メモリセルからデータを読出
するためメーンビットラインＭＢ１３が感知されると仮
定すると、現アドレスが１１０（A２A１A０）であり、A
３が１、ＹＡ６(=１)を除外した列ディコーダ２００か
らのディコーディング信号ＹＡｉは全部０であり、バイ
アス/接地選択制御回路４００、４２０が共通に含まれ
る図７の回路から発生される信号ＢＹＡｉは表１のよう
に示す。ＹＡ６=１、ＢＹＡ=０になることによって、第
１バイアス/接地選択制御回路４００はG６=０及びＢＩ
６=０を発生し、反面に第２バイアス/接地選択制御回路
４２０は、G６＝１及びＢＩ６＝１を発生する。図８の
回路において、ＢＩ６の電圧レベルはメーンビットライ
ンのプレチャージ電圧レベルに影響を及ぼすＶＲＥＦの
電圧レベルによって決定される。ＢＩ６(=０)の電圧レ
ベルは、論理的に完全に接地レベルに低めない。
するためメーンビットラインＭＢ１３が感知されると仮
定すると、現アドレスが１１０（A２A１A０）であり、A
３が１、ＹＡ６(=１)を除外した列ディコーダ２００か
らのディコーディング信号ＹＡｉは全部０であり、バイ
アス/接地選択制御回路４００、４２０が共通に含まれ
る図７の回路から発生される信号ＢＹＡｉは表１のよう
に示す。ＹＡ６=１、ＢＹＡ=０になることによって、第
１バイアス/接地選択制御回路４００はG６=０及びＢＩ
６=０を発生し、反面に第２バイアス/接地選択制御回路
４２０は、G６＝１及びＢＩ６＝１を発生する。図８の
回路において、ＢＩ６の電圧レベルはメーンビットライ
ンのプレチャージ電圧レベルに影響を及ぼすＶＲＥＦの
電圧レベルによって決定される。ＢＩ６(=０)の電圧レ
ベルは、論理的に完全に接地レベルに低めない。
【００３０】その次、図３を参照すると、Ｇ６(=０)
は、第１バイアス/接地選択回路５００のＮＭＯＳトラ
ンジスター５０７のゲートに印加され、それによってト
ランジスター５０７がターンオフされ、ＢＩ６のためメ
ーンビットラインＭＢ１３にプレチャージ電圧(選択さ
れたメモリセルの状態を感知するための電源電圧とし
て)を供給するため第１バイアス/接地選択回路５００の
ＰＭＯＳトランジスター５０６がターンオンされる。反
面に、図４を参照すると、第２バイアス/接地選択制御
回路４２０から発生されたＧ６(=１)及びB１(=１)はメ
ーンビットラインＭＢ１４に連結されるＮＭＯＳトラン
ジスター及びＰＭＯＳトランジスター５２６、５２７の
ゲートに各各印加され、メーンビットラインＭＢ１４は
１のＧ６によってターンオンされるＮＭＯＳトランジス
ター５２６を通して選択されたメモリを接地と連結する
導電ラインで作用する。
は、第１バイアス/接地選択回路５００のＮＭＯＳトラ
ンジスター５０７のゲートに印加され、それによってト
ランジスター５０７がターンオフされ、ＢＩ６のためメ
ーンビットラインＭＢ１３にプレチャージ電圧(選択さ
れたメモリセルの状態を感知するための電源電圧とし
て)を供給するため第１バイアス/接地選択回路５００の
ＰＭＯＳトランジスター５０６がターンオンされる。反
面に、図４を参照すると、第２バイアス/接地選択制御
回路４２０から発生されたＧ６(=１)及びB１(=１)はメ
ーンビットラインＭＢ１４に連結されるＮＭＯＳトラン
ジスター及びＰＭＯＳトランジスター５２６、５２７の
ゲートに各各印加され、メーンビットラインＭＢ１４は
１のＧ６によってターンオンされるＮＭＯＳトランジス
ター５２６を通して選択されたメモリを接地と連結する
導電ラインで作用する。
【００３１】もし、ＭＢ１３とＭＢ１４の間に配列され
る選択されたメモリセルがオンセルであると、ＭＢ１３
の電圧レベルは、低レベルになり、それによってＹ−パ
スゲート３００のＰＭＯＳトランジスター６０１がＭＢ
１３の電圧変化に応じてターンオンされる。ＹＡ６が高
レベルになることによって、ＰＭＯＳトランジスター６
０１を通したフールダウン電圧がＮＭＯＳトランジスタ
ー６０３、６０６(ＹＢ=１)を通して感知増幅器６００
に伝達される。反面に、ＭＢ１３とＭＢ１４との間に配
列される選択されたメモリセルがオフセルであるとき、
ＭＢ１４からＭＢ１４まで電流パスが形成されないため
ＭＢ１３の電圧レベルはＰＭＯＳトランジスター５０６
を通して供給されるプレチャージ電圧レベルを維持す
る。
る選択されたメモリセルがオンセルであると、ＭＢ１３
の電圧レベルは、低レベルになり、それによってＹ−パ
スゲート３００のＰＭＯＳトランジスター６０１がＭＢ
１３の電圧変化に応じてターンオンされる。ＹＡ６が高
レベルになることによって、ＰＭＯＳトランジスター６
０１を通したフールダウン電圧がＮＭＯＳトランジスタ
ー６０３、６０６(ＹＢ=１)を通して感知増幅器６００
に伝達される。反面に、ＭＢ１３とＭＢ１４との間に配
列される選択されたメモリセルがオフセルであるとき、
ＭＢ１４からＭＢ１４まで電流パスが形成されないため
ＭＢ１３の電圧レベルはＰＭＯＳトランジスター５０６
を通して供給されるプレチャージ電圧レベルを維持す
る。
【００３２】メーンビットラインＭＢ１３が感知される
間、ＭＢ１３の左側に配列されるメーンビットラインは
接地レベルに設定され、ＭＢ１４の右側に配列されるメ
ーンビットラインはＰＭＯＳトランジスター５２７によ
って供給されるバイアス電圧に維持される。アドレス１
１０を有する表１によると、ＭＢ１３とＭＢ１４との間
に配列される選択されたメモリセルに貯蔵されたデータ
を読出するためＭＢ１３とＭＢ１４を通して形成された
センシングパスは第２バイアス/電圧選択回路５２０の
ＰＭＯＳトランジスター５２７を通して印加されるバイ
アス電圧にチャージされ、トランジスター５２７はＢＩ
７（ＢＩ７に連結されるすべてのＰＭＯＳトランジスタ
ー同一）によってターンオンされ、ＭＢ６、ＭＢ８、Ｍ
Ｂ１０、そしてＭＢ１２は接地電圧に連結される。その
ため、ＭＢ１３とＭＢ１４との間に選択されたセルがオ
ンセルであるとき、選択されたセンシングパスに電流が
流入されなく、選択されたメモリセルがオフセルである
とき、選択されたセンシングパスに漏洩電流が落ちるこ
とができない。
間、ＭＢ１３の左側に配列されるメーンビットラインは
接地レベルに設定され、ＭＢ１４の右側に配列されるメ
ーンビットラインはＰＭＯＳトランジスター５２７によ
って供給されるバイアス電圧に維持される。アドレス１
１０を有する表１によると、ＭＢ１３とＭＢ１４との間
に配列される選択されたメモリセルに貯蔵されたデータ
を読出するためＭＢ１３とＭＢ１４を通して形成された
センシングパスは第２バイアス/電圧選択回路５２０の
ＰＭＯＳトランジスター５２７を通して印加されるバイ
アス電圧にチャージされ、トランジスター５２７はＢＩ
７（ＢＩ７に連結されるすべてのＰＭＯＳトランジスタ
ー同一）によってターンオンされ、ＭＢ６、ＭＢ８、Ｍ
Ｂ１０、そしてＭＢ１２は接地電圧に連結される。その
ため、ＭＢ１３とＭＢ１４との間に選択されたセルがオ
ンセルであるとき、選択されたセンシングパスに電流が
流入されなく、選択されたメモリセルがオフセルである
とき、選択されたセンシングパスに漏洩電流が落ちるこ
とができない。
【００３３】図１１乃至図１３は、本発明の実施形態に
よる隣接する各メモリブロックＢＬＫ０、ＢＬＫ１のＭ
Ｂ０からＭＢ１５までの１６個のメーンビットラインの
多様な条件を示す。
よる隣接する各メモリブロックＢＬＫ０、ＢＬＫ１のＭ
Ｂ０からＭＢ１５までの１６個のメーンビットラインの
多様な条件を示す。
【００３４】図１１を参照すると、ＭＢ８が感知される
ため選択されるとき、ＭＢ８の右側に配列されるＭＢ９
乃至ＭＢ１５はバイアス電圧に連結され、ＭＢ８の左側
に配列されるＭＢ０乃至ＭＢ７は接地電圧に連結され
る。隣接したブロックＢＬＫ１において、メーンビット
ラインのバイアス条件はブロックＢＬＫ０と同一であ
る。他の場合において、図１２を参照すると、ＢＬＫ０
とＢＬＫ１に属するメーンビットラインのうち、１つの
第１メーンビットラインＭＢ０が指定されると仮定する
と、第１メーンビットラインＭＢ０は接地レベルに維持
され、 ＢＬＫ０とＢＬＫ１のＭＢ８からＭＢ１５まで
は接地電圧に維持され、ＢＬＫ０とＢＬＫ１のＭＢ１か
らＭＢ７まではバイアス電圧に連結される。図１３はＢ
ＬＫ０内にあるし、ＢＬＫ１に一番近接したメーンビッ
トラインが選択された境遇を示す。
ため選択されるとき、ＭＢ８の右側に配列されるＭＢ９
乃至ＭＢ１５はバイアス電圧に連結され、ＭＢ８の左側
に配列されるＭＢ０乃至ＭＢ７は接地電圧に連結され
る。隣接したブロックＢＬＫ１において、メーンビット
ラインのバイアス条件はブロックＢＬＫ０と同一であ
る。他の場合において、図１２を参照すると、ＢＬＫ０
とＢＬＫ１に属するメーンビットラインのうち、１つの
第１メーンビットラインＭＢ０が指定されると仮定する
と、第１メーンビットラインＭＢ０は接地レベルに維持
され、 ＢＬＫ０とＢＬＫ１のＭＢ８からＭＢ１５まで
は接地電圧に維持され、ＢＬＫ０とＢＬＫ１のＭＢ１か
らＭＢ７まではバイアス電圧に連結される。図１３はＢ
ＬＫ０内にあるし、ＢＬＫ１に一番近接したメーンビッ
トラインが選択された境遇を示す。
【００３５】図１２のように、ＢＬＫ０とＢＬＫ１のＭ
Ｂ８乃至B１５は、接地電圧に維持され、ＢＬＫ０とＢ
ＬＫ１のＭＢ１乃至この望ましいＭＢ７はバイアス電圧
に連結される。
Ｂ８乃至B１５は、接地電圧に維持され、ＢＬＫ０とＢ
ＬＫ１のＭＢ１乃至この望ましいＭＢ７はバイアス電圧
に連結される。
【００３６】上述のように、本発明によると、オンセル
から感知した電流と隣接したオンセルによる漏洩電流の
流入を防ぎ、ノーア型メモリ装置のセンシング安定と読
出速度を向上させることができる。
から感知した電流と隣接したオンセルによる漏洩電流の
流入を防ぎ、ノーア型メモリ装置のセンシング安定と読
出速度を向上させることができる。
【００３７】以上から、本発明による回路の構成及び動
作をした説明及び図面によって図示したが、これは例を
あげて説明したことにし、本発明の技術的思想を外れな
い範囲内で多様した変化及び変更が可能である。
作をした説明及び図面によって図示したが、これは例を
あげて説明したことにし、本発明の技術的思想を外れな
い範囲内で多様した変化及び変更が可能である。
【００３８】
【発明の効果】以上のような本発明によると、セルの状
態によって入される電流の流れを防ぐことができ、半導
体メモリ装置のセンシング安定及び読出速度を向上させ
ることができる。
態によって入される電流の流れを防ぐことができ、半導
体メモリ装置のセンシング安定及び読出速度を向上させ
ることができる。
【図１】 一般的な非揮発性メモリ装置のノーア型メモ
リセルアレーの構造を示す図である。
リセルアレーの構造を示す図である。
【図２】 本発明によるメモリ装置の機能的な構成を示
すブロック図である。
すブロック図である。
【図３】 メモリセルアレーと周邊回路の構成を示す図
である。
である。
【図４】 メモリセルアレーと周邊回路の構成を示す図
である。
である。
【図５】 列ディコーダのロジック回路を示す図であ
る。
る。
【図６】 列ディコーダのロジック回路を示す図であ
る。
る。
【図７】 バイアス電圧及び接地電圧の選択を制御する
信号を発生するロジック回路を示す図である。
信号を発生するロジック回路を示す図である。
【図８】 第１バイアス電圧及び接地電圧の選択を制御
するための回路の構造を示す図である。
するための回路の構造を示す図である。
【図９】 第１バイアス電圧及び接地電圧の選択を制御
するための回路の構造を示す図である。
するための回路の構造を示す図である。
【図１０】 Ｙ−パスゲートの回路図である。
【図１１】 本発明によるメモリセルの感知電流流れの
特性を示す図である。
特性を示す図である。
【図１２】 本発明によるメモリセルの感知電流流れの
特性を示す図である。
特性を示す図である。
【図１３】 本発明によるメモリセルの感知電流流れの
特性を示す図である。
特性を示す図である。
１００ メモリセルアレー ２００ 列ディコーダ ３００ Ｙ−パスゲート ４００ 第１バイアス/接地選択制御回路 ４２０ 第２バイアス/接地選択制御回路 ５００ 第１バイアス/接地選択回路 ５２０ 第２バイアス/接地選択回路 ６００ 感知増幅器
Claims (8)
- 【請求項１】 複数のメモリセルブロックを有し、前記
各メモリセルブロックはビットラインを含むメモリセル
アレーと、 複数のアドレス信号に応じて複数のディコーディング信
号を発生する列ディコーダと、 １つのグループの複数のビットラインのバイアス条件を
決定する複数の第１選択信号を発生する第１選択制御回
路と、 前記第１選択制御回路から発生された前記第１選択信号
に応じて１つのグループの複数のビットラインのバイア
ス条件を判断するための第１選択回路と、 １つのグループの複数のビットラインのバイアス条件を
決定するための複数の第２選択信号を発生する第１選択
制御回路と、 前記第２選択制御回路から発生される第２選択信号に応
じて他のグループの複数のビットラインのバイアス条件
を判断するための第２選択回路を含むことを特徴とする
半導体メモリ装置。 - 【請求項２】 前記第２選択回路と感知増幅器の間に連
結されるパスゲート回路を付加的に含むことを特徴とす
る請求項１に記載の半導体メモリ装置。 - 【請求項３】 前記第１選択制御回路から発生される第
１選択信号は、複数のバイアス選択信号と複数のグラウ
ンド選択信号を含むことを特徴とする請求項１に記載の
半導体メモリ装置。 - 【請求項４】 前記第１選択制御回路は、前記バイアス
選択回路の電圧レベルを調節するための回路手段を含む
ことを特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項５】 前記第２選択制御から発生される前記第
１選択信号は、複数のバイアス信号と複数のグラウンド
選択信号を含むことを特徴とする請求項１に記載の半導
体メモリ装置。 - 【請求項６】 複数のメモリブロックを有し、前記各メ
モリブロックは複数のメモリセルに連結される複数のビ
ットラインを含み、前記ビットライン第１方向のビット
ラインと第２方向のビットラインに分かれるメモリセル
アレーと、 複数のアドレス信号に応じて複数のディコーディング信
号を発生する列ディコーダと、 第１電圧端子と第１方向のビットラインの間に連結され
る数個の第１トランジスターと、前記第１方向のビット
ラインと第２電圧端子の間に連結される複数の第２トラ
ンジスターを含み、前記第１トランジスターは第１選択
信号に応じて前記第２トランジスターは第２選択信号に
応じる第１選択回路と、 前記第１電圧端子と第２方向のビットラインの間に連結
される複数の第３トランジスターと、前記第２方向のビ
ットラインと前記第２電圧端子の間に連結される第４ト
ランジスターを含み、前記第３トランジスターは第３選
択信号に応じ、前記第４トランジスターは第４選択信号
に応じる第２選択回路を含むことを特徴とする半導体メ
モリ装置。 - 【請求項７】 前記第１選択信号は、第１トランジスタ
ーを通してバイアス電圧の第１電圧端子に前記第１方向
のビットラインを連結するためのものであり、前記第３
選択信号は、前記第３トランジスターを通してバイアス
電圧に前記第２方向のビットラインを連結するためのこ
とを特徴とする請求項６に記載の半導体メモリ装置。 - 【請求項８】 前記第２選択信号は第２トランジスター
を通して接地電圧の前記第２電圧端子に第１方向のビッ
トラインを連結するためのものであり、前記第４選択信
号は第４トランジスターを通して接地電圧に第２方向の
ビットラインを連結するためのことを特徴とする請求項
６に記載の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR199779448 | 1997-12-30 | ||
| KR1019970079448A KR100258575B1 (ko) | 1997-12-30 | 1997-12-30 | 노어형 반도체 메모리 장치 및 그 장치의 데이터 독출 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11250685A true JPH11250685A (ja) | 1999-09-17 |
| JP3847994B2 JP3847994B2 (ja) | 2006-11-22 |
Family
ID=19530118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37143898A Expired - Fee Related JP3847994B2 (ja) | 1997-12-30 | 1998-12-25 | ノーア型半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6044033A (ja) |
| JP (1) | JP3847994B2 (ja) |
| KR (1) | KR100258575B1 (ja) |
| TW (1) | TW407275B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW457485B (en) * | 1998-09-08 | 2001-10-01 | Siemens Ag | Integrated semiconductor-memory |
| IT1313873B1 (it) * | 1999-11-12 | 2002-09-24 | St Microelectronics Srl | Architettura per la gestione delle tensioni interne in una memoria nonvolatile, in particolare di tipo flash dual-work a singola tensione di |
| JP3519676B2 (ja) * | 2000-08-10 | 2004-04-19 | 沖電気工業株式会社 | 不揮発性半導体記憶装置 |
| JP4633958B2 (ja) * | 2001-05-07 | 2011-02-16 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体メモリ |
| DE10137120B4 (de) * | 2001-07-30 | 2009-02-19 | Infineon Technologies Ag | Betriebsart einer Ansteuerschaltung einer Speicherzellenanordnung |
| US7142454B2 (en) * | 2002-09-12 | 2006-11-28 | Spansion, Llc | System and method for Y-decoding in a flash memory device |
| FR2881565B1 (fr) * | 2005-02-03 | 2007-08-24 | Atmel Corp | Circuits de selection de ligne binaire pour memoires non volatiles |
| US8179708B2 (en) * | 2009-02-18 | 2012-05-15 | Atmel Corporation | Anti-cross-talk circuitry for ROM arrays |
| US8982625B2 (en) * | 2012-08-31 | 2015-03-17 | Micron Technology, Inc. | Memory program disturb reduction |
| US9293192B1 (en) | 2014-12-02 | 2016-03-22 | International Business Machines Corporation | SRAM cell with dynamic split ground and split wordline |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100240418B1 (ko) * | 1996-12-31 | 2000-03-02 | 윤종용 | 반도체 독출 전용 메모리 및 그의 독출 방법 |
-
1997
- 1997-12-30 KR KR1019970079448A patent/KR100258575B1/ko not_active IP Right Cessation
-
1998
- 1998-12-18 TW TW087121156A patent/TW407275B/zh not_active IP Right Cessation
- 1998-12-25 JP JP37143898A patent/JP3847994B2/ja not_active Expired - Fee Related
- 1998-12-29 US US09/221,978 patent/US6044033A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3847994B2 (ja) | 2006-11-22 |
| US6044033A (en) | 2000-03-28 |
| KR100258575B1 (ko) | 2000-06-15 |
| KR19990059250A (ko) | 1999-07-26 |
| TW407275B (en) | 2000-10-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060501 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060801 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060824 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100901 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110901 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120901 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |