4247pif.doc/008 407275 A7 B7 經濟部中央標準局員工消费合作社印製 五、發明説明（（） 發明領域 本發明是有關於一種非揮發性半導體記憶體元件，具 有複數個記憶體記憶胞之非或(NOR)型記憶體陣列，每一 記憶體記憶胞儲存單一位元或複數個位元，以及從記憶體 記憶胞讀取數據之方法。 發明背景 具有NOR型記憶體記憶胞陣列之光罩ROM，已經揭 露在1988年8月Symposium的LVSI電路，名稱爲”16Mb ROM Design Bank Select Architecture” pp85-88，在其位元 線以層級排列，在該論文的技術上，完成讀出程序經由三 個步驟:預充電於主位元線到預定電壓準位；感測主位元線 之電壓準位以決定是否一選擇記憶體記憶胞爲一導通記憶 胞或一截止記憶胞；以及檢測從選擇記憶體記憶胞輸出數 據到記憶體元件之外。參考第1圖，爲感測在記憶體區塊 之記憶體記憶胞所儲存之數據，啓動一對組選擇線BS1和 BE2以選擇主位元線MB5，以及使用電源供壓電壓到位元 線WL0,其中位元線WL0連接到選擇記憶體記憶胞M81。 從記憶體記憶胞M81之電壓準位代表一數據位元，根據電 流經過選擇記憶體記憶胞之狀態，在感測放大器SA5檢測 出來。如果選擇記憶體記憶胞M81爲一導通記憶胞，電壓 準位在所對應主位元線MB5低於預充準位之下，相反的， 如果選擇記憶體記憶胞爲一截止記憶胞，在此主位元線 MB5維持預充準位。 然而，在此案例之選擇記憶體記憶胞M81爲一導通記 憶胞，M41所對應到主位元線MB3爲一截止記憶胞，以及 ! … -HI - - - 1 - - I —^1 —^ —λ. 士欠 - -- .-11 >^1 5 、νβ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） 經濟部中央標準局員工消費合作社印裂 A7 4247pif.doc/008 ^07^75_B7 五、發明説明（〉） M51、M62和M71所有都爲導通記憶胞，因爲組選擇線BS1 和BE2爲致能以及字元線WLO啓動，經由通道M51、M61 以及M71之電流途徑形成，使得電流注入到次位元線 SB8，以及使得連接到主位元線MB5之次位元線SB9之感 測電流不正常，由於電流從導通記憶胞M51到M71，導致 檢測選擇記憶體記憶胞M81之狀態產生故障。使得M81 如同一截止記憶胞，因爲主位元線MB5之電壓準位不能夠 過低，導致電流通過之不正常。’ 更淸楚的說，假設選擇記憶體記憶胞M81爲一截止記 憶胞，和鄰近記憶胞M91、M101以及Mill都爲導通記憶 胞，漏電流經由鄰近導通記憶胞以形成，造成對選擇記憶 體記憶胞M81在此降低感測穩定。因此，無論在選擇記憶 體記憶胞之狀態，將使感測記憶體記憶胞之效率將降低。 發明槪述 本發明解決上述問題。此外本發明之目的在提供一非 揮發性記憶體，具有改善對記憶體記憶胞感測之能力。 本發明之另一目的在提供一非揮發性記憶體，提供改 善感測速度和穩定度。 爲達成上述目的，一種非或型唯讀記憶體提供以改善 讀出效果在實施例上。該記憶體包括一記憶體記憶胞陣 列，具有複數個記憶體記憶胞區塊，每一記憶體區塊包括 複數個位元線，一列解碼器，用以產生複數個解碼信號， 以回應複數個位址信號，一第一偏壓/接地選擇控制電路， 用以產生複數個第一偏壓/接地選擇信號，以決定複數個位 元線之一組偏壓條件，一第一偏壓/接地選擇電路，用以建 I. — I 111 - I - -.....—is .^ϋ - I s tn ^-e (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29?公釐） A7 4247pif.doc/008 經濟部中央標準局員工消費合作社印製 --407275---- 五、發明説明（>) 立位元線之一組偏壓條件，以回應由第一偏壓/接地選擇控 制電路產生之第一偏壓/接地選擇信號，一第二偏壓/接地 選擇控制電路，用以產生複數個第二偏壓/接地選擇信號， 以決定該些位元線之另一組偏壓條件，以及一第二偏壓/ 接地選擇電路，用以建立位元線之另一組偏壓條件，以回 應從第二偏壓/接地選擇控制電路產生之該第二偏壓/接地 選擇信號。 一 γ通過閘連接在第一選擇電路與一感測放大器電路 之間。從第一選擇控制電路產生之第一選擇信號，包括複 數個偏壓選擇信號和複數個接地選擇信號。第一選擇控制 電路包括一電路裝置，用以調整偏壓選擇信號之電壓準 位。從第二選擇控制電路產生之第二選擇信號，包括複數 個偏壓選擇信號和複數個接地選擇信號。 圖式之簡單說明 第1圖繪示一般非揮發性記憶體元件之nor型記憶 體記憶胞陣列之結構； 第2圖繪示根據本發明之記憶體元件的功能性結構區 塊圖形； 第3A和3B圖繪示在記憶體記憶胞陣列和次要電路 之關聯特徵； 第4A與4B圖爲列解碼器之邏輯電路圖形； 第5圖繪示產生信號來控制一偏壓和接地電壓間選擇 之邏輯電路圖形； 第6A圖繪示控制第一偏壓和接地電壓間選擇之電路 結構； I ---S -I - ! I isI HI H. ί I - - I I - j -I I. - (請先閱讀背面之注意事項再填寫本頁) * 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 A7 經濟部中央標準局員工消費合作社印製 4247pif.doc/008 ---- 五、發明説明（小） 第6B圖繪示控制第二偏壓和接地電壓間選擇之電路 結構； 第7圖繪示Y通過閘之電路圖形；以及 第8A到8C圖形繪示在本發明之記憶體記憶胞陣列感 測電流之運作特徵； 在數字上，相同參考號碼代表相同或對應部分。 圖式之標號說明： 1〇〇:記憶體記憶胞陣列 200:列解碼器 201，402，401，422，423: NAND 閘 202:反相器 300: Y通過閘 400:第一偏壓/接地選擇控制電路 403，410: XOR 閘
4〇4 ， 405 ， 406 ，407 ， 408 ，411 ， 412 ，421:反相器 409: NOR 416，417，418，603，606:NMOS 電晶體 413，414，415，601: PMOS 電晶體 420:第二偏壓/接地選擇控制電路 500:第一偏壓/接地選擇電路 501 〜505，507，521 〜525，526: NMOS 電晶體 506，527: PMOS 電晶體 520:第二偏壓/接地選擇電路 600:感測放大器 鮫佳實施例之詳細描述 I-1 1 - I - - - II - - -1 { I 1 I I — I I - I、1τ (請先閱讀背面之注意事項再填寫本頁) * 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 4247pM'doc/008 A7 B7 經濟部中央標率局貝工消費合作社印製 7"、發明说明κ)術挪 以下，本發明實施例之使用如下所述’並配合所附加 圖形。 參考第2圖，根據本發明之光罩ROM包括記憶體記憶 胞陣列100、列解碼器200、Y通過閘300、第一偏壓/接地 選擇控制電路400、第二偏壓/接地選擇控制電路42〇、第 一偏壓/接地選擇電路500、第二偏壓/接地選擇電路52〇以 及一感測放大器600。記憶體記憶胞陣列100包括複數個 記憶胞區塊BLKO-BLKj。列解碼器200接收位址信號Ai， 並產生解碼信號YAi、YAj以及YBk。YAi使用於第一和 第二偏壓/接地選擇控制電路400和420。YAj和YBk使用 於Y通過閘300以選擇列，Y通過閘300連接位元線和感 測放大器。第一偏壓/接地選擇控制電路400接收位址 信號Ai和從列解碼器200之解碼信號YAi，並同時產生偏 壓選擇信號BIj和接地選擇信號Gj，上述兩者使用在第一 偏壓/接地選擇電路500。第二偏壓/接地選擇控制電路420 接收位址信號Ai和從列解碼器200之解碼信號YAi，並同 時產生偏壓選擇信號BIj和接地選擇信號Gj，上述兩者使 用於第二偏壓/接地選擇電路500。第一和第二偏壓/接地選 擇電路5〇0和520 ’位於記憶體記憶胞陣列1〇〇之上方和 下方，並兩者擇一的選擇記憶體記憶胞陣列之主位元線到 偏壓線和接地線。 第3A和3B圖繪示在記憶體記憶胞陣列區塊和偏壓/ 接地選擇電路之關聯特徵。 主位元線MB1-MB64包括在記憶體記憶胞陣列100之 一記憶體區塊。參考第3A圖，第一偏壓/接地選擇電路500 —-.I I m ^^1 I - -I l\ I- - -- _ --- In In In (请先閱讀背面之注意事項再填寫本頁) > 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公着） 4247pifdoc/008 407275 A7 B7 經濟部中央標準局貝工消費合作社印装 五、發明説明（G ) 包括NMOS電晶體501〜505，其連接奇數號碼主位元線 MB1、MB3,..MB63，PMOS電晶體506充電於奇數號碼主 位元線到一偏壓準位，以回應偏壓選擇信號BIO、BI1、BI7 以及BI8，並且NMOS電晶體507未充電於奇數號碼主位 元線，而連接到接地準位，以回應接地選擇信號GO、G1、 G7和G8。以及，參考第3B圖第二偏壓/接地選擇電路520 包括NMOS電晶體521〜525，上述電晶體521〜525在此連 接偶數號碼主位元線MB2、MB4..MB64, NMOS電晶體526 未充電於偶數號碼主位元線，而連接到接地準位，以回應 接地選擇信號GO、Gl、G7和G8，和PMOS電晶體527 充電偶數號碼主位元線到偏壓準位。 偏壓/接地選擇電路之單位數目對應到記憶體記憶胞陣 列100所區分之記憶體區塊。 列解碼器200,如第4A與4B圖所示，由複數個NAND 閘 201 構成，並接收位址信號 A0/A0B,A1/A1B,A2/A2B，A5/A5B 以及 A6/A6B，和複數個 反相器202，反相器202將NAND閘之輸出反轉成解碼信 號YA0-YA7和YB0-YB3，上述信號使用在選擇主位元線 和接地線。接地線爲主位元線，係經由接地選擇信號連接 到接地。 第5圖繪示邏輯電路，其邏輯電路一般包括偏壓/接地 選擇控制電路400和420。NAND閘401接收位址信號 Α0/Α0Β、A1/A1B 以及 A2/A2B。NAND 閘 402 接收 NAND 閘401之輸出，此時使用NAND閘402之輸出作非或閘 (XOR)4〇3之輸入，非或閘（XOR)403並藉由位址信號A3 9 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ' ι^ϋ ^^1 In - - —Λ. i^n i -1 :- I I— .1 1^1 (讀先閱讀背面之注意事項再填寫本頁) 4247pif.doc/〇〇8 407275 A7 B7 五、發明説明（/)) 控制。XOR閘403之輸出爲經由串列連接反相器4〇4和405 之修正爲信號BYA0-BYA7。信號BYA0-BYA7分別使用在 第6A圖與第6B圖電路，以產生偏壓和接地選擇信號。接 下來以圖表排列顯示第5圖電路之解碼狀況，其中在表1 和2分別爲當位址信號A3控制XOR閘403之輸入爲邏 輯”1”與邏輯”〇”。 表 1(A3 = 1) (請先閱讀背面之注意事項再填寫本頁) 表 2(A3=0) 經濟部中央標準局貝工消费合作社印製 A2 A 1 AO BYAO BYA1 BYA2 BYA3 BYA4 BYA5 BYA6 BYA7 0 0 0 X(0) 0 0 0 1 1 1 1 0 0 1 1 X(l) 0 0 0 1 1 1 0 1 0 1 1 x(o) 0 0 0 1 1 0 1 1 1 1 1 X(l) 0 0 0 1 1 0 0 1 1 1 1 x(o) 0 0 0 1 0 1 0 1 1 1 1 X(l) 0 0 1 1 0 0 0 1 1 1 1 x(o) 0 1 1 1 0 0 0 1 1 1 1 X(l) A2 A1 A0 ΒΥΑ0 BYA1 BYA2 BYA3 BYA4 BYA5 BYA6 BYA7 0 0 0 x(o) 1 1 1 0 0 0 0 0 0 1 0 X(l) 1 1 1 0 0 0 0 1 0 0 0 x(o) 1 1 1 0 0 0 1 1 0 0 0 X(l) 1 1 1 0 1 ' 0 0 0 0 0 0 x(o) 1 1 1 1 0 1 1 0 0 0 0 X(i) 1 1 1 1 0 1 1 0 0 0 0 x(o) 1 1 1 1 1 1 1 0 0 0 0 X(l) 10 本紙&尺度適用中國國家標準（CNS ) A4規格（210X297公釐^ 4247pif'.d〇c/008 407275 A7 B7 五、發明説明（》） 可以看出A3變動下，使得BYAi之邏輯値反轉，其 決定是否第一偏壓/接地選擇電路連接到一偏壓（或一預充 電壓）或一接地電壓，或是否第二偏壓/接地選擇電路連接 到接地電壓或偏壓（或預充電壓）。 參考第6A圖，繪示第一偏壓/接地控制電路400，電路 之每一單元，用以產生偏壓選擇和接地選擇信號，並用來 在此提供。單位400a接收ΥΑ0和ΒΥΑ0，ΥΑ0和ΒΥΑ0 每一個係從列解碼器200和第5 Η之電路，單位400a並產 生接地選擇信號G0和偏壓選擇信號ΒΙ0。單位400b接收 YA1和BYAI，YA1和BYA1每一個係從歹[j解碼器200和 第5圖之電路，單位400b並產生接地選擇信號G1和偏壓 選擇信號BI1。單位400c揭露其電路結構，且其與其他單 元結構相同。 在接地選擇信號產生電路400cg，YA7從列解碼器200 產生，並經由反相器406和407使用在XOR閘410之輸入， 以及直接使用在NOR閘409之輸入。解碼信號BYA7經由 反相器408使用在NOR閘409。NOR閘409之輸出使用在 XOR閘410之輸入。XOR閘410之輸出經由串列連接反相 器411和412修正爲接地選擇信號G7。 經濟部中央梯準局貝工消費合作社印製 (請先聞讀背面之注意事項再填寫本頁) 偏壓選擇信號產生電路400cb具有一對輸入端，該對 輸入端連接到在電路400cg的XOR閘410之輸入節點N1 和N2°N2連接到PMOS電晶體413之閘極，該電晶體413 連接到電源供應電壓，並且N2連接到NMOS電晶體418 之閘極，該NMOS電晶體418連接在偏壓選擇信號BI7和 接地之間。N1藕接到PMOS電晶體414之閘極，PMOS電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局貝工消费合作社印製 A7 4247Pi..doc/008 4(^75 B7 五、發明説明（气） 晶體414連接在PMOS電晶體413和BI7之間，並且N1 連接到NMOS電晶體417之閘極，該NMOS電晶體417連 接接地。PMOS電晶體415連接在PMOS電晶體413和BI7 之間，PMOS電晶體415之閘極連接到BI7，NMOS電晶體 416位於BI7和NMOS電晶體417之間，NMOS電晶體416 之閘極藕接到與參考電壓VREF。 第二偏壓/接地選擇控制電路420如第6A圖所繪示， 形成單元電路，以產生接地和偏壓選擇信號。單元420a接 收ΥΑ0禾口 ΒΥΑ0，ΥΑ0和ΒΥΑ0分另[J從歹[J解石馬器200禾口第 5圖之電路，以及單元420a產生接地選擇信號G0和偏壓 選擇信號ΒΙ0。單位420b接收YA1和BYAL· YA1和BYA1 從列解碼器200和第5圖之電路，以及單位420b產生接地 選擇信號G1和偏壓選擇信號BI1。單位420c揭露其電路 結構，且相同於其他單元。在單元420c，YA7經由反相器 421使用在NAND閘422之輸入，而BYA7使用在NAND 閘423之輸入，如同NAND閘422之輸入。反相器421也 使用在NAND閛423之輸入。NAND閘422和423之輸出 分別變成接地和偏壓選擇信號G7和BI7。 Y通過閘300包括複數個PMOS電晶體601，其閘極 藕接到主位元線ΜΒ1,ΜΒ3·.ΜΒ63。PMOS電晶體601之源 極藕接到電源供應電壓端。PMOS電晶體601之汲極藕接 到NMOS電晶體603之源極，NMOS電晶體603之閘極藕 接到YA0-YA7。四個NMOS電晶體603之每一組經由 NMOS電晶體606連接到感測放大器600，NMOS電晶體 606之閘極藕接到YBi(i=0到3)°PMOS電晶體601之傳導 1: - I ^^1 II - - - m - I ϋ— !\ i^i I -I In m n Tw 3 、ve (請先閱讀背面之注意事項再填寫本頁) . 本紙張尺度適用中國國家棣準（CNS ) A4規格（210X297公釐） A7 A7 4247pif.doc/008 B7____ 五、發明説明（（〇 ) 回應到主位元線之電壓準位。 在讀取運作，假設主位元線MB13在此感測從連接記 憶體記憶胞讀出數據，此位址爲110(A2A1A0)以及A3爲 1，從列解碼器200之解碼信號YAi，除YA6(=1)其他都爲 〇，以及從第5圖之一般包括偏壓/接地選擇控制電路400 和42〇電路所產生之信號BYAi，在如表1所顯示。因爲 YA6 = 1和ΒΥΑ=0，第一偏壓/接地選擇控制電路400產生 G6=0和BI6=0，直到第二偏壓/接地選擇控制電路42〇產 生G6=l和BI6 = ；l。在第6A圖之電路，BI6(=0)之電壓準位 藉由VREF準位來決定，其影響電壓準位預充於主位元 線。BI6之電壓準位理論上不會完全降低到接地準位。 接著，參考第3A圖，G6(=0)使用在第一偏壓/接地選 擇電路500之NMOS電晶體507的閘極，在此使得電晶體 507轉爲截止，直到BI6使第一偏壓/接地選擇電路500之 PMOS電晶體506轉爲導通，以供應預充電壓（當一源極電 壓用以感測選擇記憶體記億胞之狀態）到主位元線MB13 ° 同時，參考第3B圖，從第二偏壓/接地選擇控制電路420 產生G6(=l)和BI(=1)，並個別使用在NMOS和PMOS電晶 體526和527之閘極，其中NMOS和PMOS電晶體526和 527並連接到主位元線MB14，主位元線MB 14藉由G6之 1使NMOS電晶體526導通，如一傳導線運作’連接選擇 記憶體到接地。 如果選擇記憶體記憶胞位在MB13和MB14之間’且 爲導通記憶胞，MB13之電壓準位到低準位，在此造成Y 通過閘300之PMOS電晶體601轉爲導通，以回應MB13 ^1' m ^^^1 I «^1 n^i HI ϋΛ- ^ij ^-β (請先閱讀背面之注意事項再填寫本頁) 〃 經濟部中央標準局貝工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 407275 A7 4247pit.doc/008 B7 五、發明説明（"） 之電壓變化。因爲YA6在高準位，經由PMOS電晶體601 之拉降電壓轉換成經由NMOS電晶體603和606(YB=1)到 感測放大器600。另一方面，當選擇記憶體記憶胞位於 MB13和MB14之間，且爲截止記憶胞，因爲在此從MB13 到MB14沒有電流路徑，在MB13之電壓準位經由PMOS 電晶體506提供，維持在預充電壓準位。 直到感測到主位元線MB13，主位元線位在MB13之 左側爲設定接地線，而在主位元線在MB14右側保持在偏 壓，其中偏壓係由PMOS電晶體527所提供。根據表1上 的位址110，當經由MB 14選擇感測途徑，和M14以位在 MB13和MB14間的一選擇記憶體記憶胞來儲存所讀取數 據，MB16經由第二偏壓/接地選擇電路520之PMOS電晶 體527供應，以充電到一偏壓，其中PMOS電晶體527由 BI7控制導通（所有PMOS電晶體藕接到BI7爲相同狀態）， 和MB6，MB8，MB10和MB12連接到接地電壓。因此，當選 擇記憶體記憶胞再MB13和MB14爲一導通記憶胞，在此 沒有進入電流流入選擇感測途徑，且當選擇記憶體記憶胞 爲截止記憶胞時，沒有漏電流流出感測感應途徑。 第8A到第8C圖繪示變化偏壓條件變化在實施例， 根據本發明主位元線數目爲16之結構，也就是從ΜΒ0到 MB15，在每一個鄰近記憶體區塊BLK0和BLK1。參考第 8A圖，當選擇MB8感應時，位於MB8右邊之MB9到MB15 連接到偏壓，而位於MB8左邊之ΜΒ0到MB7連接到接地 電壓。在鄰近區塊BLK1，偏壓條件對主位元線相同於區 塊BLK0。再另一案例上，參考第8B圖，假設在第一主位 14 本紙張尺度適用中國國家標準（CNS > A4規格（210Χ297公釐Ί " " ^^1. I, . m ^^1 m - |\ 士^In ^^1 a^K 1^1 ——.1^1 3 、? (請先閲讀背面之注意事項再填寫本頁) ' 經濟部中央標準局貝工消費合作社印製 4247pit'.doc/008 407275 A7 B7 五、發明説明（（ι) 元線在ΜΒΟ最接近BLKO之一個，屬於BLK1之主位元線 分配到一選擇記憶體記憶胞，BLKO和BLK1之ΜΒ8到 ΜΒ15保持在接地電壓，而BLKO和BLK1之ΜΒ1到ΜΒ7 連接在偏壓。第8C圖繪示在BLKO，選擇最接近主位元線 對BLK1 —個的案例。如第8Β圖所示，BLKO和BLK1之 MB8到MB15保持在接地電壓，而BLKO和BLK1之MB1 到MB7連接於偏壓。 如上所述，本發明提供高感應特徵，免於在檢測上從 鄰近導通電流之導通記憶胞和漏電流之電流擾動，導致提 昇感測穩定度和讀取速度在NOR型記憶體元件。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍內，當可作各種之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者爲準。 (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央揉準局負工消費合作社印製 本紙張尺度適用中國國家榡準（CNS ) A4規格（210X297公釐）