JP2001243783A - 読み出し専用メモリ - Google Patents
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- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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Abstract
(57)【要約】
【課題】 選択されないメモリセルのオフリーク電流の
影響を排除し、大容量でも読み出し誤りが発生しないＲ
ＯＭを提供する。 【解決手段】 補正電流生成部１０の並列接続されたＮ
ＭＯＳ１１１〜１１ｎは、すべてオフ状態に設定されＰ
ＭＯＳ１５からオフリーク電流が供給される。各カラム
線ＣＬ１〜ＣＬｍ及び基準カラム線ＣＬｒには、それぞ
れＰＭＯＳ１５に対して電流ミラー回路を構成するＰＭ
ＯＳ１６１〜１６ｍ，１７が接続されている。これによ
り、カラム線ＣＬ１〜ＣＬｍ及び基準カラム線ＣＬｒに
接続された選択されないメモリセル１ｉ，ｊ，５ｊのオ
フリーク電流に対応する補正電流がＰＭＯＳ１６１〜１
６ｍ，１７から供給される。従って、オフリーク電流に
よるビット線ＢＬ及び基準ビット線ＢＬｒの電位変化が
排除され、読み出し誤りは発生しない。
影響を排除し、大容量でも読み出し誤りが発生しないＲ
ＯＭを提供する。 【解決手段】 補正電流生成部１０の並列接続されたＮ
ＭＯＳ１１１〜１１ｎは、すべてオフ状態に設定されＰ
ＭＯＳ１５からオフリーク電流が供給される。各カラム
線ＣＬ１〜ＣＬｍ及び基準カラム線ＣＬｒには、それぞ
れＰＭＯＳ１５に対して電流ミラー回路を構成するＰＭ
ＯＳ１６１〜１６ｍ，１７が接続されている。これによ
り、カラム線ＣＬ１〜ＣＬｍ及び基準カラム線ＣＬｒに
接続された選択されないメモリセル１ｉ，ｊ，５ｊのオ
フリーク電流に対応する補正電流がＰＭＯＳ１６１〜１
６ｍ，１７から供給される。従って、オフリーク電流に
よるビット線ＢＬ及び基準ビット線ＢＬｒの電位変化が
排除され、読み出し誤りは発生しない。
Description
【０００１】
【発明の属する技術分野】本発明は、読み出し専用メモ
リ（以下、「ＲＯＭ」という）、特に大容量ＲＯＭにお
ける読み出し誤り防止技術に関するものである。
リ（以下、「ＲＯＭ」という）、特に大容量ＲＯＭにお
ける読み出し誤り防止技術に関するものである。
【０００２】
【従来の技術】図２は、従来のＲＯＭの概略の構成図で
ある。このＲＯＭは、カラム線ＣＬｉ（但し、ｉ＝１〜
ｍ）と、これらに直交して配置されたワード線ＷＬｊ
（但し、ｊ＝１〜ｎ）を有している。カラム線ＣＬｉと
ワード線ＷＬｊの交差箇所には、Ｎチャネル絶縁ゲート
型トランジスタ（以下、絶縁ゲート型トランジスタを
「ＭＯＳ」、ＮチャネルＭＯＳを「ＮＭＯＳ」という）
で構成されたメモリセル１ｉ，ｊが選択的に配置され、
このメモリセル１ｉ ，ｊのドレインがカラム線ＣＬｉ
に、ゲートがワード線ＷＬｊに接続されている。また、
各メモリセル１ｉ，ｊのソースは、配線パターンを介し
て接地電位ＧＮＤに接続されている。
ある。このＲＯＭは、カラム線ＣＬｉ（但し、ｉ＝１〜
ｍ）と、これらに直交して配置されたワード線ＷＬｊ
（但し、ｊ＝１〜ｎ）を有している。カラム線ＣＬｉと
ワード線ＷＬｊの交差箇所には、Ｎチャネル絶縁ゲート
型トランジスタ（以下、絶縁ゲート型トランジスタを
「ＭＯＳ」、ＮチャネルＭＯＳを「ＮＭＯＳ」という）
で構成されたメモリセル１ｉ，ｊが選択的に配置され、
このメモリセル１ｉ ，ｊのドレインがカラム線ＣＬｉ
に、ゲートがワード線ＷＬｊに接続されている。また、
各メモリセル１ｉ，ｊのソースは、配線パターンを介し
て接地電位ＧＮＤに接続されている。
【０００３】各カラム線ＣＬｉは、それぞれＰチャネル
ＭＯＳ（以下、「ＰＭＯＳ」という）２ｉを介してビッ
ト線ＢＬに共通接続されている。各ＰＭＯＳ２ｉのゲー
トには、いずれか１つのＰＭＯＳ２ｉを選択してオン状
態とするための選択信号ＳＬｉが与えられるようになっ
ている。更に、各カラム線ＣＬｉは、プリチャージ信号
ＰＲで共通制御されるＰＭＯＳ３ｉを介して電源電位Ｖ
ＣＣに接続されるようになっている。ビット線ＢＬは、
常にオン状態に設定されたＰＭＯＳ４を介して電源電位
ＶＣＣに接続されている。
ＭＯＳ（以下、「ＰＭＯＳ」という）２ｉを介してビッ
ト線ＢＬに共通接続されている。各ＰＭＯＳ２ｉのゲー
トには、いずれか１つのＰＭＯＳ２ｉを選択してオン状
態とするための選択信号ＳＬｉが与えられるようになっ
ている。更に、各カラム線ＣＬｉは、プリチャージ信号
ＰＲで共通制御されるＰＭＯＳ３ｉを介して電源電位Ｖ
ＣＣに接続されるようになっている。ビット線ＢＬは、
常にオン状態に設定されたＰＭＯＳ４を介して電源電位
ＶＣＣに接続されている。
【０００４】このＲＯＭは、ワード線ＷＬｊに直交して
配置された基準カラム線ＣＬｒを有している。基準カラ
ム線ＣＬｒと各ワード線ＷＬｊの各交差箇所には、ＮＭ
ＯＳで構成された基準メモリセル５ｊが配置され、この
基準メモリセル５ｊのドレインが基準カラム線ＣＬｒ
に、ゲートがワード線ＷＬｊに接続されている。また、
各基準メモリセル５ｊのソースは、接地電位ＧＮＤに接
続されている。基準カラム線ＣＬｒは、選択信号ＳＬｒ
で制御されるＰＭＯＳ６を介して基準ビット線ＢＬｒに
接続されると共に、プリチャージ信号ＰＲで制御される
ＰＭＯＳ７を介して電源電位ＶＣＣに接続されるように
なっている。基準ビット線ＢＬｒは、常にオン状態に設
定されたＰＭＯＳ８を介して電源電位ＶＣＣに接続され
ている。
配置された基準カラム線ＣＬｒを有している。基準カラ
ム線ＣＬｒと各ワード線ＷＬｊの各交差箇所には、ＮＭ
ＯＳで構成された基準メモリセル５ｊが配置され、この
基準メモリセル５ｊのドレインが基準カラム線ＣＬｒ
に、ゲートがワード線ＷＬｊに接続されている。また、
各基準メモリセル５ｊのソースは、接地電位ＧＮＤに接
続されている。基準カラム線ＣＬｒは、選択信号ＳＬｒ
で制御されるＰＭＯＳ６を介して基準ビット線ＢＬｒに
接続されると共に、プリチャージ信号ＰＲで制御される
ＰＭＯＳ７を介して電源電位ＶＣＣに接続されるように
なっている。基準ビット線ＢＬｒは、常にオン状態に設
定されたＰＭＯＳ８を介して電源電位ＶＣＣに接続され
ている。
【０００５】ビット線ＢＬと基準ビット線ＢＬｒはセン
スアンプ９に接続されている。センスアンプ９は、ビッ
ト線ＢＬと基準ビット線ＢＬｒの電位差を増幅して、選
択されたメモリセル１ｉ，ｊの状態を出力信号Ｑとして
出力するものである。このＲＯＭでは、各メモリセル１
ｉ，ｊは、製造時に論理値“０”または“１”のいずれ
かに設定される。例えばコンタクトＲＯＭでは、メモリ
セル１ｉ，ｊのソースと接地電位ＧＮＤ間の配線パター
ンをコンタクト層で接続して“１”を設定し、コンタク
ト層を形成せずにソースと接地電位ＧＮＤ間を切断して
“０”を設定している。従って、選択されたメモリセル
１ｉ，ｊが“１”であれば、このメモリセル１ｉ，ｊは
オン状態となって電流が流れ、“０”であれば電流は流
れない。一方、基準メモリセル５ｊは、すべて“１”に
設定されている。
スアンプ９に接続されている。センスアンプ９は、ビッ
ト線ＢＬと基準ビット線ＢＬｒの電位差を増幅して、選
択されたメモリセル１ｉ，ｊの状態を出力信号Ｑとして
出力するものである。このＲＯＭでは、各メモリセル１
ｉ，ｊは、製造時に論理値“０”または“１”のいずれ
かに設定される。例えばコンタクトＲＯＭでは、メモリ
セル１ｉ，ｊのソースと接地電位ＧＮＤ間の配線パター
ンをコンタクト層で接続して“１”を設定し、コンタク
ト層を形成せずにソースと接地電位ＧＮＤ間を切断して
“０”を設定している。従って、選択されたメモリセル
１ｉ，ｊが“１”であれば、このメモリセル１ｉ，ｊは
オン状態となって電流が流れ、“０”であれば電流は流
れない。一方、基準メモリセル５ｊは、すべて“１”に
設定されている。
【０００６】次に動作を説明する。このＲＯＭでは、例
えばメモリセル１１，１が“０”に、メモリセル１
１，２〜１１，ｎが“１”に設定されているとする。こ
こで、選択信号ＳＬ１，ＳＬｒにレベル“Ｌ”が与えら
れてカラム線ＣＬ１と基準カラム線ＣＬｒが選択され、
ワード線ＷＬ１が選択されてレベル“Ｈ”が与えられる
と、メモリセル１１，１がビット線ＢＬに、基準メモリ
セル５１が基準ビット線ＢＬｒに、それぞれ読み出され
る。メモリセル１１，１は“０”に設定されているの
で、このメモリセル１１，１に電流は流れない。また、
カラム線ＣＬ１と接地電位ＧＮＤ間に並列接続されたメ
モリセル１１，２〜１１，ｎは、選択されていないので
オフ状態となり、ビット線ＢＬの電位はほぼ電源電位Ｖ
ＣＣとなる。
えばメモリセル１１，１が“０”に、メモリセル１
１，２〜１１，ｎが“１”に設定されているとする。こ
こで、選択信号ＳＬ１，ＳＬｒにレベル“Ｌ”が与えら
れてカラム線ＣＬ１と基準カラム線ＣＬｒが選択され、
ワード線ＷＬ１が選択されてレベル“Ｈ”が与えられる
と、メモリセル１１，１がビット線ＢＬに、基準メモリ
セル５１が基準ビット線ＢＬｒに、それぞれ読み出され
る。メモリセル１１，１は“０”に設定されているの
で、このメモリセル１１，１に電流は流れない。また、
カラム線ＣＬ１と接地電位ＧＮＤ間に並列接続されたメ
モリセル１１，２〜１１，ｎは、選択されていないので
オフ状態となり、ビット線ＢＬの電位はほぼ電源電位Ｖ
ＣＣとなる。
【０００７】一方、基準メモリセル５１〜５ｎはすべて
“１”に設定されているので、ワード線ＷＬ１で選択さ
れた基準メモリセル５１がオン状態となり、選択されて
いない基準メモリセル５２〜５ｎはオフ状態となる。従
って、基準ビット線ＢＬｒの電位は、電源電位ＶＣＣを
ＰＭＯＳ８，６と基準メモリセル５１のオン抵抗で分圧
した電位にほぼ等しくなる。ビット線ＢＬと基準ビット
線ＢＬｒの電位差は、センスアンプ９で増幅される。こ
の場合、ビット線ＢＬの電位が基準ビット線ＢＬｒの電
位よりも高いので、選択されたメモリセル１１，１の内
容は“０”と判定され、センスアンプ９から“Ｌ”の出
力信号Ｑが出力される。
“１”に設定されているので、ワード線ＷＬ１で選択さ
れた基準メモリセル５１がオン状態となり、選択されて
いない基準メモリセル５２〜５ｎはオフ状態となる。従
って、基準ビット線ＢＬｒの電位は、電源電位ＶＣＣを
ＰＭＯＳ８，６と基準メモリセル５１のオン抵抗で分圧
した電位にほぼ等しくなる。ビット線ＢＬと基準ビット
線ＢＬｒの電位差は、センスアンプ９で増幅される。こ
の場合、ビット線ＢＬの電位が基準ビット線ＢＬｒの電
位よりも高いので、選択されたメモリセル１１，１の内
容は“０”と判定され、センスアンプ９から“Ｌ”の出
力信号Ｑが出力される。
【０００８】次に、ワード線ＷＬ２が選択されて“Ｈ”
が与えられると、メモリセル１１， ２がビット線ＢＬ
に、基準メモリセル５２が基準ビット線ＢＬｒに、それ
ぞれ読み出される。メモリセル１１，２は“１”に設定
されているので、このメモリセル１１，２はオン状態と
なる。また、カラム線ＣＬ１と接地電位ＧＮＤ間に並列
接続された他のメモリセル１１，３〜１１，ｎは、選択
されていないのでいずれもオフ状態となる。これによ
り、ビット線ＢＬの電位は、電源電位ＶＣＣをＰＭＯＳ
４，２１とメモリセル１１，２のオン抵抗で分圧した電
位にほぼ等しくなる。
が与えられると、メモリセル１１， ２がビット線ＢＬ
に、基準メモリセル５２が基準ビット線ＢＬｒに、それ
ぞれ読み出される。メモリセル１１，２は“１”に設定
されているので、このメモリセル１１，２はオン状態と
なる。また、カラム線ＣＬ１と接地電位ＧＮＤ間に並列
接続された他のメモリセル１１，３〜１１，ｎは、選択
されていないのでいずれもオフ状態となる。これによ
り、ビット線ＢＬの電位は、電源電位ＶＣＣをＰＭＯＳ
４，２１とメモリセル１１，２のオン抵抗で分圧した電
位にほぼ等しくなる。
【０００９】一方、基準ビット線ＢＬｒの電位は、電源
電位ＶＣＣをＰＭＯＳ８，６と基準メモリセル５２のオ
ン抵抗で分圧した電位にほぼ等しい。この場合、ビット
線ＢＬと基準ビット線ＢＬｒの電位はほぼ等しくなるの
で、選択されたメモリセル１ １，１の内容は、センスア
ンプ９によって“１”と判定され、“Ｈ”の出力信号Ｑ
が出力される。
電位ＶＣＣをＰＭＯＳ８，６と基準メモリセル５２のオ
ン抵抗で分圧した電位にほぼ等しい。この場合、ビット
線ＢＬと基準ビット線ＢＬｒの電位はほぼ等しくなるの
で、選択されたメモリセル１ １，１の内容は、センスア
ンプ９によって“１”と判定され、“Ｈ”の出力信号Ｑ
が出力される。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
ＲＯＭでは、次のような課題があった。カラム線ＣＬｉ
と接地電位ＧＮＤ間には、複数のメモリセル１ｉ，１〜
１ｉ， ｎが並列に接続されている。そして、読み出し時
には、ワード線ＷＬｊで選択された１つのメモリセル１
ｉ，ｊのみがオン状態となり、他のメモリセルはオフ状
態となる。各メモリセル１ｉ，ｊはＮＭＯＳで構成され
ているので、オフ状態のオフ抵抗は、オン状態のオン抵
抗に比べて極めて高いが、完全に非導通の状態にしてオ
フ状態のリーク電流（これを、「オフリーク電流」とい
う）をなくすことはできない。
ＲＯＭでは、次のような課題があった。カラム線ＣＬｉ
と接地電位ＧＮＤ間には、複数のメモリセル１ｉ，１〜
１ｉ， ｎが並列に接続されている。そして、読み出し時
には、ワード線ＷＬｊで選択された１つのメモリセル１
ｉ，ｊのみがオン状態となり、他のメモリセルはオフ状
態となる。各メモリセル１ｉ，ｊはＮＭＯＳで構成され
ているので、オフ状態のオフ抵抗は、オン状態のオン抵
抗に比べて極めて高いが、完全に非導通の状態にしてオ
フ状態のリーク電流（これを、「オフリーク電流」とい
う）をなくすことはできない。
【００１１】このため、並列接続されるメモリセル１
ｉ，１〜１ｉ，ｎの数が多い（例えば、１０２４個）
と、これらのメモリセルに流れるオフリーク電流の合計
が、オン状態のメモリセルに流れる電流に匹敵するよう
な値となり、センスアンプ９での電位差の判定が困難に
なるという課題があった。特に、微細化構造の大容量Ｒ
ＯＭでは、低電圧化によってオフ抵抗とオン抵抗の比率
が小さくなるので、適切なＲＯＭを設計することができ
ないという課題もあった。
ｉ，１〜１ｉ，ｎの数が多い（例えば、１０２４個）
と、これらのメモリセルに流れるオフリーク電流の合計
が、オン状態のメモリセルに流れる電流に匹敵するよう
な値となり、センスアンプ９での電位差の判定が困難に
なるという課題があった。特に、微細化構造の大容量Ｒ
ＯＭでは、低電圧化によってオフ抵抗とオン抵抗の比率
が小さくなるので、適切なＲＯＭを設計することができ
ないという課題もあった。
【００１２】本発明は、選択されないメモリセルのオフ
リーク電流の影響を排除することによって前記従来技術
が持っていた課題を解決し、大容量であっても読み出し
誤りが発生しないＲＯＭを提供するものである。
リーク電流の影響を排除することによって前記従来技術
が持っていた課題を解決し、大容量であっても読み出し
誤りが発生しないＲＯＭを提供するものである。
【００１３】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、ＲＯＭにおいて、選択
信号に対応して活性化される複数の選択線と、前記複数
の選択線に交差して配置された読み出し線と、前記複数
の選択線と前記読み出し線の交差箇所に選択的に配置さ
れ、活性化された該選択線によってオン状態となるＭＯ
Ｓで構成された複数のメモリセルと、前記複数の選択線
に交差して配置された基準読み出し線と、前記複数の選
択線と前記基準読み出し線の各交差箇所に配置され、活
性化された該選択線によってオン状態となるＭＯＳで構
成された複数の基準メモリセルと、前記読み出し線と前
記基準読み出し線の電位差に基づいて、前記選択信号で
指定された選択線と該読み出し線の交差箇所のメモリセ
ルの状態を判定するセンスアンプと、前記読み出し線に
接続されて前記選択線で指定されていないメモリセルに
流れるオフリーク電流に対応する補正電流を生成して該
読み出し線及び前記基準読み出し線に供給する補正電流
供給手段とを備えている。
に、本発明の内の第１の発明は、ＲＯＭにおいて、選択
信号に対応して活性化される複数の選択線と、前記複数
の選択線に交差して配置された読み出し線と、前記複数
の選択線と前記読み出し線の交差箇所に選択的に配置さ
れ、活性化された該選択線によってオン状態となるＭＯ
Ｓで構成された複数のメモリセルと、前記複数の選択線
に交差して配置された基準読み出し線と、前記複数の選
択線と前記基準読み出し線の各交差箇所に配置され、活
性化された該選択線によってオン状態となるＭＯＳで構
成された複数の基準メモリセルと、前記読み出し線と前
記基準読み出し線の電位差に基づいて、前記選択信号で
指定された選択線と該読み出し線の交差箇所のメモリセ
ルの状態を判定するセンスアンプと、前記読み出し線に
接続されて前記選択線で指定されていないメモリセルに
流れるオフリーク電流に対応する補正電流を生成して該
読み出し線及び前記基準読み出し線に供給する補正電流
供給手段とを備えている。
【００１４】第１の発明によれば、以上のようにＲＯＭ
を構成したので、次のような作用が行われる。選択信号
によって１つの選択線が活性化されると、この選択線に
メモリセルが接続されていれば、そのメモリセルがオン
状態となり、読み出し線にオン電流が流れる。更に読み
出し線には、選択されていないメモリセルのオフリーク
電流も重畳して流れる。同様に、基準読み出し線には、
選択された基準メモリセルのオン電流と選択されていな
い基準メモリセルのオフリーク電流が重畳して流れる。
一方、補正電流供給手段では、オフリーク電流に対応す
る補正電流が生成され、読み出し線及び基準読み出し線
に供給される。これにより、読み出し線及び基準読み出
し線に流れるオフリーク電流の影響が排除され、選択さ
れたメモリセルの状態がセンスアンプによって誤り無く
読み出される。
を構成したので、次のような作用が行われる。選択信号
によって１つの選択線が活性化されると、この選択線に
メモリセルが接続されていれば、そのメモリセルがオン
状態となり、読み出し線にオン電流が流れる。更に読み
出し線には、選択されていないメモリセルのオフリーク
電流も重畳して流れる。同様に、基準読み出し線には、
選択された基準メモリセルのオン電流と選択されていな
い基準メモリセルのオフリーク電流が重畳して流れる。
一方、補正電流供給手段では、オフリーク電流に対応す
る補正電流が生成され、読み出し線及び基準読み出し線
に供給される。これにより、読み出し線及び基準読み出
し線に流れるオフリーク電流の影響が排除され、選択さ
れたメモリセルの状態がセンスアンプによって誤り無く
読み出される。
【００１５】第２の発明では、第１の発明のＲＯＭにお
ける補正電流供給手段は、並列接続されてオフ状態に設
定された前記選択線と同数の補正用ＭＯＳと、前記補正
用ＭＯＳに流れる第２のオフリーク電流を供給する第１
のＭＯＳと、前記第１のＭＯＳに対して電流ミラー回路
を構成し、前記第２のオフリーク電流に対応して第１の
補正電流を前記読み出し線に供給する第２のＭＯＳと、
前記第１のＭＯＳに対して電流ミラー回路を構成し、前
記第２のオフリーク電流に対応して第２の補正電流を前
記基準読み出し線に供給する第３のＭＯＳとを有してい
る。
ける補正電流供給手段は、並列接続されてオフ状態に設
定された前記選択線と同数の補正用ＭＯＳと、前記補正
用ＭＯＳに流れる第２のオフリーク電流を供給する第１
のＭＯＳと、前記第１のＭＯＳに対して電流ミラー回路
を構成し、前記第２のオフリーク電流に対応して第１の
補正電流を前記読み出し線に供給する第２のＭＯＳと、
前記第１のＭＯＳに対して電流ミラー回路を構成し、前
記第２のオフリーク電流に対応して第２の補正電流を前
記基準読み出し線に供給する第３のＭＯＳとを有してい
る。
【００１６】第２の発明によれば、補正電流供給手段に
おいて次のような作用が行われる。選択線と同数の並列
接続された補正用ＭＯＳに流れる第２のオフリーク電流
が第１のＭＯＳから供給される。これにより、第１のＭ
ＯＳに対して電流ミラー回路を構成する第２のＭＯＳに
第１の補正電流が流れ、これが読み出し線に供給され
る。同様に、第１のＭＯＳに対して電流ミラー回路を構
成する第３のＭＯＳに第２の補正電流が流れ、これが基
準読み出し線に供給される。
おいて次のような作用が行われる。選択線と同数の並列
接続された補正用ＭＯＳに流れる第２のオフリーク電流
が第１のＭＯＳから供給される。これにより、第１のＭ
ＯＳに対して電流ミラー回路を構成する第２のＭＯＳに
第１の補正電流が流れ、これが読み出し線に供給され
る。同様に、第１のＭＯＳに対して電流ミラー回路を構
成する第３のＭＯＳに第２の補正電流が流れ、これが基
準読み出し線に供給される。
【００１７】第３の発明は、第１の発明において、読み
出し線は、前記複数の選択線に交差して配置されてカラ
ム選択信号でいずれか１つが選択される複数のカラム線
と、前記カラム選択信号で選択されたカラム線を前記セ
ンスアンプに接続するビット線とを有している。また、
前記補正電流供給手段は、並列接続されてオフ状態に設
定された前記選択線と同数の補正用ＭＯＳと、前記補正
用ＭＯＳに流れる第２のオフリーク電流を供給する第１
のＭＯＳと、前記第１のＭＯＳに対して電流ミラー回路
を構成し、前記第２のオフリーク電流に対応して第１の
補正電流を前記複数のカラム線に供給する複数の第２の
ＭＯＳと、前記第１のＭＯＳに対して電流ミラー回路を
構成し、前記第２のオフリーク電流に対応して第２の補
正電流を前記基準読み出し線に供給する第３のＭＯＳと
を有している。
出し線は、前記複数の選択線に交差して配置されてカラ
ム選択信号でいずれか１つが選択される複数のカラム線
と、前記カラム選択信号で選択されたカラム線を前記セ
ンスアンプに接続するビット線とを有している。また、
前記補正電流供給手段は、並列接続されてオフ状態に設
定された前記選択線と同数の補正用ＭＯＳと、前記補正
用ＭＯＳに流れる第２のオフリーク電流を供給する第１
のＭＯＳと、前記第１のＭＯＳに対して電流ミラー回路
を構成し、前記第２のオフリーク電流に対応して第１の
補正電流を前記複数のカラム線に供給する複数の第２の
ＭＯＳと、前記第１のＭＯＳに対して電流ミラー回路を
構成し、前記第２のオフリーク電流に対応して第２の補
正電流を前記基準読み出し線に供給する第３のＭＯＳと
を有している。
【００１８】第３の発明によれば、次のような作用が行
われる。選択線と同数の並列接続された補正用ＭＯＳに
流れる第２のオフリーク電流が第１のＭＯＳから供給さ
れる。これにより、第１のＭＯＳに対して電流ミラー回
路を構成する複数の第２のＭＯＳにそれぞれ第１の補正
電流が流れ、これらの第１の補正電流が、対応するカラ
ム線に供給される。また、第１のＭＯＳに対して電流ミ
ラー回路を構成する第３のＭＯＳに第２の補正電流が流
れ、これが基準読み出し線に供給される。カラム選択信
号で選択されたカラム線は、ビット線を介してセンスア
ンプに接続され、基準読み出し線の電位と比較されて選
択されたメモリセルの状態が読み出される。
われる。選択線と同数の並列接続された補正用ＭＯＳに
流れる第２のオフリーク電流が第１のＭＯＳから供給さ
れる。これにより、第１のＭＯＳに対して電流ミラー回
路を構成する複数の第２のＭＯＳにそれぞれ第１の補正
電流が流れ、これらの第１の補正電流が、対応するカラ
ム線に供給される。また、第１のＭＯＳに対して電流ミ
ラー回路を構成する第３のＭＯＳに第２の補正電流が流
れ、これが基準読み出し線に供給される。カラム選択信
号で選択されたカラム線は、ビット線を介してセンスア
ンプに接続され、基準読み出し線の電位と比較されて選
択されたメモリセルの状態が読み出される。
【００１９】第４の発明では、第１の発明における補正
電流供給手段は、並列接続されてオフ状態に設定された
前記選択線と同数の第１の補正用ＭＯＳと、前記第１の
補正用ＭＯＳに流れる第２のオフリーク電流を供給する
第１のＭＯＳと、前記第１のＭＯＳに対して電流ミラー
回路を構成し、前記第２のオフリーク電流に対応して第
１の補正電流を前記読み出し線に供給する第２のＭＯＳ
とを有している。更にこの補正電流供給手段は、並列接
続されてオフ状態に設定された前記選択線と同数の第２
の補正用ＭＯＳと、前記第２の補正用ＭＯＳに流れる第
３のオフリーク電流を供給する第３のＭＯＳと、前記第
３のＭＯＳに対して電流ミラー回路を構成し、前記第３
のオフリーク電流に対応して第２の補正電流を前記基準
読み出し線に供給する第４のＭＯＳとを有している。
電流供給手段は、並列接続されてオフ状態に設定された
前記選択線と同数の第１の補正用ＭＯＳと、前記第１の
補正用ＭＯＳに流れる第２のオフリーク電流を供給する
第１のＭＯＳと、前記第１のＭＯＳに対して電流ミラー
回路を構成し、前記第２のオフリーク電流に対応して第
１の補正電流を前記読み出し線に供給する第２のＭＯＳ
とを有している。更にこの補正電流供給手段は、並列接
続されてオフ状態に設定された前記選択線と同数の第２
の補正用ＭＯＳと、前記第２の補正用ＭＯＳに流れる第
３のオフリーク電流を供給する第３のＭＯＳと、前記第
３のＭＯＳに対して電流ミラー回路を構成し、前記第３
のオフリーク電流に対応して第２の補正電流を前記基準
読み出し線に供給する第４のＭＯＳとを有している。
【００２０】第４の発明によれば、補正電流供給手段に
おいて次のような作用が行われる。選択線と同数の並列
接続された第１の補正用ＭＯＳに流れる第２のオフリー
ク電流が第１のＭＯＳから供給される。これにより、第
１のＭＯＳに対して電流ミラー回路を構成する第２のＭ
ＯＳに第１の補正電流が流れ、これが読み出し線に供給
される。また、選択線と同数の並列接続された第２の補
正用ＭＯＳに流れる第３のオフリーク電流が第３のＭＯ
Ｓから供給される。これにより、第３のＭＯＳに対して
電流ミラー回路を構成する第４のＭＯＳに第２の補正電
流が流れ、これが基準読み出し線に供給される。
おいて次のような作用が行われる。選択線と同数の並列
接続された第１の補正用ＭＯＳに流れる第２のオフリー
ク電流が第１のＭＯＳから供給される。これにより、第
１のＭＯＳに対して電流ミラー回路を構成する第２のＭ
ＯＳに第１の補正電流が流れ、これが読み出し線に供給
される。また、選択線と同数の並列接続された第２の補
正用ＭＯＳに流れる第３のオフリーク電流が第３のＭＯ
Ｓから供給される。これにより、第３のＭＯＳに対して
電流ミラー回路を構成する第４のＭＯＳに第２の補正電
流が流れ、これが基準読み出し線に供給される。
【００２１】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すＲＯＭの概略の
構成図であり、図２中の要素と共通の要素には共通の符
号が付されている。このＲＯＭは、図２のＲＯＭと同様
に、並列に配置された複数の読み出し線（例えば、カラ
ム線）ＣＬｉ（但し、ｉ＝１〜ｍ）と、これらに直交し
て配置された複数の選択線（例えば、ワード線）ＷＬｊ
（但し、ｊ＝１〜ｎ）を有している。カラム線ＣＬｉと
ワード線ＷＬｊの交差箇所には、ＮＭＯＳで構成された
メモリセル１ｉ，ｊが選択的に配置され、このメモリセ
ル１ｉ，ｊのドレインがカラム線ＣＬｉに、ゲートがワ
ード線ＷＬｊに接続されている。また、各メモリセル１
ｉ，ｊのソースは、配線パターンを介して共通電位（例
えば、接地電位）ＧＮＤに接続されるようになってい
る。
構成図であり、図２中の要素と共通の要素には共通の符
号が付されている。このＲＯＭは、図２のＲＯＭと同様
に、並列に配置された複数の読み出し線（例えば、カラ
ム線）ＣＬｉ（但し、ｉ＝１〜ｍ）と、これらに直交し
て配置された複数の選択線（例えば、ワード線）ＷＬｊ
（但し、ｊ＝１〜ｎ）を有している。カラム線ＣＬｉと
ワード線ＷＬｊの交差箇所には、ＮＭＯＳで構成された
メモリセル１ｉ，ｊが選択的に配置され、このメモリセ
ル１ｉ，ｊのドレインがカラム線ＣＬｉに、ゲートがワ
ード線ＷＬｊに接続されている。また、各メモリセル１
ｉ，ｊのソースは、配線パターンを介して共通電位（例
えば、接地電位）ＧＮＤに接続されるようになってい
る。
【００２２】各メモリセル１ｉ，ｊは、製造時に選択的
に配置することにより、論理値“０”または“１”のい
ずれかに予め設定されている。例えば、コンタクトＲＯ
Ｍでは、メモリセル１ｉ，ｊのソースと接地電位ＧＮＤ
間の配線パターンを、コンタクト層で接続することによ
り“１”を設定し、コンタクト層を形成せずにソースと
接地電位ＧＮＤ間を切断して（即ち、電気的に切り離し
て）“０”を設定している。また、アクティブＲＯＭで
は、“１”に対応するメモリセル１ｉ，ｊのみを形成
し、“０”に対応するメモリセル１ｉ，ｊのパターンは
初めから形成しないようにしている。従って、選択され
たメモリセル１ｉ，ｊが“１”であれば、このメモリセ
ル１ｉ，ｊはオン状態となって電流が流れ、“０”であ
れば電流は流れない。
に配置することにより、論理値“０”または“１”のい
ずれかに予め設定されている。例えば、コンタクトＲＯ
Ｍでは、メモリセル１ｉ，ｊのソースと接地電位ＧＮＤ
間の配線パターンを、コンタクト層で接続することによ
り“１”を設定し、コンタクト層を形成せずにソースと
接地電位ＧＮＤ間を切断して（即ち、電気的に切り離し
て）“０”を設定している。また、アクティブＲＯＭで
は、“１”に対応するメモリセル１ｉ，ｊのみを形成
し、“０”に対応するメモリセル１ｉ，ｊのパターンは
初めから形成しないようにしている。従って、選択され
たメモリセル１ｉ，ｊが“１”であれば、このメモリセ
ル１ｉ，ｊはオン状態となって電流が流れ、“０”であ
れば電流は流れない。
【００２３】各カラム線ＣＬｉは、それぞれＰＭＯＳ２
ｉを介してビット線ＢＬに共通接続されている。各ＰＭ
ＯＳ２ｉのゲートには、カラム選択信号（例えば、選択
信号）ＳＬｉが与えられ、この選択信号ＳＬｉによりい
ずれか１つのＰＭＯＳ２ｉが選択されて、オン状態とな
るように構成されている。更に、各カラム線ＣＬｉは、
それぞれプリチャージ信号ＰＲで共通に制御されるＰＭ
ＯＳ３ｉを介して電源電位ＶＣＣに接続されている。ビ
ット線ＢＬは、常にオン状態に設定されたＰＭＯＳ４を
介して電源電位ＶＣＣに接続されている。
ｉを介してビット線ＢＬに共通接続されている。各ＰＭ
ＯＳ２ｉのゲートには、カラム選択信号（例えば、選択
信号）ＳＬｉが与えられ、この選択信号ＳＬｉによりい
ずれか１つのＰＭＯＳ２ｉが選択されて、オン状態とな
るように構成されている。更に、各カラム線ＣＬｉは、
それぞれプリチャージ信号ＰＲで共通に制御されるＰＭ
ＯＳ３ｉを介して電源電位ＶＣＣに接続されている。ビ
ット線ＢＬは、常にオン状態に設定されたＰＭＯＳ４を
介して電源電位ＶＣＣに接続されている。
【００２４】更に、このＲＯＭは、ワード線ＷＬｊに直
交して配置された基準読み出し線（例えば、基準カラム
線）ＣＬｒを有している。基準カラム線ＣＬｒと各ワー
ド線ＷＬｊの各交差箇所には、ＭＯＳで構成された基準
メモリセル５ｊが配置され、この基準メモリセル５ｊの
ドレインが基準カラム線ＣＬＲに、ゲートがワード線Ｗ
Ｌｊに、それぞれ接続されている。各基準メモリセル５
ｊのソースは、接地電位ＧＮＤに接続されている。従っ
て、基準メモリセル５ｊは、すべて“１”に設定されて
いる。
交して配置された基準読み出し線（例えば、基準カラム
線）ＣＬｒを有している。基準カラム線ＣＬｒと各ワー
ド線ＷＬｊの各交差箇所には、ＭＯＳで構成された基準
メモリセル５ｊが配置され、この基準メモリセル５ｊの
ドレインが基準カラム線ＣＬＲに、ゲートがワード線Ｗ
Ｌｊに、それぞれ接続されている。各基準メモリセル５
ｊのソースは、接地電位ＧＮＤに接続されている。従っ
て、基準メモリセル５ｊは、すべて“１”に設定されて
いる。
【００２５】基準カラム線ＣＬｒは、選択信号ＳＬｒで
制御されるＰＭＯＳ６を介して基準ビット線ＢＬｒに接
続されると共に、プリチャージ信号ＰＲで制御されるＰ
ＭＯＳ７を介して電源電位ＶＣＣに接続されている。基
準ビット線ＢＬｒは、常にオン状態に設定されたＰＭＯ
Ｓ８を介して電源電位ＶＣＣに接続されている。ビット
線ＢＬと基準ビット線ＢＬｒは、センスアンプ９に接続
されている。センスアンプ９は、ビット線ＢＬと基準ビ
ット線ＢＬｒの電位差を増幅し、ワード線ＷＬｊ及び選
択信号ＳＬｉで選択されたメモリセル１ｉ，ｊの状態を
判定して出力信号Ｑを出力するものである。
制御されるＰＭＯＳ６を介して基準ビット線ＢＬｒに接
続されると共に、プリチャージ信号ＰＲで制御されるＰ
ＭＯＳ７を介して電源電位ＶＣＣに接続されている。基
準ビット線ＢＬｒは、常にオン状態に設定されたＰＭＯ
Ｓ８を介して電源電位ＶＣＣに接続されている。ビット
線ＢＬと基準ビット線ＢＬｒは、センスアンプ９に接続
されている。センスアンプ９は、ビット線ＢＬと基準ビ
ット線ＢＬｒの電位差を増幅し、ワード線ＷＬｊ及び選
択信号ＳＬｉで選択されたメモリセル１ｉ，ｊの状態を
判定して出力信号Ｑを出力するものである。
【００２６】更に、このＲＯＭは、補正電流供給手段
（例えば、補正電流生成部１０、及びＰＭＯＳ１６１〜
１６ｍ，１７）を備えている。補正電流生成部１０は補
正用カラム線ＣＬｃを有しており、この補正用カラム線
ＣＬｃと接地電位ＧＮＤ間に、メモリセル１ｉ，ｊと同
様のｎ個のＮＭＯＳ１１ｊが並列に接続されている。Ｎ
ＭＯＳ１１ｊのゲートはすべて接地電位ＧＮＤに接続さ
れ、これらのＮＭＯＳ１１ｊはオフ状態に設定されてい
る。
（例えば、補正電流生成部１０、及びＰＭＯＳ１６１〜
１６ｍ，１７）を備えている。補正電流生成部１０は補
正用カラム線ＣＬｃを有しており、この補正用カラム線
ＣＬｃと接地電位ＧＮＤ間に、メモリセル１ｉ，ｊと同
様のｎ個のＮＭＯＳ１１ｊが並列に接続されている。Ｎ
ＭＯＳ１１ｊのゲートはすべて接地電位ＧＮＤに接続さ
れ、これらのＮＭＯＳ１１ｊはオフ状態に設定されてい
る。
【００２７】補正用カラム線ＣＬｃは、選択信号ＳＬｒ
で制御されるＰＭＯＳ１２、及び常にオン状態に設定さ
れたＰＭＯＳ１３を介して、電源電位ＶＣＣに接続され
ている。更に、補正用カラム線ＣＬｃは、プリチャージ
信号ＰＲで制御されるＰＭＯＳ１４を介して電源電位Ｖ
ＣＣに接続されている。補正用カラム線ＣＬｃには、Ｐ
ＭＯＳ１５のゲート及びドレインが接続され、このＰＭ
ＯＳ１５のソースが電源電位ＶＣＣに接続されている。
で制御されるＰＭＯＳ１２、及び常にオン状態に設定さ
れたＰＭＯＳ１３を介して、電源電位ＶＣＣに接続され
ている。更に、補正用カラム線ＣＬｃは、プリチャージ
信号ＰＲで制御されるＰＭＯＳ１４を介して電源電位Ｖ
ＣＣに接続されている。補正用カラム線ＣＬｃには、Ｐ
ＭＯＳ１５のゲート及びドレインが接続され、このＰＭ
ＯＳ１５のソースが電源電位ＶＣＣに接続されている。
【００２８】一方、各カラム線ＣＬｉには、それぞれＰ
ＭＯＳ１６ｉのドレインが接続され、これらのＰＭＯＳ
１６ｉのソースが電源電位ＶＣＣに接続されている。ま
た、各ＰＭＯＳ１６ｉのゲートは、補正用カラム線ＣＬ
ｃに共通接続されている。各ＰＭＯＳ１６ｉは、ＰＭＯ
Ｓ１５に対する電流ミラー回路を構成するもので、カラ
ム線ＣＬｉに接続されたメモリセル１ｉ，１〜１ｉ，ｎ
の数に対応したディメンジョンを有している。同様に、
基準カラム線ＣＬｒには、ＰＭＯＳ１７のドレインが接
続され、このＰＭＯＳ１７のソースは電源電位ＶＣＣ
に、ゲートが補正用カラム線ＣＬｃにそれぞれ接続さ
れ、ＰＭＯＳ１５に対する電流ミラー回路が構成されて
いる。
ＭＯＳ１６ｉのドレインが接続され、これらのＰＭＯＳ
１６ｉのソースが電源電位ＶＣＣに接続されている。ま
た、各ＰＭＯＳ１６ｉのゲートは、補正用カラム線ＣＬ
ｃに共通接続されている。各ＰＭＯＳ１６ｉは、ＰＭＯ
Ｓ１５に対する電流ミラー回路を構成するもので、カラ
ム線ＣＬｉに接続されたメモリセル１ｉ，１〜１ｉ，ｎ
の数に対応したディメンジョンを有している。同様に、
基準カラム線ＣＬｒには、ＰＭＯＳ１７のドレインが接
続され、このＰＭＯＳ１７のソースは電源電位ＶＣＣ
に、ゲートが補正用カラム線ＣＬｃにそれぞれ接続さ
れ、ＰＭＯＳ１５に対する電流ミラー回路が構成されて
いる。
【００２９】次に、動作を説明する。このＲＯＭでは、
例えばメモリセル１１，１が“０”に、メモリセル１
１，２〜１１，ｎが“１”に設定されているとする。ま
ず、プリチャージ信号ＰＲによって各ＰＭＯＳ３１〜３
ｎ，７，１４がオンとなり、カラム線ＣＬ１〜ＣＬｎ，
ＣＬｒ，ＣＬｃがプリチャージされる。その後、プリチ
ャージ信号ＰＲが停止され、選択信号ＳＬ１，ＳＬｒに
“Ｌ”が与えられてカラム線ＣＬ１と基準カラム線ＣＬ
ｒが選択されると共に、ワード線ＷＬ１が選択されて
“Ｈ”が与えられると、メモリセル１１，１がビット線
ＢＬに、基準メモリセル５１が基準ビット線ＢＬｒに、
それぞれ読み出される。
例えばメモリセル１１，１が“０”に、メモリセル１
１，２〜１１，ｎが“１”に設定されているとする。ま
ず、プリチャージ信号ＰＲによって各ＰＭＯＳ３１〜３
ｎ，７，１４がオンとなり、カラム線ＣＬ１〜ＣＬｎ，
ＣＬｒ，ＣＬｃがプリチャージされる。その後、プリチ
ャージ信号ＰＲが停止され、選択信号ＳＬ１，ＳＬｒに
“Ｌ”が与えられてカラム線ＣＬ１と基準カラム線ＣＬ
ｒが選択されると共に、ワード線ＷＬ１が選択されて
“Ｈ”が与えられると、メモリセル１１，１がビット線
ＢＬに、基準メモリセル５１が基準ビット線ＢＬｒに、
それぞれ読み出される。
【００３０】メモリセル１１，１は“０”に設定されて
いるので、このメモリセル１１，１に電流は流れない。
また、カラム線ＣＬ１と接地電位ＧＮＤ間に並列接続さ
れたメモリセル１１，２〜１１，ｎは、選択されていな
いのでいずれもオフ状態となる。ここで、メモリセル１
１，２〜１１，ｎに流れる１セル当たりのオフリーク電
流をＩｏｆｆとすると、カラム線ＣＬ１に流れる合計電
流は（ｎ−１）Ｉｏｆ ｆとなる。
いるので、このメモリセル１１，１に電流は流れない。
また、カラム線ＣＬ１と接地電位ＧＮＤ間に並列接続さ
れたメモリセル１１，２〜１１，ｎは、選択されていな
いのでいずれもオフ状態となる。ここで、メモリセル１
１，２〜１１，ｎに流れる１セル当たりのオフリーク電
流をＩｏｆｆとすると、カラム線ＣＬ１に流れる合計電
流は（ｎ−１）Ｉｏｆ ｆとなる。
【００３１】また、基準メモリセル５１〜５ｎはすべて
“１”に設定されているので、ワード線ＷＬ１で選択さ
れた基準メモリセル５１がオン状態となり、選択されて
いない基準メモリセル５２〜５ｎはオフ状態となる。こ
こで、オン状態のメモリセル５１に流れるオン電流をＩ
ｏｎとすると、基準カラム線ＣＬｒに流れる電流は、Ｉ
ｏｎ＋（ｎ−１）Ｉｏｆｆとなる。更に、補正電流生成
部１０では、ＮＭＯＳ１１１〜１１ｎが常時オフ状態と
なっているので、補正用カラム線ＣＬｃに流れる補正電
流はｎＩｏｆｆである。補正電流はＰＭＯＳ１５，１３
から供給されるが、このＰＭＯＳ１５によってその内の
（ｎ−１）／ｎが供給されるように設定すると、ＰＭＯ
Ｓ１５に流れる電流は（ｎ−１）Ｉｏｆｆとなる。
“１”に設定されているので、ワード線ＷＬ１で選択さ
れた基準メモリセル５１がオン状態となり、選択されて
いない基準メモリセル５２〜５ｎはオフ状態となる。こ
こで、オン状態のメモリセル５１に流れるオン電流をＩ
ｏｎとすると、基準カラム線ＣＬｒに流れる電流は、Ｉ
ｏｎ＋（ｎ−１）Ｉｏｆｆとなる。更に、補正電流生成
部１０では、ＮＭＯＳ１１１〜１１ｎが常時オフ状態と
なっているので、補正用カラム線ＣＬｃに流れる補正電
流はｎＩｏｆｆである。補正電流はＰＭＯＳ１５，１３
から供給されるが、このＰＭＯＳ１５によってその内の
（ｎ−１）／ｎが供給されるように設定すると、ＰＭＯ
Ｓ１５に流れる電流は（ｎ−１）Ｉｏｆｆとなる。
【００３２】ここで、ＰＭＯＳ１６１，１７は、ＰＭＯ
Ｓ１５に対する電流ミラー回路を形成しているので、こ
れらのＰＭＯＳ１６１，１７，１５のゲート幅及びゲー
ト長のディメンジョンが等しければ、ＰＭＯＳ１６１，
１７には、ＰＭＯＳ１５と同じ電流が流れる。これによ
り、カラム線ＣＬ１に流れる電流は、すべてＰＭＯＳ１
６１から供給されてＰＭＯＳ４からは供給されない。ま
た、基準カラム線ＣＬｒに流れる電流の内、（ｎ−１）
ＩｏｆｆがＰＭＯＳ１７から供給され、ＰＭＯＳ８から
供給される電流はＩｏｎとなる。
Ｓ１５に対する電流ミラー回路を形成しているので、こ
れらのＰＭＯＳ１６１，１７，１５のゲート幅及びゲー
ト長のディメンジョンが等しければ、ＰＭＯＳ１６１，
１７には、ＰＭＯＳ１５と同じ電流が流れる。これによ
り、カラム線ＣＬ１に流れる電流は、すべてＰＭＯＳ１
６１から供給されてＰＭＯＳ４からは供給されない。ま
た、基準カラム線ＣＬｒに流れる電流の内、（ｎ−１）
ＩｏｆｆがＰＭＯＳ１７から供給され、ＰＭＯＳ８から
供給される電流はＩｏｎとなる。
【００３３】ビット線ＢＬと基準ビット線ＢＬｒの電位
差は、センスアンプ９で増幅される。この場合、ビット
線ＢＬの電位はほぼ電源電位ＶＣＣに等しく、基準ビッ
ト線ＢＬｒの電位はＰＭＯＳ８を流れるオン電流Ｉｏｎ
で低下するので、選択されたメモリセル１１，１の状態
は“０”と判定される。この結果、センスアンプ９から
例えば“Ｌ”の出力信号Ｑが出力される。
差は、センスアンプ９で増幅される。この場合、ビット
線ＢＬの電位はほぼ電源電位ＶＣＣに等しく、基準ビッ
ト線ＢＬｒの電位はＰＭＯＳ８を流れるオン電流Ｉｏｎ
で低下するので、選択されたメモリセル１１，１の状態
は“０”と判定される。この結果、センスアンプ９から
例えば“Ｌ”の出力信号Ｑが出力される。
【００３４】次に、ワード線ＷＬ２が選択されて“Ｈ”
が与えられると、メモリセル１１， ２がビット線ＢＬ
に、基準メモリセル５２が基準ビット線ＢＬｒに、それ
ぞれ読み出される。メモリセル１１，２は“１”に設定
されているので、オン状態となる。また、カラム線ＣＬ
１と接地電位ＧＮＤ間に並列接続された他のメモリセル
１１，３〜１１，ｎは、選択されていないのでいずれも
オフ状態となる。これにより、カラム線ＣＬ１に流れる
電流は、Ｉｏｎ＋（ｎ−２）Ｉｏｆｆとなる。従って、
ＰＭＯＳ４から供給される電流は、Ｉｏｎ−Ｉｏｆｆと
なる。一方、基準カラム線ＣＬｒに流れる電流は、ワー
ド線ＷＬ１が選択された時と同じであるので、ＰＭＯＳ
８から供給される電流はＩｏｎのみである。
が与えられると、メモリセル１１， ２がビット線ＢＬ
に、基準メモリセル５２が基準ビット線ＢＬｒに、それ
ぞれ読み出される。メモリセル１１，２は“１”に設定
されているので、オン状態となる。また、カラム線ＣＬ
１と接地電位ＧＮＤ間に並列接続された他のメモリセル
１１，３〜１１，ｎは、選択されていないのでいずれも
オフ状態となる。これにより、カラム線ＣＬ１に流れる
電流は、Ｉｏｎ＋（ｎ−２）Ｉｏｆｆとなる。従って、
ＰＭＯＳ４から供給される電流は、Ｉｏｎ−Ｉｏｆｆと
なる。一方、基準カラム線ＣＬｒに流れる電流は、ワー
ド線ＷＬ１が選択された時と同じであるので、ＰＭＯＳ
８から供給される電流はＩｏｎのみである。
【００３５】ビット線ＢＬと基準ビット線ＢＬｒの電位
差は、センスアンプ９で増幅される。この場合、オフリ
ークが無い状態でビット線ＢＬの電位が基準ビット線Ｂ
Ｌｒの電位よりも低くなるように設定しておけば、ワー
ド線ＷＬ１を選択したときとは反対に、メモリセル１
１，１は“１”と判定され、センスアンプ９から“Ｈ”
の出力信号Ｑが出力される。
差は、センスアンプ９で増幅される。この場合、オフリ
ークが無い状態でビット線ＢＬの電位が基準ビット線Ｂ
Ｌｒの電位よりも低くなるように設定しておけば、ワー
ド線ＷＬ１を選択したときとは反対に、メモリセル１
１，１は“１”と判定され、センスアンプ９から“Ｈ”
の出力信号Ｑが出力される。
【００３６】以上のように、この第１の実施形態のＲＯ
Ｍは、メモリセル１ｉ，ｊのオフリーク電流に相当する
補正電流を生成する補正電流生成部１０と、この補正電
流を各カラム線ＣＬ１〜ＣＬｍ、及び基準カラム線ＣＬ
ｒに供給するＰＭＯＳ１６１〜１６ｍ，１７を設けてい
る。これにより、カラム線ＣＬｉ及び基準カラム線ＣＬ
ｒにおける選択されないメモリセル１ｉ，ｊを流れるオ
フリーク電流の影響を排除することが可能になり、多数
のメモリセルが並列に接続される大容量のＲＯＭにおい
ても安定した読み出しができるという利点がある。
Ｍは、メモリセル１ｉ，ｊのオフリーク電流に相当する
補正電流を生成する補正電流生成部１０と、この補正電
流を各カラム線ＣＬ１〜ＣＬｍ、及び基準カラム線ＣＬ
ｒに供給するＰＭＯＳ１６１〜１６ｍ，１７を設けてい
る。これにより、カラム線ＣＬｉ及び基準カラム線ＣＬ
ｒにおける選択されないメモリセル１ｉ，ｊを流れるオ
フリーク電流の影響を排除することが可能になり、多数
のメモリセルが並列に接続される大容量のＲＯＭにおい
ても安定した読み出しができるという利点がある。
【００３７】更に、各ＰＭＯＳ１６ｉは、それぞれカラ
ム線ＣＬｉ対応に設けられているので、このカラム線Ｃ
Ｌｉに接続されたメモリセル１ｉ，１〜１ｉ，ｎの数に
合わせて、ＰＭＯＳ１６ｉのディメンジョンを変えるこ
とにより、精度良くオフ電流をキャンセルすることがで
きるという利点がある。
ム線ＣＬｉ対応に設けられているので、このカラム線Ｃ
Ｌｉに接続されたメモリセル１ｉ，１〜１ｉ，ｎの数に
合わせて、ＰＭＯＳ１６ｉのディメンジョンを変えるこ
とにより、精度良くオフ電流をキャンセルすることがで
きるという利点がある。
【００３８】第２の実施形態 図３は、本発明の第２の実施形態を示すＲＯＭの概略の
構成図であり、図１中の要素と共通の要素には共通の符
号が付されている。このＲＯＭは、図１中の補正電流生
成部１０におけるＰＭＯＳ１５に代えて、直列接続され
たＰＭＯＳ１５Ａ，１５Ｂを用いた補正電流生成部１０
Ａを設けている。そして、ＰＭＯＳ１５Ａのゲートを補
正用カラム線ＣＬｃに接続すると共に、ＰＭＯＳ１５Ｂ
のゲートに選択信号ＳＬｒを与えるようにしている。ま
た、各ＰＭＯＳ１６ｉに代えて直列接続されたＰＭＯＳ
１６Ａｉ，１６Ｂｉをそれぞれ設け、これらのＰＭＯＳ
１６Ａｉのゲートを補正用カラム線ＣＬｃに共通接続す
ると共に、ＰＭＯＳ１６Ｂｉのゲートに選択信号ＳＬｉ
を与えるようにしている。更に、ＰＭＯＳ１７に代えて
直列接続されたＰＭＯＳ１７Ａ，１７Ｂを設け、このＰ
ＭＯＳ１７Ａのゲートを補正用カラム線ＣＬｃに接続す
ると共に、ＰＭＯＳ１７Ｂのゲートに選択信号ＳＬｒを
与えるようにしている。その他の構成は、図１と同様で
ある。
構成図であり、図１中の要素と共通の要素には共通の符
号が付されている。このＲＯＭは、図１中の補正電流生
成部１０におけるＰＭＯＳ１５に代えて、直列接続され
たＰＭＯＳ１５Ａ，１５Ｂを用いた補正電流生成部１０
Ａを設けている。そして、ＰＭＯＳ１５Ａのゲートを補
正用カラム線ＣＬｃに接続すると共に、ＰＭＯＳ１５Ｂ
のゲートに選択信号ＳＬｒを与えるようにしている。ま
た、各ＰＭＯＳ１６ｉに代えて直列接続されたＰＭＯＳ
１６Ａｉ，１６Ｂｉをそれぞれ設け、これらのＰＭＯＳ
１６Ａｉのゲートを補正用カラム線ＣＬｃに共通接続す
ると共に、ＰＭＯＳ１６Ｂｉのゲートに選択信号ＳＬｉ
を与えるようにしている。更に、ＰＭＯＳ１７に代えて
直列接続されたＰＭＯＳ１７Ａ，１７Ｂを設け、このＰ
ＭＯＳ１７Ａのゲートを補正用カラム線ＣＬｃに接続す
ると共に、ＰＭＯＳ１７Ｂのゲートに選択信号ＳＬｒを
与えるようにしている。その他の構成は、図１と同様で
ある。
【００３９】図３のＲＯＭでは、補正電流生成部１０Ａ
のＰＭＯＳ１５Ａに対して電流ミラー回路を構成するよ
うに設けられた各ＰＭＯＳ１６Ａｉが、それぞれ直列接
続されたＰＭＯＳ１６Ｂｉを介して選択信号ＳＬｉで制
御される。これにより、選択されたカラム線ＣＬｉのみ
に補正電流が供給され、選択されていないカラム線に対
する補正電流の供給は停止される。その他の読み出し動
作は、図１と同様である。
のＰＭＯＳ１５Ａに対して電流ミラー回路を構成するよ
うに設けられた各ＰＭＯＳ１６Ａｉが、それぞれ直列接
続されたＰＭＯＳ１６Ｂｉを介して選択信号ＳＬｉで制
御される。これにより、選択されたカラム線ＣＬｉのみ
に補正電流が供給され、選択されていないカラム線に対
する補正電流の供給は停止される。その他の読み出し動
作は、図１と同様である。
【００４０】従って、この第２の実施形態のＲＯＭは、
第１の実施形態と同様の利点に加えて、不必要な補正電
流を停止することによって消費電力を低減できるという
利点がある。
第１の実施形態と同様の利点に加えて、不必要な補正電
流を停止することによって消費電力を低減できるという
利点がある。
【００４１】第３の実施形態 図４は、本発明の第３の実施形態を示すＲＯＭの概略の
構成図であり、図３中の要素と共通の要素には共通の符
号が付されている。このＲＯＭは、図３中の補正電流生
成部１０Ａに代えて、同一構成の補正電流生成部２０，
３０を設けている。補正電流生成部２０は、メモリセル
１ｉ，ｊに対応した補正用のオフリーク電流を生成する
もので、これらのメモリセル１ｉ， ｊと同一のディメン
ジョンを有するＮＭＯＳ２１１〜２１ｎを、補正用カラ
ム線ＣＬｃ１と接地電位ＧＮＤ間に並列接続した構成と
なっている。一方、補正電流生成部３０は、基準メモリ
セル５１〜５ｎに対応した補正用のオフリーク電流を生
成するもので、これらの基準メモリセル５１〜５ｎと同
一のディメンジョンを有するＮＭＯＳ３１１〜３１
ｎを、補正用カラム線ＣＬｃ２と接地電位ＧＮＤ間に並
列接続した構成となっている。その他の構成は、図３と
同様である。
構成図であり、図３中の要素と共通の要素には共通の符
号が付されている。このＲＯＭは、図３中の補正電流生
成部１０Ａに代えて、同一構成の補正電流生成部２０，
３０を設けている。補正電流生成部２０は、メモリセル
１ｉ，ｊに対応した補正用のオフリーク電流を生成する
もので、これらのメモリセル１ｉ， ｊと同一のディメン
ジョンを有するＮＭＯＳ２１１〜２１ｎを、補正用カラ
ム線ＣＬｃ１と接地電位ＧＮＤ間に並列接続した構成と
なっている。一方、補正電流生成部３０は、基準メモリ
セル５１〜５ｎに対応した補正用のオフリーク電流を生
成するもので、これらの基準メモリセル５１〜５ｎと同
一のディメンジョンを有するＮＭＯＳ３１１〜３１
ｎを、補正用カラム線ＣＬｃ２と接地電位ＧＮＤ間に並
列接続した構成となっている。その他の構成は、図３と
同様である。
【００４２】図４のＲＯＭでは、選択されたカラム線Ｃ
Ｌｉに対するオフリーク電流の補正が補正電流生成部２
０から行われ、基準カラム線ＣＬｒに対するオフリーク
電流の補正が補正電流生成部３０から行われる。その他
の読み出し動作は、図３と同様である。
Ｌｉに対するオフリーク電流の補正が補正電流生成部２
０から行われ、基準カラム線ＣＬｒに対するオフリーク
電流の補正が補正電流生成部３０から行われる。その他
の読み出し動作は、図３と同様である。
【００４３】従って、この第３の実施形態のＲＯＭは、
第２の実施形態のＲＯＭと同様の利点に加えて、メモリ
セル１ｉ，ｊと基準メモリセル５１〜５ｎのディメンジ
ョンが異なる場合にも、適切な補正電流を供給して精度
の高い読み出しができるという利点がある。
第２の実施形態のＲＯＭと同様の利点に加えて、メモリ
セル１ｉ，ｊと基準メモリセル５１〜５ｎのディメンジ
ョンが異なる場合にも、適切な補正電流を供給して精度
の高い読み出しができるという利点がある。
【００４４】第４の実施形態 図５は、本発明の第４の実施形態を示すＲＯＭの概略の
構成図であり、図２中の要素と共通の要素には共通の符
号が付されている。このＲＯＭは、図２のＲＯＭに補正
電流生成部４０、及びＰＭＯＳ４６，４７を追加した構
成となっている。
構成図であり、図２中の要素と共通の要素には共通の符
号が付されている。このＲＯＭは、図２のＲＯＭに補正
電流生成部４０、及びＰＭＯＳ４６，４７を追加した構
成となっている。
【００４５】補正電流生成部４０は補正用カラム線ＣＬ
ｃを有しており、この補正用カラム線ＣＬｃと接地電位
ＧＮＤ間に、メモリセル１ｉ，ｊと同様のｎ個のＮＭＯ
Ｓ４１ｊが並列に接続されている。ＮＭＯＳ４１ｊのゲ
ートは、すべて接地電位ＧＮＤに接続されてオフ状態に
設定されている。補正用カラム線ＣＬｃは、選択信号Ｓ
Ｌｒで制御されるＰＭＯＳ４２、及び常にオン状態に設
定されたＰＭＯＳ４３を介して、電源電位ＶＣＣに接続
されている。更に、補正用カラム線ＣＬｃは、プリチャ
ージ信号ＰＲで制御されるＰＭＯＳ４４を介して電源電
位ＶＣＣに接続されている。また、補正用カラム線ＣＬ
ｃには、ＰＭＯＳ４５のゲート及びドレインが接続さ
れ、このＰＭＯＳ１５のソースが電源電位ＶＣＣに接続
されている。
ｃを有しており、この補正用カラム線ＣＬｃと接地電位
ＧＮＤ間に、メモリセル１ｉ，ｊと同様のｎ個のＮＭＯ
Ｓ４１ｊが並列に接続されている。ＮＭＯＳ４１ｊのゲ
ートは、すべて接地電位ＧＮＤに接続されてオフ状態に
設定されている。補正用カラム線ＣＬｃは、選択信号Ｓ
Ｌｒで制御されるＰＭＯＳ４２、及び常にオン状態に設
定されたＰＭＯＳ４３を介して、電源電位ＶＣＣに接続
されている。更に、補正用カラム線ＣＬｃは、プリチャ
ージ信号ＰＲで制御されるＰＭＯＳ４４を介して電源電
位ＶＣＣに接続されている。また、補正用カラム線ＣＬ
ｃには、ＰＭＯＳ４５のゲート及びドレインが接続さ
れ、このＰＭＯＳ１５のソースが電源電位ＶＣＣに接続
されている。
【００４６】一方、ＰＭＯＳ４６は、ドレインがビット
線ＢＬに、ソースが電源電位ＶＣＣに、ゲートが補正用
カラム線ＣＬｃにそれぞれ接続され、ＰＭＯＳ４５に対
する電流ミラー回路を構成している。同様に、ＰＭＯＳ
４７は、ドレインが基準カラム線ＣＬｒに、ソースが電
源電位ＶＣＣに、ゲートが補正用カラム線ＣＬｃにそれ
ぞれ接続され、ＰＭＯＳ４５に対する電流ミラー回路を
構成している。
線ＢＬに、ソースが電源電位ＶＣＣに、ゲートが補正用
カラム線ＣＬｃにそれぞれ接続され、ＰＭＯＳ４５に対
する電流ミラー回路を構成している。同様に、ＰＭＯＳ
４７は、ドレインが基準カラム線ＣＬｒに、ソースが電
源電位ＶＣＣに、ゲートが補正用カラム線ＣＬｃにそれ
ぞれ接続され、ＰＭＯＳ４５に対する電流ミラー回路を
構成している。
【００４７】図５のＲＯＭでは、補正電流生成部４０の
ＰＭＯＳ４５に対して電流ミラー回路を構成するように
設けられたＰＭＯＳ４６，４７によって、それぞれビッ
ト線ＢＬ及び基準ビット線ＢＬｒに対する補正電流の供
給が行われる。その他の読み出し動作は、図１と同様で
ある。
ＰＭＯＳ４５に対して電流ミラー回路を構成するように
設けられたＰＭＯＳ４６，４７によって、それぞれビッ
ト線ＢＬ及び基準ビット線ＢＬｒに対する補正電流の供
給が行われる。その他の読み出し動作は、図１と同様で
ある。
【００４８】従って、この第４の実施形態のＲＯＭは、
各カラム線ＣＬｉに接続されるメモリセル１ｉ，１〜１
ｉ，ｎの数の偏差が小さい場合には、簡単な回路構成で
精度良くオフリーク電流の影響を排除することが可能に
なり、多数のメモリセルが並列に接続される大容量のＲ
ＯＭにおいても安定した読み出しができるという利点が
ある。
各カラム線ＣＬｉに接続されるメモリセル１ｉ，１〜１
ｉ，ｎの数の偏差が小さい場合には、簡単な回路構成で
精度良くオフリーク電流の影響を排除することが可能に
なり、多数のメモリセルが並列に接続される大容量のＲ
ＯＭにおいても安定した読み出しができるという利点が
ある。
【００４９】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｆ）のようなものがある。 （ａ） 図３中のＰＭＯＳ１２、図４中のＰＭＯＳ２
２，３２、及び図５中のＰＭＯＳ４２等は、ＰＭＯＳ６
と同じ選択信号ＳＬｒで制御されるように構成している
が、常時オン状態となるように設定しても良い。このよ
うにすると、補正用カラム線ＣＬｃ，ＣＬｃ１，ＣＬｃ
２のレベルが常にある程度低いレベルで安定しているの
で、ビット線ＢＬ及び基準ビット線ＢＬｒのレベルが上
がり易い。従って、オフリーク電流によるカラム線ＣＬ
１〜ＣＬｍ、基準カラム線ＣＬｒ、ビット線ＢＬ、及び
基準ビット線ＢＬｒのレベル口かを素早くキャンセルす
ることができる。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｆ）のようなものがある。 （ａ） 図３中のＰＭＯＳ１２、図４中のＰＭＯＳ２
２，３２、及び図５中のＰＭＯＳ４２等は、ＰＭＯＳ６
と同じ選択信号ＳＬｒで制御されるように構成している
が、常時オン状態となるように設定しても良い。このよ
うにすると、補正用カラム線ＣＬｃ，ＣＬｃ１，ＣＬｃ
２のレベルが常にある程度低いレベルで安定しているの
で、ビット線ＢＬ及び基準ビット線ＢＬｒのレベルが上
がり易い。従って、オフリーク電流によるカラム線ＣＬ
１〜ＣＬｍ、基準カラム線ＣＬｒ、ビット線ＢＬ、及び
基準ビット線ＢＬｒのレベル口かを素早くキャンセルす
ることができる。
【００５０】（ｂ） 図５中のＰＭＯＳ４５のゲート
は、ＰＭＯＳ４２のソース側に接続されているが、この
ＰＭＯＳ４２のドレイン側に接続するようにしても良
い。これによりＰＭＯＳ４５の電流供給能力が高くな
り、ＰＭＯＳ４５，４６，４７のディメンジョンを小さ
くすることができる。 （ｃ） 図５中のＰＭＯＳ４５を削除し、ＰＭＯＳ４
６，４７のゲートを補正用カラム線ＣＬｃに接続しても
良い。これにより回路が簡素化されると共に、ＰＭＯＳ
４６，４７の電流供給能力が高くなり、これらのディメ
ンジョンを更に小さくすることができる。
は、ＰＭＯＳ４２のソース側に接続されているが、この
ＰＭＯＳ４２のドレイン側に接続するようにしても良
い。これによりＰＭＯＳ４５の電流供給能力が高くな
り、ＰＭＯＳ４５，４６，４７のディメンジョンを小さ
くすることができる。 （ｃ） 図５中のＰＭＯＳ４５を削除し、ＰＭＯＳ４
６，４７のゲートを補正用カラム線ＣＬｃに接続しても
良い。これにより回路が簡素化されると共に、ＰＭＯＳ
４６，４７の電流供給能力が高くなり、これらのディメ
ンジョンを更に小さくすることができる。
【００５１】（ｄ） 図１及び図３中のＰＭＯＳ１５
（またはＰＭＯＳ１５Ａ，１５Ｂ）の電流供給能力がＰ
ＭＯＳ１２，１３に比べて極めて大きければ、これらＰ
ＭＯＳ１２，１３を削除することができる。図４中のＰ
ＭＯＳ２２，２３，３２，３３、及び図５中のＰＭＯＳ
４３についても同様である。 （ｅ） 図３中のＰＭＯＳ１５Ｂ，１７Ｂ、及び図４中
のＰＭＯＳ１７Ｂ，２５Ｂ，３５Ｂは、補正電流の大き
さが所定の電流になるように他の回路定数を設定するこ
とにより、省略することができる。
（またはＰＭＯＳ１５Ａ，１５Ｂ）の電流供給能力がＰ
ＭＯＳ１２，１３に比べて極めて大きければ、これらＰ
ＭＯＳ１２，１３を削除することができる。図４中のＰ
ＭＯＳ２２，２３，３２，３３、及び図５中のＰＭＯＳ
４３についても同様である。 （ｅ） 図３中のＰＭＯＳ１５Ｂ，１７Ｂ、及び図４中
のＰＭＯＳ１７Ｂ，２５Ｂ，３５Ｂは、補正電流の大き
さが所定の電流になるように他の回路定数を設定するこ
とにより、省略することができる。
【００５２】（ｆ） 図１中のＰＭＯＳ１６１〜１
６ｍ、図３及び図４中のＰＭＯＳ１６Ａ１〜１６Ａｍ、
及び図５中のＰＭＯＳ４６は、それぞれ１つのＰＭＯＳ
で構成しているが、同一サイズのＰＭＯＳを複数個並列
に設けた構成とし、各ビット線ＢＬ１〜ＢＬｍに供給す
べき補正電流の大きさに応じて、必要な数のＰＭＯＳを
接続するようにしても良い。これにより、各ビット線Ｂ
Ｌ１〜ＢＬｍに供給する補正電流の開きが大きい場合に
も、配線パターン等のディメンジョンを変更すること無
く、柔軟に対応することができる。
６ｍ、図３及び図４中のＰＭＯＳ１６Ａ１〜１６Ａｍ、
及び図５中のＰＭＯＳ４６は、それぞれ１つのＰＭＯＳ
で構成しているが、同一サイズのＰＭＯＳを複数個並列
に設けた構成とし、各ビット線ＢＬ１〜ＢＬｍに供給す
べき補正電流の大きさに応じて、必要な数のＰＭＯＳを
接続するようにしても良い。これにより、各ビット線Ｂ
Ｌ１〜ＢＬｍに供給する補正電流の開きが大きい場合に
も、配線パターン等のディメンジョンを変更すること無
く、柔軟に対応することができる。
【００５３】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、読み出し線及び基準読み出し線に接続されて
選択されていないメモリセルに流れるオフリーク電流に
対応する補正電流を生成し、これらの読み出し線及び基
準読み出し線に供給する補正電流供給手段を有してい
る。これにより、読み出し線及び基準読み出し線に流れ
るオフリーク電流の影響が排除され、選択されたメモリ
セルの状態がセンスアンプによって誤り無く読み出され
るという効果がある。
によれば、読み出し線及び基準読み出し線に接続されて
選択されていないメモリセルに流れるオフリーク電流に
対応する補正電流を生成し、これらの読み出し線及び基
準読み出し線に供給する補正電流供給手段を有してい
る。これにより、読み出し線及び基準読み出し線に流れ
るオフリーク電流の影響が排除され、選択されたメモリ
セルの状態がセンスアンプによって誤り無く読み出され
るという効果がある。
【００５４】第２の発明によれば、補正電流供給手段
は、選択線と同数の並列接続された補正用ＭＯＳと、こ
れらに流れるオフリーク電流を供給する第１のＭＯＳ
と、この第１のＭＯＳに対して電流ミラー回路を構成す
る第２及び第３のＭＯＳを有している。これにより、第
２及び第３のＭＯＳから精度の良い補正電流を読み出し
線及び基準読み出し線に供給することができるという効
果がある。
は、選択線と同数の並列接続された補正用ＭＯＳと、こ
れらに流れるオフリーク電流を供給する第１のＭＯＳ
と、この第１のＭＯＳに対して電流ミラー回路を構成す
る第２及び第３のＭＯＳを有している。これにより、第
２及び第３のＭＯＳから精度の良い補正電流を読み出し
線及び基準読み出し線に供給することができるという効
果がある。
【００５５】第３の発明によれば、複数のカラム線を有
する読み出し線に対して、各カラム線毎に第１のＭＯＳ
に対して電流ミラー回路を構成する第２のＭＯＳを設け
ている。これにより、カラム線毎に最適な第１の補正電
流を供給することが可能になり、大規模なＲＯＭにおい
ても読み出し誤りを無くすことができるという効果があ
る。
する読み出し線に対して、各カラム線毎に第１のＭＯＳ
に対して電流ミラー回路を構成する第２のＭＯＳを設け
ている。これにより、カラム線毎に最適な第１の補正電
流を供給することが可能になり、大規模なＲＯＭにおい
ても読み出し誤りを無くすことができるという効果があ
る。
【００５６】第４の発明によれば、読み出し線に対する
第１の補正電流と、基準読み出し線に対する第２の補正
電流の生成回路を、それぞれ独立した構成としている。
これにより、メモリセルと基準メモリセルのディメンジ
ョンが異なっていても、それらに対応した精度の良い補
正電流を生成することができるという効果がある。
第１の補正電流と、基準読み出し線に対する第２の補正
電流の生成回路を、それぞれ独立した構成としている。
これにより、メモリセルと基準メモリセルのディメンジ
ョンが異なっていても、それらに対応した精度の良い補
正電流を生成することができるという効果がある。
【図１】本発明の第１の実施形態を示すＲＯＭの概略の
構成図である。
構成図である。
【図２】従来のＲＯＭの概略の構成図である。
【図３】本発明の第２の実施形態を示すＲＯＭの概略の
構成図である。
構成図である。
【図４】本発明の第３の実施形態を示すＲＯＭの概略の
構成図である。
構成図である。
【図５】本発明の第４の実施形態を示すＲＯＭの概略の
構成図である。
構成図である。
１ｉ，ｊ メモリセル ２ｉ，３ｉ，４，６，７，８，１５，１６ｉ、１７
ＰＭＯＳ ５ｊ 基準メモリセル ９ センスアンプ １０，１０Ａ，２０，３０，４０ 補正電流生成部 ＢＬ ビット線 ＢＬｒ 基準ビット線 ＣＬｃ，ＣＬｃ１，ＣＬｃ２ 補正用カラム線 ＣＬｉ カラム線 ＣＬｒ 基準カラム線 ＷＬｊ ワード線
ＰＭＯＳ ５ｊ 基準メモリセル ９ センスアンプ １０，１０Ａ，２０，３０，４０ 補正電流生成部 ＢＬ ビット線 ＢＬｒ 基準ビット線 ＣＬｃ，ＣＬｃ１，ＣＬｃ２ 補正用カラム線 ＣＬｉ カラム線 ＣＬｒ 基準カラム線 ＷＬｊ ワード線
Claims (4)
- 【請求項１】 選択信号に対応して活性化される複数の
選択線と、 前記複数の選択線に交差して配置された読み出し線と、 前記複数の選択線と前記読み出し線の交差箇所に選択的
に配置され、活性化された該選択線によってオン状態と
なる絶縁ゲート型トランジスタで構成された複数のメモ
リセルと、 前記複数の選択線に交差して配置された基準読み出し線
と、 前記複数の選択線と前記基準読み出し線の各交差箇所に
配置され、活性化された該選択線によってオン状態とな
る絶縁ゲート型トランジスタで構成された複数の基準メ
モリセルと、 前記読み出し線と前記基準読み出し線の電位差に基づい
て、前記選択信号で指定された選択線と該読み出し線の
交差箇所のメモリセルの状態を判定するセンスアンプ
と、 前記読み出し線に接続されて前記選択線で指定されてい
ないメモリセルに流れるオフリーク電流に対応する補正
電流を生成して該読み出し線及び前記基準読み出し線に
供給する補正電流供給手段とを、 備えたことを特徴とする読み出し専用メモリ。 - 【請求項２】 前記補正電流供給手段は、 並列接続されてオフ状態に設定された前記選択線と同数
の補正用絶縁ゲート型トランジスタと、 前記補正用絶縁ゲート型トランジスタに流れる第２のオ
フリーク電流を供給する第１の絶縁ゲート型トランジス
タと、 前記第１の絶縁ゲート型トランジスタに対して電流ミラ
ー回路を構成し、前記第２のオフリーク電流に対応して
第１の補正電流を前記読み出し線に供給する第２の絶縁
ゲート型トランジスタと、 前記第１の絶縁ゲート型トランジスタに対して電流ミラ
ー回路を構成し、前記第２のオフリーク電流に対応して
第２の補正電流を前記基準読み出し線に供給する第３の
絶縁ゲート型トランジスタとを、 有することを特徴とする請求項１記載の読み出し専用メ
モリ。 - 【請求項３】 前記読み出し線は、 前記複数の選択線に交差して配置されてカラム選択信号
でいずれか１つが選択される複数のカラム線と、 前記カラム選択信号で選択されたカラム線を前記センス
アンプに接続するビット線とを有し、 前記補正電流供給手段は、 並列接続されてオフ状態に設定された前記選択線と同数
の補正用絶縁ゲート型トランジスタと、 前記補正用絶縁ゲート型トランジスタに流れる第２のオ
フリーク電流を供給する第１の絶縁ゲート型トランジス
タと、 前記第１の絶縁ゲート型トランジスタに対して電流ミラ
ー回路を構成し、前記第２のオフリーク電流に対応して
第１の補正電流を前記複数のカラム線に供給する複数の
第２の絶縁ゲート型トランジスタと、 前記第１の絶縁ゲート型トランジスタに対して電流ミラ
ー回路を構成し、前記第２のオフリーク電流に対応して
第２の補正電流を前記基準読み出し線に供給する第３の
絶縁ゲート型トランジスタとを、 有することを特徴とする請求項１記載の読み出し専用メ
モリ。 - 【請求項４】 前記補正電流供給手段は、 並列接続されてオフ状態に設定された前記選択線と同数
の第１の補正用絶縁ゲート型トランジスタと、 前記第１の補正用絶縁ゲート型トランジスタに流れる第
２のオフリーク電流を供給する第１の絶縁ゲート型トラ
ンジスタと、 前記第１の絶縁ゲート型トランジスタに対して電流ミラ
ー回路を構成し、前記第２のオフリーク電流に対応して
第１の補正電流を前記読み出し線に供給する第２の絶縁
ゲート型トランジスタと、 並列接続されてオフ状態に設定された前記選択線と同数
の第２の補正用絶縁ゲート型トランジスタと、 前記第２の補正用絶縁ゲート型トランジスタに流れる第
３のオフリーク電流を供給する第３の絶縁ゲート型トラ
ンジスタと、 前記第３の絶縁ゲート型トランジスタに対して電流ミラ
ー回路を構成し、前記第３のオフリーク電流に対応して
第２の補正電流を前記基準読み出し線に供給する第４の
絶縁ゲート型トランジスタとを、 有することを特徴とする請求項１記載の読み出し専用メ
モリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000051527A JP3568868B2 (ja) | 2000-02-28 | 2000-02-28 | 読み出し専用メモリ |
| US09/662,650 US6404666B1 (en) | 2000-02-28 | 2000-09-14 | Read only memory having correction current supplying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000051527A JP3568868B2 (ja) | 2000-02-28 | 2000-02-28 | 読み出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001243783A true JP2001243783A (ja) | 2001-09-07 |
| JP3568868B2 JP3568868B2 (ja) | 2004-09-22 |
Family
ID=18573170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000051527A Expired - Fee Related JP3568868B2 (ja) | 2000-02-28 | 2000-02-28 | 読み出し専用メモリ |
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|---|---|
| US (1) | US6404666B1 (ja) |
| JP (1) | JP3568868B2 (ja) |
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| JP2014002825A (ja) * | 2012-06-20 | 2014-01-09 | Fujitsu Semiconductor Ltd | 半導体記憶装置及びその消去ベリファイ方法 |
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