JPH059878B2 - - Google Patents

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JPH059878B2
JPH059878B2 JP61298398A JP29839886A JPH059878B2 JP H059878 B2 JPH059878 B2 JP H059878B2 JP 61298398 A JP61298398 A JP 61298398A JP 29839886 A JP29839886 A JP 29839886A JP H059878 B2 JPH059878 B2 JP H059878B2
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JP
Japan
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partial bit
bit lines
semiconductor memory
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JP61298398A
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Tooru Furuyama
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Original Assignee
Tokyo Shibaura Electric Co Ltd
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Publication date
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Priority to EP87311050A priority patent/EP0273639B1/en
Priority to KR1019870014302A priority patent/KR910006112B1/ko
Priority to DE87311050T priority patent/DE3787163T2/de
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Publication of JPH059878B2 publication Critical patent/JPH059878B2/ja
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は書込み、読出しが可能なランダムア
クセス型半導体メモリ、特に大容量のダイナミツ
ク型の半導体メモリに関する。
（従来の技術） 半導体メモリは素子微細化技術等の発展によ
り、これまで着実に大容量化を進めてきた。しか
しながら、近年、微細化の速度が遅れ気味になつ
てきており、これまでのようなバイナリ情報記憶
用のセルを使用していたのでは大容量化の速度も
鈍化せざるを得ない。そこで考えられるのが。セ
ル１個に対して多値の情報を記憶する方式であ
る。この方式のメモリは１個のメモリセルに２値
（１ビツト）のバイナリ情報を記憶するのではな
く、４値（２ビツト）や８値（３ビツト）を記憶
するものである。すなわち、ｎ値記憶の場合には
（１／ｎ）個のセルで従来のバイナリ情報方式の
ものと同一の記憶情報量を確保することができ
る。
このような多値情報記憶メモリの一例として、
Digest of Techinical Papers ISSCC1985の第
246頁ないし第247頁の「A16−Levels／Cell
Dynamic Memory」や、特開昭50−62233号公
報に記載されている発明のように、１群にまとめ
られたデイジタル信号をアナログ信号に変換し、
このアナログ信号を記憶するものが知られてい
る。
しかるに、上記各従来技術では、時系列的に何
サイクルか費やしてデータを読出すようにしてい
るので、アクセス時間が遅くなるという欠点があ
る。例えば上記各従来技術のうち、前者ではアク
セス時間に50μsないし100μs程度要しており、こ
の値は通常の２値記憶ダイナミツクRAMの100
倍ないし1000倍程度である。
また、前者の例ではワード線の電位を階段状に
制御する必要があり、このレベル発生にはかなり
難しい回路技術を要する。また、後者の例でも、
ビツト線に対する書込みレベルを発生させるた
め、駆動電流の大きな中間電位発生回路が必要で
あり、この場合にも高度な回路技術が必要であ
る。
このように従来技術では、製造価格の安価を第
１義とするダイナミツクRAMの設計方針にそぐ
わないものとなつてしまう。
（発明が解決しようとする問題点） このように従来の多値情報記憶方式の半導体メ
モリではアクセス時間が長い、製造価格が高価と
なる、等の欠点がある。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、従来のバイナリ情報
記憶方式のものと同等のアクセス時間を持ち、複
雑で高精度の制御を要する回路技術も必要とせ
ず、従来の半導体メモリで確立された回路技術に
より十分に実現できる多値記憶方式の半導体メモ
リを提供することにある。
［発明の構成］ （問題点を解決するための手段） この発明の半導体メモリは、それぞれｎ値の情
報をｎ値の異なる電位として記憶する複数個のメ
モリセルと、上記複数個のメモリセルのうちアド
レス信号によつて指定されたものの記憶電位が与
えられ、（ｎ−１）本の部分ビツト線に分割され
たビツト線と、上記（ｎ−１）本の各部分ビツト
線の電位をそれぞれ異なる基準電位と比較する
（ｎ−１）個のセンスアンプとから構成されてい
る。
（作用） この発明の半導体メモリでは、複数個の各メモ
リセルに対してｎ値の情報をｎ値の異なる電位と
して記憶させる。また、ビツト線を（ｎ−１）本
の部分ビツト線に分割し、各部分ビツト線をスイ
ツチ素子を介して接続することにより、（ｎ−１）
本の部分ビツト線を任意に分離もしくは接続でき
るようにしておく。そして、データの読み出し時
には、（ｎ−１）本の部分ビツト線を接続した状
態で一つのメモリセルの記憶電位を読み出した
後、スイツチ素子を非導通状態にしてビツト線を
（ｎ−１）本の部分ビツト線に分離する。この後、
（ｎ−１）本の各部分ビツト線の電位を（ｎ−１）
個のセンスアンプでそれぞれ異なる基準電位を用
いて検出する。他方、データの書込み時には、
（ｎ−１）本の部分ビツト線を分離した状態で各
部分ビツト線に書込みデータに応じた電位を供給
した後、スイツチ素子を導通状態にして（ｎ−
１）本の部分ビツト線を接続する。この後、（ｎ
−１）本の各部分ビツト線電位の容量分割により
ビツト線電位が決定され、この電位が選択されて
いるメモリセルに書込まれる。
（実施例） 以下、図面を参照してこの発明を実施例により
説明する。
第１図はこの発明の半導体メモリを４値情報
（２ビツト）記憶方式のダイナミツクRAMに実
施した場合の回路図である。このメモリでは例え
ば１カラム当り256ロウが割当てられており、第
１図ではそのうちの１カラム分のみが図示されて
いる。
図において、BL１，１はビツト線対であ
り、このビツト線対BL１，１それぞれは３本
の部分ビツト線BL１ａ，BL１ｂ，BL１ｃ，
１ａ，１，１に分割されており、かつ
各３本の部分ビツト線BL１ａ，BL１ｂ，BL１
ｃ及び１，１，１はそれぞれ各
ＮチヤネルのMOSトランジスタ１１で接続され
ている。これらのトランジスタ１１のゲートには
制御信号SWTが供給されるようになつている。
上記ビツト線対BL１，１の延長方向と交差
するように256本のワード線WL０ないしWL２５
５、２本のスペアワード線SWL０，SWL１、３
対のダミーワード線DWL１，１，DWL２，
DWL２，DWL３，３及び３対のデータ入
出力線Ｉ／Ｏ１，１，Ｉ／Ｏ２，
２、Ｉ／Ｏ３，３が設けられている。この
うち86本のワード線WL０ないしWL８５と２本
のダミーワード線DWL１，１及び１対のデ
ータ入出力線Ｉ／Ｏ１，１は１対の部分ビ
ツト線BL１ａ，１に、86本のワード線WL
８６ないしWL１７１と２本のダミーワード線
DWL２，２及び１対のデータ入出力線Ｉ／
Ｏ２，２は１対の部分ビツト線BL１ｂ，
BL１ｂにそれぞれ属しており、さらに86本のワ
ード線WL１７２ないしWL２５５と２本のスペ
アワード線SWL０，SWL１と２本のダミーワー
ド線DWL３，３及び１対のデータ入出力線
Ｉ／Ｏ３，３は１対の部分ビツト線BL１
ｃ，１に属している。
上記各ワード線WL及び各スペアワード線SWL
それぞれと上記各部分ビツト線BL１ａ，BL１
ｂ，BL１ｃ，１，１，１のいず
れか一本との交点にはメモリセル１２が設けられ
ている。また、ダミーワード線DWL，と上
記各部分ビツト線BL１ａ，BL１ｂ，BL１ｃ，
BL１ａ，１，１それぞれの交点には
ダミーメモリセル１３が設けられている。
また、上記一対の部分ビツト線毎にセンスアン
プSA１，SA２，SA３がそれぞれ設けられてい
る。これら各センスアンプSA１，SA２，SA３
はそれぞれ対応する部分ビツト線間に接続されて
いると共に上記３対のデータ入出力線Ｉ／Ｏ，
Ｉ／Ｏの対応するものにそれぞれ接続されてい
る。これらセンスアンプSA１，SA２，SA３に
はそれぞれ２種類の制御信号SEN、CLSが供給
されるようになつており、一方の制御信号SEN
が例えばＨレベルにされている期間にセンスアン
プとしての動作を行ない、他方の制御信号CLSが
例えばＨレベルにされている期間にセンスしたデ
ータを対応するデータ入出力線Ｉ／Ｏ，に
出力するとともに対応するデータ入出力線Ｉ／
Ｏ，に与えられる書き込み用データを取込
んで対応する部分ビツト線に出力する。なお、上
記制御信号CLSはカラムデコーダCDから出力さ
れる。
また、ここでは図示していないが、ビツト線対
に対する負荷回路、データの読み出し時に上記セ
ンスアンプSA１，SA２，SA３の出力に基づい
て２ビツト線のデータを出力するデータ出力回路
と、データの書き込み時に外部からの２ビツトの
書き込みデータに基づき上記部分ビツト線に対す
る書き込み用データを発生するデータ書き込み回
路とが設けられている。
第２図は上記実施例回路におけるビツト線対に
対する負荷回路の構成を示す回路図である。この
負荷回路において、一方のビツト線BLと電源電
圧Vccの1/2の電位（1/2）Vccの印加点との間には
プリチヤージ用のＮチヤネルMOSトランジスタ
２１が、他方のビツト線BLと（1/2）Vcc印加点
との間にもプリチヤージ用のＮチヤネルMOSト
ランジスタ２２がそれぞれ挿入されており、さら
にビツト線BL，相互間にはイコライズ用のＮ
チヤネルMOSトランジスタ２３が挿入されてい
る。そして、これらのトランジスタ２１，２２，
２３の各ゲートには制御信号EQLが並列に供給
されるようになつている。
第３図は上記実施例回路におけるメモリセル１
２もしくはダミーメモリセル１３の具体的な構成
を示す回路図である。このメモリセルもしくはダ
ミーメモリセルは、図示するようにデータ記憶用
のキヤパシタ３１と、このキヤパシタ３１を選択
するためのＮチヤネルMOSトランジスタ３２と
で構成され、トランジスタ３２のゲートが対応す
るワード線WLもしくはスペアワード線SWLある
いはダミーワード線DWL，に接続され、キ
ヤパシタ３１側とは反対側のドレインがビツト線
BLもしくはBLに接続されている。なお、上記の
ようにビツト線BLが３本の部分ビツト線に分割
されている場合、メモリセル１２内のキヤパシタ
３１のキヤパシタンスをCsとすると、ダミーセ
ル１３内のキヤパシタ３１のキヤパシタンスはお
よそ（1/3）Cs程度となるように設定されてい
る。また、メモリセル１２に記憶すべき４値の電
位は電源電圧をVccとすると、例えば０，（1/3）
Vcc，（2/3）Vcc，Vccとする。このとき、部分ビ
ツト線対BL１ａ，１に接続されているダミ
ーセル１３には予め（1/6）Vccの電位が、部分ビ
ツト線対BL１ｂ，１に接続されているダミ
ーセル１３には予め（1/2）Vccの電位が、部分ビ
ツト線対BL１ｃ，１に接続されているダミ
ーセル１３には予め（5/6）Vccの電位が、それぞ
れ記憶されており、これらの電位はメモリセル１
２からのデータ読み出し時にセンスアンプSA１，
SA２，SA３それぞれに基準電位として供給され
る。なお、ダミーセル１３に予め記憶される（1/
６）Vcc、（1/2）Vcc、（5/6）Vccの電位はそれぞ
れ、図示しない電位発生回路で形成されるように
なつている。
第４図は上記実施例回路におけるデータ出力回
路の構成を示す回路図である。前記センスアンプ
SA１，SA２，SA３に接続されている３対のデ
ータ入出力線Ｉ／Ｏ１，１，Ｉ／Ｏ２，
Ｉ／Ｏ２，Ｉ／Ｏ３，３のうち、Ｉ／Ｏ３
とＩ／Ｏ２のデータがナンドゲート４１に、Ｉ／
Ｏ１と２のデータがナンドゲート４２にそ
れぞれ供給され、両ナンドゲート４１，４２の出
力はナンドゲート４３に供給される。また、
Ｏ３とＩ／Ｏ２のデータがナンドゲート４４に、
Ｉ／Ｏ１と２のデータがナンドゲート４５
にそれぞれ供給され、両ナンドゲート４４，４５
の出力はナンドゲート４６に供給される。さら
に、Ｉ／Ｏ２のデータが直列接続された２個のイ
ンバータ４７，４８の初段に供給され、２
のデータが直列接続された２個のインバータ４
９，５０の初段に供給される。そして、２ビツト
の読み出しデータのうちＤ１はナンドゲート４３
から、１はナンドゲート４６から、Ｄ２はイン
バータ４８から、２はインバータ５０からそれ
ぞれ出力される。
第５図は上記実施例回路におけるデータ書き込
み回路の構成を示す回路図である。外部から供給
される２ビツトの書き込み用データＤ１，１，
Ｄ２，２のうち、Ｄ１とＤ２がナンドゲート６
１に供給され、このナンドゲート６１の出力はイ
ンバータ６２に供給されている。１と２はノ
アゲート６３に供給され、このノアゲート６３の
出力はインバータ６４に供給されている。さら
に、Ｄ１とＤ２がノアゲート６５に供給され、こ
のノアゲート６５の出力はインバータ６６に供給
されている。またさらに、１と２がナンドゲ
ート６７に供給され、このナンドゲート６７の出
力はインバータ６８に供給されている。そして、
上記インバータ６２，６４の出力が前記データ入
出力線Ｉ／Ｏ３，３に、Ｄ２と２がその
まま前記データ入出力線Ｉ／Ｏ２，２に、
インバータ６６，６４の出力が前記データ入出力
線Ｉ／Ｏ１，１にそれぞれ供給される。
次に上記のような構成のメモリの動作を第６図
のタイミングチヤートを用いて説明する。まず、
データの読み出し動作の場合、各メモリセル１２
には予め前記のように０，（1/3）Vcc，（2/3）
V′cc，Vccからなる４値の電位のいずれか一つが
記憶されているとする。
始めに、制御信号EQLはＨレベルになつてお
り、第２図中のトランジスタ２１，２２，２３が
それぞれ導通している。このとき、制御信号
SWTもＨレベルになつており、第１図中の各ト
ランジスタ１１は導通しており、３本の部分ビツ
ト線BL１ａ，BL１ｂ，BL１ｃと，１
ｂ，１はそれぞれ１本につながつた状態に
なつている。なお、制御信号SWTのＨレベル電
位は、トランジスタ１１の導通抵抗が十分に小さ
くなるように、ビツト線電位の最高レベルVccよ
りも高く設定されるのが好ましい。この結果、各
部分ビツト線BL１ａ，１、BL１ｂ，１
ｂ，BL１ｃ，１は全て（1/2）Vccの電位に
プリチヤージされている。
次に制御信号EQLがＬレベルに低下し、ビツ
ト線のプリチヤージが完了する。プリチヤージ完
了後、外部からのアドレスに基づいて256本のワ
ード線WLのいずれか１本が選択され、Ｈレベル
に駆動される。これにより、選択されたワード線
WLに接続されている１個のメモリセル１２が動
作し、予め記憶している電位をビツト線BL１も
しくは１に読み出す。上記メモリセル１２か
らの読み出し電位は１本に接続されたそれぞれ３
本の部分ビツト線BL１ａ，BL１ｂ，BL１ｃ、
もしくは１，１，１に伝達され
るものであるが、ここでは例えば部分ビツト線
BL１ａ，BL１ｂ，BL１ｃ側に伝達されたとす
る。
この後、制御信号SWTがＬレベルに低下して
第１図中の各トランジスタ１１が非導通となり、
各ビツト線BL１，１それぞれが３本の部分ビ
ツト線BL１ａ，BL１ｂ，BL１ｃ，１，
BL１ｂ，１に分離される。分離後も部分ビ
ツト線BL１ａ，BL１ｂ，BL１ｃそれぞれの電
位は変化せず、同電位に保たれる。次に、上記選
択されたワード線WLに対応して各１対のダミー
ワード線DWL１，１，DWL２，２，
DWL３，３のうちそれぞれ１，
２，３が同時に選択され、Ｈレベルに駆動
される。これによりダミーセル１３が動作する。
なお、選択されたワード線WLに接続されている
メモリセル１２がビツト線１側に接続されて
いる場合には、これに対応してDWL１，DWL
２，DWL３がそれぞれ選択される。ここで部分
ビツト線BL１ａ，１に接続されているダミ
ーセル１３には予め（1/6）Vccの電位が記憶され
ているので、ダミーセル１３が動作すると部分ビ
ツト線１には（1/6）Vccの電位が読み出さ
れる。同様に、部分ビツト線１には（1/2）
Vccの電位が、部分ビツト線１には（5/6）
Vccの電位がそれぞれ読み出される。
各部分ビツト線１，１、１そ
れぞれにダミーセル１３の記憶電位が読み出され
た後に、制御信号SENがＨレベルにされる。こ
れにより３個のセンスアンプSA１，SA２，SA
３が動作を開始する。すなわち、センスアンプ
SA１は分ビツト線BL１ａと１との電位差
を増幅する。同様に、センスアンプSA２，SA３
は部分ビツト線BL１ｂと１と、BL１ｃと
BL１ｃとそれぞれの電位差を増幅する。この後、
カラムデコーダCDから出力される制御信号CSL
がＨレベルにされ、センスアンプSA１，SA２，
SA３で増幅された各部分ビツト線対のデータが
対応する各ータ入出力線対Ｉ／Ｏ１，１，
Ｉ／Ｏ２，２，Ｉ／Ｏ３，３に出力
される。
ここで、選択されたメモリセル１２の記憶電位
が０の場合、この値はダミーセル１３で記憶され
ている３値の電位（1/6）Vcc、（1/2）Vcc、（5/6）
Vccのいずれよりも低いので、センスアンプSA
１，SA２，SA３による増幅後、部分ビツト線
BL１ａ，BL１ｂ，BL１ｃそれぞれはＬレベル
に、部分ビツト線１，１，１そ
れぞれはＨレベルにされる。また、選択されたメ
モリセル１２の記憶電位が（1/3）Vccの場合、こ
の値はダミーセル１３で記憶されている電位（1/
６）Vccよりは高く、（1/2）Vccと（5/6）Vccより
も低いので、センスアンプSA１，SA２，SA３
による増幅後、部分ビツト線BL１ａがＨレベル
に、１がＬレベルにされ、BL１ｂとBL１
ｃそれぞれはＬレベルに、部分ビツト線１
と１それぞれはＨレベルにされる。
以下、同様にメモリセル１２の記憶電位に応じ
て、センスアンプSA１，SA２，SA３による増
幅後の部分ビツト線は第７図に示すようなレベル
にされる。各データ入出力線対Ｉ／Ｏ１，
１，Ｉ／Ｏ２，２，Ｉ／Ｏ３，３に
はこのようなデータが出力され、これらのデータ
に基づき第４図に示すデータ出力回路から２ビツ
トのデータが出力される。例えば、Ｉ／Ｏ１
（BL１ａ）がＬレベル、１（１）Ｈ
レベル、Ｉ／Ｏ２（BL１ｂ）がＬレベル、
Ｏ２（１）がＨレベル、Ｉ／Ｏ３（BL１
ｃ）がＬレベル、３（１）がＨレベ
ルのときには、データＤ１とＤ２とは共にＬレベ
ルとなる。また、各部分ビツト線のデータと出力
データＤ１，Ｄ２との関係は第７図に示す通りで
ある。
なお、ここでダミーセル１３内のキヤパシタ３
１の値がメモリセル１２のそれの1/3に設定され
ている理由は、メモリセル１２から読み出された
電位が３本の部分ビツト線に伝達されたとき、メ
モリセル１２からの読み出し電荷が３本の部分ビ
ツト線それぞれに存在している寄生容量により1/
３に分割されるからである。すなわち、ダミーセ
ル１３内のキヤパシタ３１の値をメモリセルの1/
３に設定しておけば、同じ程度の電荷で電位差の
増幅を行なうことができる。
データの書き込み動作は、ビツト線のプリチヤ
ージが完了した後に外部から２ビツトの書き込み
用データを供給することにより開始される。すな
わち、２ビツトのデータＤ１，Ｄ２に基づき、前
記第５図に示す書き込み回路によつて３対のデー
タ入出力線Ｉ／Ｏ１，１，Ｉ／Ｏ２，
Ｏ２，Ｉ／Ｏ３，３に供給されるデータが
形成される。このデータがセンスアンプSA１，
SA２，SA３に供給された後に、各センスアンプ
によつて対応する部分ビツト線にこれらのデータ
が供給される。このとき、各部分ビツト線は各ト
ランジスタ１１によつて分離されている。この
後、センスアンプSAが非活性にされ、各部分ビ
ツト線をフローテイング状態にし、さらに各トラ
ンジスタ１１が導通して３本の部分ビツト線が接
続される。これにより、ビツト線BLの電位が３
本の部分ビツト線に存在している寄生容量によつ
て電荷再分配により決定され、この電位が選択さ
れているメモリセル１２に書き込まれる。例え
ば、２ビツト線のデータのうちＤ１がＨレベルで
Ｄ２がＬレベルの場合、第５図の書き込み回路で
は部分ビツト線BL１ａがＨレベルで、部分ビツ
ト線BL１ｂ，BL１ｃがＬレベルとなるようなデ
ータが形成される。ここで、３本の部分ビツト線
BL１ａ，BL１ｂ，BL１ｃに存在している寄生
容量の値が等しいとすると、部分ビツト線BL１
ａのＨレベル電位Vccが三つに分割されるので、
結局、メモリセル１２に書込まれる電位は（1/3）
Vccになる。読み出し後の再書込み動作もこれと
同様である。
このように、メモリセル１２からデータを読み
出す場合には、センスアンプSA１，SA２，SA
３を一斉に動作させるようにしているので、従来
のバイナリ記憶方式のダイナミツクRAMとほと
んど同じ高速アクセス時間が実現できる。また、
ビツト線電位、ワード線電位等でメモリセルの記
憶電位に対応する中間電位を階段状に発生する必
要がないので、制御回路の構成が簡単になるとい
う利点を有するものである。
なお、上記実施例において、ダミーセル１３が
メモリセル１２と同様に１個のキヤパシタとトラ
ンジスタとから構成されている場合について説明
したが、これは他の方式のものを使用するように
してもよい。また、前記トランジスタ１１として
Ｎチヤネルのものを使用する場合について説明し
たが、これはＮチヤネル替わりにＰチヤネルの
MOSトランジスタやCMOSトランスフアゲート
を使用するようにしてもよい。なお、Ｐチヤネル
MOSトランジスタを使用する場合には、これら
を導通させるときに制御信号SWTがＬレベルに
され、このＬレベル電位はそれぞれのの導通抵抗
が十分に小さくなるように、ビツト線電位の最低
レベル０よりも低い電位に設定されるのが好まし
い。
さらに、上記実施例では各部分ビツト線対毎に
それぞれ一対のデータ入出力線Ｉ／Ｏ，を
設ける場合について説明したが、これは各部分ビ
ツト線対毎に複数対設けるように構成してもよ
い。また、ビツト線を（1/2）Vccの電位にプリチ
ヤージする場合について説明したが、これもこの
電位に限定されるものではない。さらにまた、各
ビツト線対に対してそれぞれ独自に負荷回路を設
ける場合について説明したが、これは各カラム毎
に設けるようにしてもよい。
［発明の効果］ 以上説明したようにこの発明によれば、従来の
バイナリ情報記憶方式のものと同等のアクセス時
間を持ち、複雑で高精度の制御を要する回路技術
も必要とせず、従来の半導体メモリで確立された
回路技術により十分に実現できる多値記憶方式の
半導体メモリを提供することができる。
【図面の簡単な説明】
第１図はこの発明の半導体メモリの一実施例の
構成を示す回路図、第２図ないし第５図はそれぞ
れ上記実施例回路の各部を具体的に示す回路図、
第６図は上記実施例回路の動作を示すタイミング
チヤート、第７図は上記実施例回路における入出
力データをまとめて示す図である。 BL１，１……ビツト線、BL１ａ，１
ａ，BL１ｂ，１，BL１ｃ，１……部
分ビツト線、WL……ワード線、SWL……スペア
ワード線、DWL１，１，DWL２，
２，DWL３，３……ダミーワード線、SA
１，SA２，SA３……センスアンプ、１１……Ｎ
チヤネルのMOSトランジスタ、１２……メモリ
セル、１３……ダミーセル。

Claims (1)

  1. 【特許請求の範囲】 １ それぞれ情報記憶用のキヤパシタと選択用の
    トランジスタとからなり、それぞれｎ値の情報を
    ｎ値の異なる電位として記憶する複数個のメモリ
    セルと、 上記複数個のメモリセルのうちアドレス信号に
    よつて指定されたものの記憶電位が与えられ、各
    カラム毎に（ｎ−１）本の部分ビツト線に分割さ
    れたビツト線と、 上記（ｎ−１）本の部分ビツト線間を接続する
    （ｎ−２）個のスイツチ素子と、 上記（ｎ−１）本の部分ビツト線の電位をそれ
    ぞれ異なる基準電位と比較し、各カラム毎に（ｎ
    −１）個ずつ設けられたセンスアンプと を具備したことを特徴とする半導体メモリ。 ２ 前記ｎの値が2mであり、前記各メモリセルが
    それぞれｍビツトの情報を記憶する特許請求の範
    囲第１項に記載の半導体メモリ。 ３ 前記ビツト線がビツト線対で構成されている
    特許請求の範囲第１項に記載の半導体メモリ。 ４ 前記（ｎ−１）個の各センスアンプで使用さ
    れる基準電位が（ｎ−１）個のダミーセルでそれ
    ぞれ発生される特許請求の範囲第１項に記載の半
    導体メモリ。 ５ 前記ダミーセルが情報記憶用のキヤパシタと
    選択用のトランジスタとから構成されている特許
    請求の範囲第４項に記載の半導体メモリ。 ６ 前記（ｎ−１）個のセンスアンプの出力が供
    給されるデータ検出手段が設けられ、前記メモリ
    セルからのデータ読出しの際に前記（ｎ−１）本
    の部分ビツト線の電位のうち１本（０≦１≦ｎ−
    １）がそれぞれの基準電位よりも高レベルである
    と前記センスアンプで判定されるときに、データ
    検出手段がこれをｎ値の情報のうち（ｌ＋１）番
    目の情報レベルとして出力する特許請求の範囲第
    １項に記載の半導体メモリ。 ７ 前記メモリセルに対してデータの書き込みを
    行うデータ書込み手段が設けられ、このデータ書
    込み手段は前記（ｎ−１）本の各部分ビツト線電
    位のうち１本（０≦１≦ｎ−１）を高レベルに、
    残り全てを低レベルに設定した後、前記スイツチ
    素子を導通させて（ｎ−１）本の各部分ビツト線
    を短絡させることによりデータの書き込みが行わ
    れる特許請求の範囲第１項に記載の半導体メモ
    リ。 ８ 前記（ｎ−１）本の各部分ビツト線を接続す
    る前記スイツチ素子が、導通時にそのゲートに各
    部分ビツト線の電位の高レベルより高い電位が印
    加されるＮチヤネルのMOSトランジスタで構成
    されている特許請求の範囲第１項に記載の半導体
    メモリ。 ９ 前記（ｎ−１）本の各部分ビツト線を接続す
    る前記スイツチ素子が、導通時にそのゲートに各
    部分ビツト線の電位の低レベルより低い電位が印
    加されるＰチヤネルのMOSトランジスタで構成
    されている特許請求の範囲第１項に記載の半導体
    メモリ。 １０ 前記（ｎ−１）本の各部分ビツト線を接続
    する前記スイツチ素子が、CMOSトランスフア
    ゲートで構成されている特許請求の範囲第１項に
    記載の半導体メモリ。 １１ 前記ダミーセルのキヤパシタの値が前記メ
    モリセルのキヤパシタの１／（ｎ−１）程度に設
    定されている特許請求の範囲第５項に記載の半導
    体メモリ。 １２ 前記ダミーセルは、メモリセルの最高記憶
    電位の略（ｋ−0.5）／（ｎ−１）倍（ただし、
    ｋは自然数）程度の電位を発生する特許請求の範
    囲第４項に記載の半導体メモリ。 １３ 前記（ｎ−１）個のセンスアンプが同時に
    動作を開始するように制御される特許請求の範囲
    第１項に記載の半導体メモリ。
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