JP2009009641A - 半導体記憶装置及びその読み出し方法 - Google Patents
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Abstract
【課題】3値メモリセルを読み出す際、参照電位が異なる2つのセンスアンプを同時に用いて高速な読み出し動作と集積度の向上を実現可能な半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、3つの異なる状態を保持可能な複数の3値メモリセル10と、選択された3値メモリセル10の電荷状態に応じて読み出される3値の電位を第1の参照電位Vr1との比較に基づき増幅する第1のセンスアンプ20と、選択された3値メモリセル10の電荷状態に応じて読み出される3値の電位を第2の参照電位Vr2との比較に基づいて増幅する第2のセンスアンプ21とを備えている。読み出される3値の電位には、高位、中位、低位の各電位が含まれ、第1の参照電位Vr1は低位と中位の各電位の間に設定され、第2の参照電位Vr2は高位と中位の各電位の間に設定される。
【選択図】図8
【解決手段】本発明の半導体記憶装置は、3つの異なる状態を保持可能な複数の3値メモリセル10と、選択された3値メモリセル10の電荷状態に応じて読み出される3値の電位を第1の参照電位Vr1との比較に基づき増幅する第1のセンスアンプ20と、選択された3値メモリセル10の電荷状態に応じて読み出される3値の電位を第2の参照電位Vr2との比較に基づいて増幅する第2のセンスアンプ21とを備えている。読み出される3値の電位には、高位、中位、低位の各電位が含まれ、第1の参照電位Vr1は低位と中位の各電位の間に設定され、第2の参照電位Vr2は高位と中位の各電位の間に設定される。
【選択図】図8
Description
本発明は、多値情報を記憶可能なメモリセルを備えた半導体記憶装置に関し、特に、印加電圧に応じて3つの異なる電荷状態を保持可能なメモリセルを用いて3値のデータを記憶するように構成された半導体記憶装置に関するものである。
半導体記憶装置のメモリセルには、“0”と“1”に対応する2値の情報を記憶する構成が一般的であるが、半導体記憶装置の集積度向上の観点から、3値以上の情報を記憶可能な多値のメモリセルの研究開発が進められている。例えば、特許文献1には、3値以上の情報を電荷として蓄積可能なメモリセルを備えた半導体記憶装置とその読み出し機構が開示されている。特許文献1の構成と読み出し機構を採用することにより、ワード線の電圧を階段状の波形で順次上昇させつつ、メモリセルからの信号電荷が出るタイミングを検出することにより読み出しデータを判別することができる。このような読み出し機構を用いて3値以上の情報を自在に読み出し可能に構成することで、集積度の高い半導体記憶装置を実現することができる。
特開昭60−13398号公報
しかしながら、上記特許文献1の半導体記憶装置においては、読み出しデータが確定する時間が一律にならず、メモリセルの記憶状態に応じて異なるという問題がある。また、半導体記憶装置の読み出し動作は、少なくとも最後のデータが確定するまで完了しないので、全体的に読み出し時間が遅くなるという問題がある。そのため、半導体記憶装置の集積度の向上と読み出し動作の高速化を両立することは困難である。
そこで、本発明はこれらの問題を解決するためになされたものであり、3つの異なる電荷状態を保持可能なメモリセルを読み出す際、参照電位が異なる2つのセンスアンプを同時に使用して短時間内に読み出しデータを確定可能な制御を行い、集積度の向上と高速な読み出し動作を両立でき、チップ面積の増大を抑制し得る半導体記憶装置を実現することを目的とする。
上記課題を解決するために、本発明の半導体記憶装置は、少なくとも3つの異なる状態を保持可能な複数のメモリセルと、選択された前記メモリセルに保持される状態に応じて読み出される3値の電位を第1の参照電位との比較に基づき増幅する第1のセンスアンプと、選択された前記メモリセルに保持される状態に応じて読み出される3値の電位を第2の参照電位との比較に基づいて増幅する第2のセンスアンプとを備え、前記3値の電位には高位の電位、中位の電位、低位の電位が含まれ、前記第1の参照電位は前記低位の電位と前記中位の電位の間に設定され、前記第2の参照電位は前記高位の電位と前記中位の電位の間に設定されることを特徴としている。
本発明の半導体記憶装置によれば、選択されたメモリセルから、その電荷状態に応じた3値の電位が読み出され、第1のセンスアンプにおいて第1の参照電位と比較され、第2のセンスアンプにおいて第2の参照電位と比較され、それぞれ増幅される。そして、低位と中位の各電位の間に第1の参照電位が設定され、高位と中位の電位の間に第2の参照電位が設定されるので、3値の電位を確実に判別することができる。この場合、2つのセンスアンプを同時に動作させることができ、読み出しデータの確定に要する時間を短縮し、比較的簡単な構成で高速な読み出し動作を実現することができる。
本発明において、前記メモリセルとして、分子の酸化還元により電荷状態を少なくとも3通りに変化させる分子メモリセルを用いてもよい。
本発明において、前記メモリセルの読み出し動作時に、前記第1のセンスアンプと前記第2のセンスアンプとの起動及び停止を同時に制御し、それぞれ1回の増幅動作により前記メモリセルに対応するデータを読み出してもよい。
本発明において、複数のワード線と複数のビット線の全ての交点に前記複数のメモリセルが配置されたメモリセルアレイを設け、前記第1のセンスアンプ及び前記第2のセンスアンプは、前記ワード線を駆動して選択された前記メモリセルから前記ビット線を介して読み出された前記3値の電位を増幅するように構成してもよい。
本発明において、複数のワード線と複数のビット線の半数の交点に前記複数のメモリセルが配置されたメモリセルアレイを設け、前記第1のセンスアンプ及び前記第2のセンスアンプは、前記ワード線を駆動して選択された前記メモリセルが接続されている側の前記ビット線を介して読み出された前記3値の電位を増幅するように構成してもよい。
本発明において、複数のワード線と複数のビット線の半数の交点に前記複数のメモリセルが配置されたメモリセルアレイを設け、前記第1のセンスアンプ及び前記第2のセンスアンプは、前記ワード線を駆動して選択された前記メモリセルから、相補対をなす一対の前記ビット線を介して読み出された前記3値の電位を増幅するように構成してもよい。
本発明において、前記第1のセンスアンプ及び前記第2のセンスアンプは、制御信号により制御されるスイッチ手段を介して前記ビット線の一端に接続してもよい。また、本発明において、前記第1のセンスアンプ及び前記第2のセンスアンプは、第1の制御信号により制御される第1のスイッチ手段と第2の制御信号により制御される第2のスイッチ手段を介して隣接する2本のビット線と選択的に接続してもよい。
本発明において、前記第1のセンスアンプ及び前記第2のセンスアンプは、隣接する2つの前記メモリセルアレイにより共有してもよい。
本発明において、前記第1のセンスアンプ及び前記第2のセンスアンプにおける前記第1の参照電位及び前記第2の参照電位はそれぞれトランジスタを介して直接付与してもよい。また、本発明において、前記第1のセンスアンプ及び前記第2のセンスアンプにおける前記第1の参照電位及び前記第2の参照電位はそれぞれコンデンサを介して間接的に付与してもよい。
また、上記課題を解決するために、本発明の半導体記憶装置の読み出し方法は、少なくとも3つの異なる状態を保持可能なメモリセルを備えた半導体記憶装置の読み出し方法であって、選択された前記メモリセルに保持される状態に応じて読み出される3値の電位と第1の参照電位との比較に基づいて第1の増幅を行い、選択された前記メモリセルに保持される状態に応じて読み出される3値の電位と第2の参照電位との比較に基づいて第2の増幅を行い、前記3値の電位には高位の電位、中位の電位、低位の電位が含まれ、前記第1の参照電位は前記低位の電位と前記中位の電位の間に設定され、前記第2の参照電位は前記高位の電位と前記中位の電位の間に設定される。
本発明の読み出し方法において、前記メモリセルとして、分子の酸化還元により電荷状態を少なくとも3通りに変化させる分子メモリセルを用いてもよい。また、本発明の読み出し方法において、前記第1の増幅と前記第2の増幅との起動及び停止を同時に制御し、それぞれ1回の増幅動作により前記メモリセルに対応するデータを読み出してもよい。
本発明によれば、3つの異なる状態を保持可能なメモリセルの読み出しに際し、参照電位が異なる2つのセンスアンプにより増幅することで、読み出された3値の電位を確実に判別することができる。この場合、2つのセンスアンプは同時に動作させ、1回の増幅動作で読み出しデータを確定させることができるので、高速な読み出し動作と集積度の向上を両立することができる。また、2つのセンスアンプは、それぞれ2つのメモリセルアレイで共有させることもでき、少ない回路規模で低コストの半導体記憶装置を実現することができる。
以下、本発明の実施形態について図面を参照しながら説明する。本実施形態では、3状態の電荷密度を保持可能なメモリセル(以下、3値メモリセルと呼ぶ)として機能する分子メモリセルを有する半導体記憶装置に対し本発明を適用する場合を説明する。
図1を参照して、本実施形態において用いられる分子メモリセルの構造を説明する。図1(A)に示す3値メモリセル10は分子メモリセルであり、対向するカソード電極11とアノード電極12の間に固体電解質13、所定の分子14、リンカー15が設けられている。分子14は、例えばポリフィリンやフェロセンなどの酸化還元特性を有する分子が用いられ、リンカー15を介してアノード電極12と接続される。固体電解質13は、カソード電極11と分子14の間で電荷が移動可能になっている。3値メモリセル10は、カソード電極11の側の端子とアノード電極12の側の端子を有する2端子素子であり、コンデンサや電池に似た性質を有している。なお、図1(B)は、図1(A)の構造を有する分子メモリセルの回路記号を示している。
図2は、上述の分子メモリセルの電気的特性の一例を示す図である。分子メモリセルは、ポリフィリンやフェロセンなどの分子に電界を印加した際、酸化により分子が電子を放出し、あるいは還元により分子が電子を獲得する作用を利用したものである。分子メモリセルにおいて、酸化還元により変化した電荷の有無の状態は、電界を取り除いた後も一定時間持続する。従って、分子メモリセルの電荷の有無を読み出すことで、3値のデータを記憶する3値メモリセル10として動作する。
ある種の分子14を用いた3値メモリセル10では、その両端に印加される電圧に応じて3つの状態の電荷密度を保持することが知られている。図2のグラフに示すように、電荷密度(単位面積当りの電荷量Qcell)は、印加電圧Vcの3つに区分される値に応じて、状態S0、状態S1、状態S2の順に3段階で変化する。これら3つの状態S0、S1、S2をそれぞれ“0”、“1”、“2”に対応付けて読み出すことで、3値メモリセル10を構成することができる。本実施形態では、センスアンプを用いて3値メモリセル10から短時間にデータを読み出す構成を有する高集積・低コストの半導体記憶装置を実現しているが、詳細は後述する。
図3は、半導体記憶装置に含まれる3値メモリセル10の回路形態の例を示す図である。半導体記憶装置のメモリセルアレイには、ワード線WLとこれに直交するビット線BLが配置され、その交点に3値メモリセル10と選択トランジスタ16の直列回路が配置される。選択トランジスタ16は、3値メモリセル10のアノード電極12(図1)とビット線BLの間に接続され、ゲートがワード線WLに接続されている。3値メモリセル10のカソード電極11(図1)はプレートに接続され、所定の電位が印加されている。
このような接続関係により、選択されたワード線WLが駆動されたとき、3値メモリセル10の蓄積電荷に対応する電圧が選択トランジスタ16を経由してビット線BLに読み出される。メモリセルアレイにおいて複数のワード線WLと複数のビット線BLを配置することで、マトリクス状に配置された多数の3値メモリセル10の中から任意の3値メモリセル10を選択してアクセス可能となる。なお、図3に示される回路形態は、図3の下部に示す省略形を用いて表すものとする。
図4は、図3の3値メモリセル10の読み出し動作を説明する図である。図4においては、図2と同様のグラフに加えて、3本のビット線負荷直線La、Lb、Lcを示している。まず、読み出し動作に先立つプリチャージ動作により、ビット線BLは、状態S1と中央のビット線負荷直線Lbが交わるビット線電圧Vbl=0.75Vにプリチャージされる。なお、図4のグラフには、ビット線プリチャージ電圧VPB(0.75V)として示される。この状態でビット線BLをプリチャージ電源から切り離してフローティング状態とし、ワード線WLを駆動して選択トランジスタ16をオンさせると、ビット線BLの電位は3値メモリセル10の電荷状態に応じて変化する。
このとき、3値メモリセル10が状態S0の場合は、左側のビット線負荷直線Laに基づきビット線BLから3値メモリセル10に電荷が充電(酸化)される。よって、ビット線BLの電位は低下し、図4の電位Vaに対応する0.5Vとなる。3値メモリセル10が状態S1の場合は、中央のビット線負荷直線Lbに基づきビット線BLと3値メモリセル10の間の電荷の移動は生じない。よって、ビット線BLの電位はプリチャージ電圧VPBである0.75V(図4の電位Vb)を保つ。3値メモリセル10が状態S2の場合は、右側のビット線負荷直線Lcに基づき3値メモリセル10からビット線BLに電荷が放電(還元)される。よって、ビット線BLの電位は上昇し、図4の電位Vcに対応する1Vとなる。このように、3値メモリセル10に記憶されていた電荷量(3値の情報)に従い、ビット線BLに3つの異なる電位変化が起こるので、これをセンスアンプにより増幅することで情報を読み出すことができる。
図5は、センスアンプを用いた3値メモリセル10の読み出し方法の概要を説明する図である。図5に示す3値メモリセル10の読み出し方法は、2個のセンスアンプを同時に動作させることで実現することができる。図5においては、上記の電位Va、Vb、Vcに加えて、電位Vaと電位Vbの中間電位である参照電位Vr1と、電位Vbと電位Vcの中間電位である参照電位Vr2を示している。そして、一方の入力端子にビット線BLが接続され他方の入力端子に参照電位Vr1が接続された第1のセンスアンプと、一方の入力端子にビット線BLが接続され他方の入力端子に参照電位Vr2が接続された第2のセンスアンプとを設けることにより、3値メモリセル10の読み出しが可能となる。なお、図5の例では、参照電位Vr1が0.625Vに設定され、参照電位Vr2が0.875Vに設定されている。このような接続関係を有する2つのセンスアンプを同時に活性化し、それぞれのセンスアンプにより増幅された信号を比較することで、3値メモリセル10の記憶情報を判別することができる。
図6を参照して、3値メモリセル10の記憶情報を判別する方法を具体的に説明する。3値の情報を2進法で表した場合、1.5ビットの情報量に相当するので、2つの3値メモリセル10のペアに対して3ビットの情報を対応付けることが望ましい。この場合、2つのセンスアンプにより2つの3値メモリセル10を同時に読み出すことで、3ビットの2進数の全ての組み合わせ(8通り)を得られる構成とする。図6(A)には、第1の3値メモリセル10と2つのセンスアンプの読み出しデータの対応関係を示し、図6(B)には、第2の3値メモリセル10と2つのセンスアンプの読み出しデータの対応関係を示している。図6(A)、(B)から明らかなように、2つの3値メモリセル10のそれぞれの状態S0、S1、S2に対し、第1のセンスアンプの読み出しデータは、0、1、1(2進)と変化するとともに、第2のセンスアンプの読み出しデータは、0、0、1と変化する。
図6(A)、(B)に示す対応関係に基づいて、図6(C)に示す記憶情報のパターンを実現することができる。図6(C)においては、ビット0、1、2で示される3ビットの2進データに対し、第1及び第2の3値メモリセル10の異なる状態が対応付けられている。3ビットの2進データは、000から111までの8通りがあり、それぞれ2つの3値メモリセル10において状態S0、S1、S2の異なるパターンに従って記憶される。よって、2本のビット線BLに2つの3値メモリセル10を読み出して4つのセンスアンプを同時に活性化することにより、1回の読み出し動作で3ビットの2進データを読み出し可能となる。このように本実施形態においては、3ビットのデータを記憶するために2つの3値メモリセル10を設ければよいので、メモリの集積度を1.5倍に高めるとともに、高速な読み出し動作が可能な半導体記憶装置を実現することができる。
次に、本実施形態の3値メモリセル10を含むメモリセルアレイとセンスアンプ回路に関し、具体的な構成及び動作を説明する。以下の説明では、本実施形態の構成及び動作についての9通りの実施例を順次提示する。
図7は、本実施形態のメモリセルアレイ及びセンスアンプ回路の第1の実施例の回路構成を示している。図7においては、8本のワード線WL0〜WL7と1本のビット線BLを含むメモリセルアレイの範囲と、センスアンプ20(第1のセンスアンプ)及びセンスアンプ21(第2のセンスアンプ)と、これら2つのセンスアンプ20、21とビット線BLの一端の間にそれぞれ接続された2つのスイッチトランジスタ30を示している。メモリセルアレイにおいては、ビット線BLと8本のワード線WL0〜WL7の交点に8つの3値メモリセル10が配置されている。
2つのスイッチトランジスタ30のゲートには、制御信号TGが共通接続されている。上側のスイッチトランジスタ30は、センスアンプ20とビット線BLの間の接続を制御信号TGに応じて制御し、下側のスイッチトランジスタ30は、センスアンプ21とビット線BLの間の接続を制御信号TGに応じて制御する。制御信号TGは2つのスイッチトランジスタ30に対して共通であることから、ビット線BLが2つのセンスアンプ20、21に同時に接続された状態と非接続の状態のいずれかに制御される。
センスアンプ20、21は、8つのMOS(NMOS又はPMOS)トランジスタ22〜29により構成される。2つのPMOSトランジスタ24、25と2つのNMOSトランジスタ27、28が対称配置されるとともに、電源電圧VDD側に配置されたPMOSトランジスタ22とグランド側に配置されたNMOSトランジスタ29によりセンスアンプ20、21が起動される。センスアンプ20、21の起動時は、PMOSトランジスタ22のゲートに印加されるセンスアンプ起動信号/SAがロー、かつNMOSトランジスタ29のゲートに印加されるセンスアンプ起動信号SAがハイに制御される。一方、図7において、上側のセンスアンプ20の両端の一対のノードN1、/N1と、下側のセンスアンプ21の両端の一対のノードN2、/N2がそれぞれ示される。ノードN1は一方のスイッチトランジスタ30に接続されるとともに、ノードN2は他方のスイッチトランジスタ30に接続される。これらスイッチトランジスタ30は、本発明のスイッチ手段として機能する。
一方のノードN1(N2)に接続されたNMOSトランジスタ26は、一端に供給されるVDD/2によりノードN1(N2)をプリチャージする。他方のノード/N1(/N2)に接続されたNMOSトランジスタ23は、ソースに供給される参照電位Vr1(Vr2)によりノード/N1(/N2)をプリチャージする。NMOSトランジスタ23、26の各ゲートにはプリチャージ信号PCが印加され、プリチャージ信号PCがハイのときにプリチャージ動作が行われる。
図8は、本実施形態のメモリセルアレイ及びセンスアンプ回路の第2の実施例の回路構成を示す図である。図8においては、図7と同様のメモリセルアレイの範囲と、その両側に配置されたセンスアンプ20(第1のセンスアンプ)及びセンスアンプ21(第2のセンスアンプ)と、これら2つのセンスアンプ20、21とメモリセルアレイのビット線BLの両端にそれぞれ接続された2つのスイッチトランジスタ30を示している。左側のスイッチトランジスタ30は、センスアンプ20とビット線BLの間の接続を制御信号TGに応じて制御し、右側のスイッチトランジスタ30は、センスアンプ21とビット線BLの間の接続を制御信号TGに応じて制御する。このように、図7では上下に配置されていた2つのセンスアンプ20、21が、図8では左右に配置されている点で異なるが、図8の特徴はビット線BLのピッチに合わせてセンスアンプ20、21を配置できることにある。
センスアンプ20、21の回路構成は図7と概ね共通であるが、左側のセンスアンプ20と右側のセンスアンプ21は中央のメモリセルアレイに対して対称的に構成され、ノードN1、N2が内側に、ノード/N1、/N2が外側に配置される。この場合、一方のノードN1(N2)がVDD/2にプリチャージされ、かつ他方のノード/N1(/N2)が参照電位Vr1(Vr2)にプリチャージされる点は、図7と同様である。
次に、図7の第1の実施例と図8の第2の実施例のそれぞれの回路構成を用いる場合の動作を説明する。図9〜図11には、第1及び第2の実施例の回路構成についての共通の動作波形が示され、それぞれ3値メモリセル10において状態S2(図9)、状態S1(図10)、状態S0(図11)が保持される場合の動作に対応する。
まず、図9を参照して状態S2を読み出す場合の動作を説明する。初期のプリチャージ期間にはプリチャージ信号PCがハイ(電圧VPP)に保たれる。よって、各々のセンスアンプ20、21では、ノードN1、N2がVDD/2にプリチャージされるとともに、ノード/N1が参照電位Vr1に、ノード/N2が参照電位Vr2にそれぞれプリチャージされる。また、プリチャージ期間に制御信号TGがハイ(電圧VPP)に保たれるので、ビット線BLが2つのノードN1、N2に接続された状態にある。任意の3値メモリセル10が読み出しアクセスされる際にプリチャージ信号PCがローに制御されると、プリチャージが解除されてビット線BLがフローティング状態になる。続いて、選択ワード線WLiが電圧VPPに立ち上がると、選択された3値メモリセル10の状態S2に応じてビット線BLの電位がVDD/2から上昇する。同時に、ノードN1、N2の電位もビット線BLと同様に上昇する。
このとき、制御信号TGがハイからローに変化し、ビット線BLが2つのセンスアンプ20、21から切り離される。その後、センスアンプ起動信号SA、/SAの制御によりセンスアンプ20、21の動作が開始する。センスアンプ20、21において、一方のノードN1、N2がビット線BLの電位に保たれ、他方のノード/N1、/N2がプリチャージ時の参照電位Vr1、Vr2に保たれている。図9に示すように、参照電位Vr1はVDD/2より若干低く、参照電位Vr2はVDD/2より若干高くなっている。よって、この時点のビット線BLの電位は、参照電位Vr1、Vr2のいずれよりも高いので、センスアンプ20、21の動作によりノードN1、N2がハイ(電源電圧VDD)に増幅される。図9の読み出し期間T1において、センスアンプ20、21により増幅された信号が読み出し回路(不図示)により外部に読み出される。これにより、1回の読み出し動作が完了する。
本実施形態では、分子メモリセルである3値メモリセル10に対し、いわゆる破壊読み出しが行われるので、読み出した情報を3値メモリセル10に書き戻す必要がある。よって、制御信号TGをハイに制御して、図9の再書き込み期間T2において再書き込み動作が行われる。すなわち、ビット線BLがセンスアンプ20、21のノードN1、N2に接続されるので、ビット線BLがノードN1、N2のハイの電位に引きあげられ、これにより元の3値メモリセル10に状態S2が書き戻される。その後、センスアンプ起動信号SA、/SAの制御によりセンスアンプ20、21の動作が停止するとともに、ワード線WLの電位をローに引き下げることで、再書き込み動作が完了する。続いて、プリチャージ信号PCがハイに制御され、ノードN1、N2、/N1、/N2及びビット線BLがそれぞれプリチャージされる。
次に、図10を参照して状態S1を読み出す場合の動作を説明する。図10において、多くの動作波形は図9と共通するので、以下では主に異なる点を説明する。図10に示すように、初期のプリチャージ後に、状態S1が保持されている3値メモリセル10をビット線BLに読み出した場合、ビット線BLの電位は変化せずにVDD/2の状態を保持する。ここで、ノード/N1はビット線BLより電位が低く、ノード/N2はビット線BLより電位が高い状態にある。よって、センスアンプ起動信号SA、/SAの制御によりセンスアンプ20、21が起動されたとき、各々のセンスアンプ20、21におけるビット線BLの判別結果が逆になる。そのため、センスアンプ20のノードN1がハイに増幅され、センスアンプ21のノードN2がローに増幅される。増幅された信号は、読み出し期間T1において読み出し回路(不図示)により外部に読み出され、これにより1回の読み出し動作が完了する。
その後、制御信号TGがハイに制御されると、ビット線BLの一端でハイのノードN1とローのノードN2がショートされるので、中間電位であるVDD/2が生成される。その直後に、センスアンプ起動信号SA、/SAの制御によりセンスアンプ20、21の動作が停止したとき、センスアンプ20、21内に貫通電流が流れるのを防止することができる。再書き込み期間T2において、VDD/2に駆動されたビット線BLの電位は状態S1として元の3値メモリセル10に書き戻され、その後に図9と同様のプリチャージが行われる。
次に、図11を参照して状態S0を読み出す場合の動作を説明する。図11においても、多くの動作波形は図9及び図10と共通するので、以下では主に異なる点を説明する。図11のビット線BL及びノードN1、N2、/N1、/N2の動作波形は、図9とは逆の変化をすることがわかる。すなわち、選択ワード線WLiが駆動されると、選択された3値メモリセル10の状態S0に応じてビット線BLの電位とノードN1、N2の電位がVDD/2から低下する。その後、制御信号TGをローにした状態でセンスアンプ20、21が起動されると、ビット線BLの電位を保つ一方のノードN1、N2に比べ、参照電位Vr1、Vr2をそれぞれ保つ他方のノード/N1、/N2の電位が高いので、センスアンプ20、21の動作によりノードN1、N2がローに増幅される。図9の読み出し期間T1において、センスアンプ20、21により増幅された信号が読み出し回路(不図示)により外部に読み出されて1回の読み出し動作が完了する。
その後、制御信号TGがハイに制御されると、ビット線BLがセンスアンプ20、21のノードN1、N2に接続されるので、ビット線BLがノードN1、N2のローの電位に引き下げられる。再書き込み期間T2において、ローに駆動されたビット線BLの電位は状態S0として元の3値メモリセル10に書き戻され、その後に図9と同様のプリチャージが行われる。
以上のように、第1又は第2の実施例を採用すれば、3値メモリセル10が状態S0、S1、S2のいずれを保持する場合であっても、2つのセンスアンプ20、21の起動と停止が同時に制御され、1回のサイクルで読み出しデータを確定することができる。よって、3値メモリセル10の状態に依存してデータの読み出し速度が遅れることを防止でき、一律かつ高速な読み出し動作が可能となる。なお、このような読み出し動作の高速化についての効果は、第1及び第2の実施例に限らず、以下に説明する全ての実施例に共通のものである。
次に図12は、本実施形態のメモリセルアレイ及びセンスアンプ回路の第3の実施例の回路構成を示している。図12の回路構成は、第1又は第2の実施例(図7、図8)と概ね共通であるが、センスアンプ20cのノードN1、/N1及びセンスアンプ21cのノードN2、/N2へのプリチャージに関連する部分が相違する。具体的には、図8とは異なり、NMOSトランジスタ23のソースにVDD/2が供給されるとともに、ノードN1(N2)にはコンデンサ40が接続され、ノード/N1(/N2)にはコンデンサ41が接続されている。左側のセンスアンプ20cでは、コンデンサ40、41の対向側の電極にそれぞれ参照電位印加信号/VrR1、/VrL1が印加され、右側のセンスアンプ21cでは、コンデンサ40、41の対向側の電極にそれぞれ参照電位印加信号VrL2、VrR2が印加されている。
図13を参照して、第3の実施例において状態S2が保持される3値メモリセル10を読み出す場合の動作を説明する。初期のプリチャージ期間にはプリチャージ信号PCがハイに保たれ、ノードN1、/N1、N2、/N2が全てVDD/2にプリチャージされるとともに、制御信号TGがハイに保たれるのでビット線BLもVDD/2にプリチャージされる。プリチャージ期間の後、選択ワード線WLiの立ち上げ前に、参照電位印加信号/VrL1がハイからローに駆動され、参照電位印加信号VrR2がローからハイに駆動される。これらの信号により2つのセンスアンプ20c、21cのコンデンサ41の容量が所定の大きさで調整され、ノード/N1に参照電位Vr1が生成されるとともに、ノード/N2に参照電位Vr2が生成される。
その後の動作は、読み出し動作と再書き込み動作が完了するまで図9と同様であるので、説明を省略する。一方、最後のプリチャージ期間にプリチャージ信号はハイになると、初期と同様にノードN1、/N1、N2、/N2、ビット線BLの全てがVDD/2にプリチャージされる。続いて、参照電位印加信号/VrL1がローからハイに駆動され、参照電位印加信号VrR2がハイからローに駆動され、最初の状態に戻る。図13では、3値メモリセル10に状態S2が保持される場合を代表して説明したが、他の状態S1、S0についても一部の波形が異なるのみで(図9に対する図10、図11を参照)、同様の動作に従うので、説明を省略する。
なお、図13の動作波形に示されるように、ノードN1、N2の側の参照電位印加信号/VrR1、VrL2は駆動されない。これは、図12のコンデンサ40がセンスアンプ20c(21c)の両端のノードN1、/N1間(N2、/N2間)の容量値を等しくすることを目的に設けられているためである。
次に図14は、本実施形態のメモリセルアレイ及びセンスアンプ回路の第4の実施例の構成を示している。第4の実施例では、第2の実施例(図8)の回路構成を基本単位とし、アレイ状に配置されたメモリセルアレイMAを備えている。このメモリセルアレイMAには、ビット線BLとワード線WL0〜WL7の全ての交点に3値メモリセル10が配置されている。メモリセルアレイMAの各々のビット線BLの両側には、スイッチトランジスタ30と、センスアンプ20、21と、MOSトランジスタ31が直列に接続されている。スイッチトランジスタ30及びセンスアンプ20、21は、図8と同様に構成される。
一方、MOSトランジスタ31は、ゲートに印加される選択信号YS0〜YS7に応じて、共通の入出力線/IO1、/IO2と各々のセンスアンプ20、21の接続を制御する。これらの選択信号YS0〜YS7は、メモリセルアレイMAの両側の一対のセンスアンプ20、21に対して個別に供給される。左側のセンスアンプ20からの増幅信号は一方の入出力線/IO1を介し、かつ右側のセンスアンプ21からの増幅信号は他方の入出力線/IO2を介し、それぞれ選択信号YS0〜YS7による選択時に読み出される。
図15を参照して、第4の実施例において状態S2が保持される3値メモリセル10を読み出す場合の動作を説明する。図15に示す動作波形は、概ね図9の場合と同様であるので、以下では相違点のみを説明する。図15において、センスアンプ20、21によりノードN1、N2がハイに増幅され、ノード/N1、/N2がローに増幅された後、所定の選択信号YSiがローからハイに変化する。これにより、ノード/N1、/N2のローの電位がMOSトランジスタ31を介して入出力線/IO1、/IO2(図15では不図示)に読み出される。
以上の第4の実施例を採用することにより、メモリセルアレイMAの全ての交点に3値メモリセル10を配置できるため、読み出し動作の高速化に加えて、半導体記憶装置の集積度の向上を図ることができる。
次に図16は、本実施形態のメモリセルアレイ及びセンスアンプ回路の第5の実施例の構成を示している。第5の実施例では、第2の実施例(図8)の回路構成を基本単位とし、アレイ状に配置されたメモリセルアレイMA1を備えているが、メモリセルアレイMA1内の配置が第4の実施例と異なっている。すなわち、メモリセルアレイMA1には、ビット線BLとワード線WL0〜WL7の半数の交点に3値メモリセル10が配置されている。そして、隣接する2本のビット線BL0、BL1がペアとなって両側のセンスアンプ20、21を共有し、一方のビット線BL0とセンスアンプ20、21の間の接続を制御するスイッチトランジスタ32と、他方のビット線BL1とセンスアンプ20、21の間の接続を制御するスイッチトランジスタ33が設けられている。スイッチトランジスタ32のゲートには制御信号TG0が印加され、スイッチトランジスタ33のゲートには制御信号T1が印加され、それぞれ独立に制御される。
図17を参照して、第5の実施例において状態S2が保持される3値メモリセル10を読み出す場合の動作を説明する。図17に示す動作波形は、概ね図15の場合と同様であるので、以下では相違点のみを説明する。図16の構成では、ワード線WLごとに3値メモリセル10の配置が2通りあるので、左端のワード線WL0が選択される状況を想定する。選択ワード線WL0に対応して、ビット線BL0側の状態S2が保持される3値メモリセル10を選択する必要がある。よって、ビット線BL1に対応する制御信号TG1をローに制御して、ビット線BL1が両側のセンスアンプ20、21と切り離される。その後、選択ワード線WL0を駆動し、3値メモリセル10のデータがビット線BL0を介してセンスアンプ20、21により増幅される。続いて、図15と同様の動作が行われた後、制御信号TG0をハイに戻してから、選択ワード線WL0を立ち下げ、プリチャージ信号PCをハイにし、最後に制御信号TG1をハイに戻すという順で制御が行われる。
以上の第5の実施例を採用することにより、メモリセルアレイMAの半数の交点に3値メモリセル10を配置して、選択された3値メモリセル10が接続される側のビット線BLごとの読み出しを行うようにしたので、読み出し動作の高速化に加えて、センスアンプ配列のピッチを緩和できるとともに、隣接する非選択ビット線BL1がシールドの役目も果たすためにセンスマージンの向上に有利な構成を実現することができる。
次に図18は、本実施形態のメモリセルアレイ及びセンスアンプ回路の第6の実施例の構成を示している。第6の実施例では、第2の実施例(図8)の回路構成を基本単位とし、第4の実施例と同様のアレイ状に配置されたメモリセルアレイMAを備えている。一方、メモリセルアレイMAの両側では、第5の実施例と同様、制御信号TG0、TG1に応じて制御されるスイッチトランジスタ32、33と、隣接する2本のビット線BL0、BL1に共有されるセンスアンプ20、21と、選択信号YS0〜YS3に応じて入出力線/IO1、/IO2とセンスアンプ20、21との接続を制御するMOSトランジスタ34が配置されている。図18では、図16とは異なり、メモリセルアレイMA内の全ての交点に3値メモリセル10が配置されている。これは、上述の破壊読出しに対応して3値メモリセル10の読み出し後のデータの書き戻しに適した構成であるが、詳しくは後述する。
図19及び図20を参照して、第6の実施例において状態S2が保持される3値メモリセル10を読み出す場合の動作を説明する。第6の実施例の動作波形は、概ね図17の場合と同様であるので、以下では相違点のみを説明する。図19には、第6の実施例の動作のうちの前半の動作波形を示している。まず、制御信号TG1がローに制御されてビット線BL1がセンスアンプ20、21から切り離された状態で、選択ワード線WLiが駆動される。そして、ビット線BL0側にて状態S2が保持される3値メモリセル10のデータは、図17と同様の動作によりセンスアンプ20、21で増幅され、読み出し期間T1における読み出し動作が行われる。その後、制御信号TG0がハイに制御され、センスアンプ20、21のデータが元の3値メモリセル10に書き戻された後、制御信号TG0がローに戻る。続いて、プリチャージ信号PCがハイに制御され、両方のビット線BL0、BL1がセンスアンプ20、21から切り離された状態でプリチャージされる。
次に図20には、図19の前半の動作波形に続く後半の動作波形を示している。これはビット線BL1にて状態S0が保持される3値メモリセル10を読み出す場合に対応する。初期のプリチャージ期間を終えると、制御信号TG1がハイに制御されてビット線BL1とセンスアンプ20、21が接続され、3値メモリセル10のデータがビット線BL1を介してセンスアンプ20、21に送られる。その後、制御信号TG1が再びローに制御された後、センスアンプ20、21が起動され、ノード/N1、/N2がハイに増幅されるとともに、ノードN1、N2がローに増幅される。その後、図17の場合と同様に読み出し動作及び書き戻し動作が行われた後にプリチャージ信号PCがハイに制御され、制御信号TG1がハイに戻される。
次に図21は、本実施形態のメモリセルアレイ及びセンスアンプ回路の第7の実施例の構成を示している。第7の実施例は、第6の実施例のメモリセルアレイMAをビット線BLの延伸方向に拡張すべく、メモリセルアレイMA(A)とメモリセルアレイMA(B)を交互に配置したものである。各々のセンスアンプ20c、21cは、両側のメモリセルアレイMA(A)及びメモリセルアレイMA(B)に共有される。また、メモリセルアレイMA(A)、MA(B)と各々のセンスアンプ20c、21cの間には、スイッチトランジスタ32、33及びMOSトランジスタ34が図18と同様に配置されている。また、一方のメモリセルアレイMA(A)には、制御信号TG0(A)、TG1(A)、入出力線/IO(A)、選択信号YS0A〜YS3Aが対応し、他方のメモリセルアレイMA(B)には、制御信号TG0(B)、TG1(B)、入出力線/IO(B)、選択信号YS0B〜YS3Bが対応する。なお、センスアンプ20c(21c)では、図12と同様の構成により参照電位Vr1(Vr2)が供給されるものとする。
図22を参照して、第7の実施例における動作を説明する。図22は、図21のメモリセルアレイMA(B)に属するワード線WLiが選択されて、状態S2が保持される3値メモリセル10を読み出すときの動作波形を示している。初期のプリチャージ期間後、選択ワード線WLiが駆動される前に、制御信号TG1B、TG0A、TG1Aがローに制御され、選択された3値メモリセル10が接続されるビット線BLが、スイッチトランジスタ32を介してセンスアンプ20c、21cに接続される。これ以降は、図13と概ね同様の動作となる。ただし、最後にプリチャージ信号PCがハイに制御された後に、制御信号TG1B、TG0A、TG1Aが元のハイに戻される。
以上の第8の実施例を採用することにより、センスアンプ20c、21cを、隣接するメモリセルアレイMAが共有することができる。よって、配置されるセンスアンプ20c、21cの個数が少なくて済み、半導体記憶装置の全体のチップ面積を削減してコスト低減に有利な構成を実現することができる。
次に図23は、本実施形態のメモリセルアレイ及びセンスアンプ回路の第8の実施例の回路構成を示している。第8の実施例は、いわゆる折り返しビット線方式を本実施形態に対して適用したものであり、一対のビット線BL、/BLが相補対をなして動作する。図23に示すように、ワード線WL0〜WL7の各々に対し、一対のビット線BL、/BLのいずれかとの交点に3値メモリセル10が配置されている。一対のビット線BL、/BLの両側にはセンスアンプ50c、51cが配置されるとともに、その間の接続を制御信号TGに応じて制御するスイッチトランジスタ30が配置されている。
センスアンプ50c、51cは、図12と同様のMOSトランジスタ22〜29と、2つのコンデンサ42を含んで構成されるが、ノードN1、/N1、N2、/N2の接続関係が図12とは異なっている。すなわち、一対のビット線BL、/BLのうち、一方のビット線BLとノードN1、N2がスイッチトランジスタ30を介して接続され、他方のビット線/BLとノード/N1、/N2がスイッチトランジスタ30を介して接続される。一方、ノードN1、N2側のコンデンサ42の対向側の電極に参照電位印加信号/VrT1、VrT2がそれぞれ印加されるとともに、ノード/N1、/N2側のコンデンサ42の対向側の電極に参照電位印加信号/VrB1、VrB2がそれぞれ印加される。
図24〜図26を参照して、第8の実施例における動作を説明する。それぞれ3値メモリセル10において状態S2(図24)、状態S1(図25)、状態S0(図26)が保持される場合の動作に対応する。まず、図24の動作波形図は、概ね図9と同様であるが、ビット線/BLの電位が加わる点と、参照電位Vr1、Vr2の付与方法が図13と同様になっている点で図9と相違する。読み出し期間T1に至るまで、状態S2に対応してビット線BLの電位が上昇するのに対し、ビット線/BLはVDD/2に保たれる。また、ノードN1、N2がハイに増幅されるのに対し、ノード/N1、/N2がローに増幅される。再書き込み期間T2には、ビット線BLがハイの電位に引き上げられ、ビット線/BLがローに引き下げられる。
さらに、図25、図26の動作波形図についても、それぞれ図10、図11と概ね同様であるが、上記と同様の相違点がある。図25では、一方のビット線BLと他方のビット線/BLがともにVDD/2に保持され、ノードN1、/N2がハイに、ノード/N1、N2がローにそれぞれ増幅される。また、図26では、ビット線BL及びノードN1、N2の波形に対するビット線/BL及びノード/N1、/N2の波形が、図24とは逆の関係になっている。
次に図27は、本実施形態のメモリセルアレイ及びセンスアンプ回路の第9の実施例の回路構成を示している。図27は、第8の実施例(図23)の回路構成を基本単位とし、一対のビット線BL、/BLを多数並列に配置した折り返しビット線方式のメモリセルアレイMA1を備えるとともに、図23のスイッチトランジスタ30、MOSトランジスタ31、センスアンプ50c、51cを多数並列に配置したものである。図27においては、NMOSトランジスタ31の各ゲートに選択信号YS0〜YS3が供給されるとともに、一方のビット線BL側のNMOSトランジスタ31に接続される両側の一対の入出力線IO1、IO2と、他方のビット線/BL側のNMOSトランジスタ31に接続される両側の一対の入手力線/IO1、/IO2が設けられている。
図28を参照して、第9の実施例において状態S2が保持されるメモリセル10を読み出す場合の動作を説明する。図28に示す動作波形は、概ね図24の場合と同様であるが、所定の選択信号YSiの波形が加えられている。すなわち、ノードN1、N2がハイに、ノード/N1、/N2がローにそれぞれ増幅された後、選択信号YSiをハイに制御することで、ノードN1、N2のデータが入出力線IO1、IO2に読み出され、ノード/N1、/N2のデータが入出力線/IO1、/IO2に読み出される。
以上の第8及び第9の実施例を採用することにより、メモリセルアレイMAの半数の交点に3値メモリセル10を配置して、相補対をなす一対のビット線BLごとに読み出しを行うようにしたので、読み出し動作の高速化に加えて、センスアンプ50c、51cの感度向上に有利な構成を実現することができる。
以上、本実施形態に基づき本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、3値メモリセル10として図1の構造を有する分子メモリセルを用いる場合を説明したが、少なくとも3つの異なる状態を保持可能であれば、異なる原理の3値メモリセル10を用いる場合であっても本発明の適用が可能である。
10…3値メモリセル
11…カソード電極
12…アノード電極
13…固体電解質
14…分子
15…リンカー
16…選択トランジスタ
20、21、20c、21c、50c、51c…センスアンプ
22〜29…MOSトランジスタ(センスアンプ内)
30、32、33…スイッチトランジスタ
31、34…MOSトランジスタ
40、41、42…コンデンサ
BL…ビット線
WL…ワード線
S0、S1、S2…状態
N1、/N1、N2、/N2…ノード(センスアンプ内)
Vr1、Vr2…参照電位
VrL2、/VrL1、VrR2、/VrR1、/VrT1、/VrB1、VrT2、VrB2…参照電位印加信号
MA、MA1…メモリセルアレイ
VDD…電源電圧
TG…制御信号
PC…プリチャージ信号
SA、/SA…センスアンプ起動信号
YS0〜YS7…選択信号
/IO1、/IO2、IO1、IO2…入出力線
VPP…電圧
T1…読み出し期間
T2…再書き込み期間
11…カソード電極
12…アノード電極
13…固体電解質
14…分子
15…リンカー
16…選択トランジスタ
20、21、20c、21c、50c、51c…センスアンプ
22〜29…MOSトランジスタ(センスアンプ内)
30、32、33…スイッチトランジスタ
31、34…MOSトランジスタ
40、41、42…コンデンサ
BL…ビット線
WL…ワード線
S0、S1、S2…状態
N1、/N1、N2、/N2…ノード(センスアンプ内)
Vr1、Vr2…参照電位
VrL2、/VrL1、VrR2、/VrR1、/VrT1、/VrB1、VrT2、VrB2…参照電位印加信号
MA、MA1…メモリセルアレイ
VDD…電源電圧
TG…制御信号
PC…プリチャージ信号
SA、/SA…センスアンプ起動信号
YS0〜YS7…選択信号
/IO1、/IO2、IO1、IO2…入出力線
VPP…電圧
T1…読み出し期間
T2…再書き込み期間
Claims (14)
- 少なくとも3つの異なる状態を保持可能な複数のメモリセルと、
選択された前記メモリセルに保持される状態に応じて読み出される3値の電位を第1の参照電位との比較に基づき増幅する第1のセンスアンプと、
選択された前記メモリセルに保持される状態に応じて読み出される3値の電位を第2の参照電位との比較に基づいて増幅する第2のセンスアンプと、
を備え、
前記3値の電位には高位の電位、中位の電位、低位の電位が含まれ、前記第1の参照電位は前記低位の電位と前記中位の電位の間に設定され、前記第2の参照電位は前記高位の電位と前記中位の電位の間に設定されることを特徴とする半導体記憶装置。 - 前記メモリセルは、分子の酸化還元により電荷状態を少なくとも3通りに変化させる分子メモリセルであることを特徴とする請求項1に記載の半導体記憶装置。
- 前記メモリセルの読み出し動作時に、前記第1のセンスアンプと前記第2のセンスアンプとの起動及び停止が同時に制御され、それぞれ1回の増幅動作により前記メモリセルに対応するデータが読み出されることを特徴とする請求項1に記載の半導体記憶装置。
- 複数のワード線と複数のビット線の全ての交点に前記複数のメモリセルが配置されたメモリセルアレイを備え、
前記第1のセンスアンプ及び前記第2のセンスアンプは、前記ワード線を駆動して選択された前記メモリセルから前記ビット線を介して読み出された前記3値の電位を増幅することを特徴とする請求項1に記載の半導体記憶装置。 - 複数のワード線と複数のビット線の半数の交点に前記複数のメモリセルが配置されたメモリセルアレイを備え、
前記第1のセンスアンプ及び前記第2のセンスアンプは、前記ワード線を駆動して選択された前記メモリセルが接続されている側の前記ビット線を介して読み出された前記3値の電位を増幅することを特徴とする請求項1に記載の半導体記憶装置。 - 複数のワード線と複数のビット線の半数の交点に前記複数のメモリセルが配置されたメモリセルアレイを備え、
前記第1のセンスアンプ及び前記第2のセンスアンプは、前記ワード線を駆動して選択された前記メモリセルから、相補対をなす一対の前記ビット線を介して読み出された前記3値の電位を増幅することを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1のセンスアンプ及び前記第2のセンスアンプは、制御信号により制御されるスイッチ手段を介して前記ビット線の一端に接続されることを特徴とする請求項4から6のいずれかに記載の半導体記憶装置。
- 前記第1のセンスアンプ及び前記第2のセンスアンプは、第1の制御信号により制御される第1のスイッチ手段と第2の制御信号により制御される第2のスイッチ手段を介して隣接する2本のビット線と選択的に接続されることを特徴とする請求項4から6のいずれかに記載の半導体記憶装置。
- 前記第1のセンスアンプ及び前記第2のセンスアンプは、隣接する2つの前記メモリセルアレイにより共有されることを特徴とする請求項7又は8に記載の半導体記憶装置。
- 前記第1のセンスアンプ及び前記第2のセンスアンプにおいて、前記第1の参照電位及び前記第2の参照電位はそれぞれトランジスタを介して直接付与されることを特徴とする請求項1に記載の半導体記憶装置。
- 前記第1のセンスアンプ及び前記第2のセンスアンプにおいて、前記第1の参照電位及び前記第2の参照電位はそれぞれコンデンサを介して間接的に付与されることを特徴とする請求項1に記載の半導体記憶装置。
- 少なくとも3つの異なる状態を保持可能なメモリセルを備えた半導体記憶装置の読み出し方法であって、
選択された前記メモリセルに保持される状態に応じて読み出される3値の電位と第1の参照電位との比較に基づいて第1の増幅を行い、
選択された前記メモリセルに保持される状態に応じて読み出される3値の電位と第2の参照電位との比較に基づいて第2の増幅を行い、
前記3値の電位には高位の電位、中位の電位、低位の電位が含まれ、前記第1の参照電位は前記低位の電位と前記中位の電位の間に設定され、前記第2の参照電位は前記高位の電位と前記中位の電位の間に設定されることを特徴とする半導体記憶装置の読み出し方法。 - 前記メモリセルは、分子の酸化還元により電荷状態を少なくとも3通りに変化させる分子メモリセルであることを特徴とする請求項12に記載の半導体記憶装置の読み出し方法。
- 前記第1の増幅と前記第2の増幅との起動及び停止が同時に制御され、それぞれ1回の増幅動作により前記メモリセルに対応するデータが読み出されることを特徴とする請求項12に記載の半導体記憶装置の読み出し方法。
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Application Number | Priority Date | Filing Date | Title |
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JP2007169808A JP2009009641A (ja) | 2007-06-27 | 2007-06-27 | 半導体記憶装置及びその読み出し方法 |
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