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Gebiet der Erfindung
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Die
Erfindung liegt auf dem Gebiet der integrierten Halbleiterspeicher
und des Betriebs integrierter Halbleiterspeicher. Halbleiterspeicher
können
insbesondere flüchtige
Halbleiterspeicher sein, beispielsweise DRAMs (Dynamic Random Access Memory).
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Hintergrund der Erfindung
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DRAMs
besitzen eine Vielzahl von Speicherzellen, die jeweils an Bitleitungen
angeschlossen sind, über
welche die gespeicherten Informationen auslesbar sind. Die Bitleitungen
sind an Leseverstärker
angeschlossen. In einem Leseverstärker werden die Potentiale
zweier zueinander komplementärer Bitleitungen
verglichen, wenn eine Speicherzelle ausgelesen wird. Dazu wird mit
Hilfe der jeweiligen Wortleitung die auszulesende Speicherzelle
geöffnet, das
heißt
mit der Bitleitung verbunden, so dass die im Speicherkondensator
gespeicherte Ladung sich auf die Bitleitung verteilt und deren Potential
geringfügig verändert. Im
Leseverstärker
wird das auf diese Weise angehobene oder abgesenkte Potential mit
dem Potential einer komplementären
Bitleitung, deren Potential nicht durch Öffnen einer Wortleitung verändert ist,
verglichen. Der im Leseverstärker
gemessene Potentialunterschied zwischen beiden Bitleitungen (bzw.
beiden Leseverstärkereingängen) wird
durch den Leseverstärker
verstärkt
und nach der Verstärkung
in die Speicherzelle zurückgeschrieben.
Bei diesem sogenannten Spreizen der Bitleitungspotentiale wird die
Potentialdifferenz zwischen beiden Bitleitungen künstlich
erhöht.
Nach dem Deaktivieren der Wortleitung ist wieder eine ausreichend
hohe Ladungsmenge im Ladungskondensator gespeichert. Das Auslesen
erfolgt speicherintern im Leseverstärker. Das Ausleseergebnis kann
weitergeleitet werden, beispielsweise auf einen expliziten Auslesebefehl
hin. Das Ausleseergebnis kann aber ebenso lediglich zum Wiederauffrischen
der Speicherzelle in diese zurück
geschrieben werden. Ebenso kann aber auch eine neue Information
in die Speicherzelle geschrieben werden, ungeachtet des zuvor gespeicherten
und ausgelesenen Datenbits. Hierbei werden die Bitleitungspotentiale
gemäß dem zu
speichernden Datenbit gespreizt.
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In
DRAMs sind hauptsächlich
zwei speicherbereichsinterne Bauweisen hinsichtlich der Anordnung
der Bitleitungen bekannt. Bei dem Folded Bitline-Konzept verlaufen
die beiden zueinander komplementären
(das heißt
gegeneinander zu spreizenden) Bitleitungen in dieselbe Richtung
von dem Leseverstärker
weg. Oft ist bei dieser Bauweise ein Leseverstärker, beispielsweise über einen
Multiplexer, an wahlweise eines von zwei Paaren von Bitleitungen anschließbar, wobei
zu jeder Seite hin jeweils zwei zueinander komplementäre Bitleitungen
desselben Bitleitungspaares verlaufen.
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Beim
Open Bitline-Konzept führen
die zueinander komplementären
Bitleitungen in entgegengesetzte Richtungen von dem Leseverstärker weg,
an den sie angeschlossen sind. Bei beiden Bauweisen sind Gruppen
mit jeweils einer Vielzahl von Leseverstärkern zu Reihen von Leseverstärkern zusammengefasst.
Diese Reihen von Leseverstärkern
verlaufen in der Regel parallel zueinander und die Bitleitungen führen in
Richtung senkrecht zum Verlauf der Reihen von Leseverstärkern von
ih nen weg. Bei dem Open Bitline-Konzept liegen jeweils die Speicherzellen,
die durch zwei zueinander komplementäre Bitleitungen angeschlossen
werden, auf entgegengesetzten Seiten einer derjenigen Reihe von
Leseverstärkern,
von der die Bitleitungen ausgehen. Dementsprechend kreuzen beide
Bitleitungen jeweils verschiedene Gruppen von Wortleitungen. Dadurch
tritt kapazitives Übersprechen
zu der die auszulesende Speicherzelle öffnenden Wortleitung nur an
der aktiven Bitleitung auf; die komplementäre Bitleitung erfährt kein
vergleichbares kapazitives Übersprechen.
Dadurch entsteht an der aktiven Bitleitung eine geringfügige Potentialverschiebung,
die die eigentlich auszulesend, durch die Ladung der geöffneten
Speicherzelle bewirkte Potentialverschiebung überlagert. Während Halbleiterspeicher
nach dem Folded Bitline-Konzept eine gleich starke Kopplung an beiden
Bitleitungen hervorrufen, sind Halbleiterspeicher nach dem Open Bitline-Konzept
dennoch wegen der höheren
Packungsdichte von Speicherzellen unterhalb von 8F2 Grundfläche (mit
der minimalen Strukturweite F) hinsichtlich der geringeren Substratflächenverbrauchs vorteilhaft.
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Neben
zur Potentialverschiebung aufgrund der Kopplung zwischen Wortleitung
und Bitleitung treten vor allem noch weitaus schwerer kontrollierbare Übersprechvorgänge auf,
die das Potential einer auszulesenden Bitleitung mit beeinflussen.
So kann außer
dem Potential der jeweils benachbarten Bitleitungen insbesondere
auch das Potential des Halbleitersubstrats, das Potential einer
im Substrat angeordneten Wanne, das Potential einer gemeinsamen Kondensatorelektrode
von Grabenkondensatoren (buried plate) oder auch die gemeinsame
Kondensatorelektrode von Stapelkondensatoren (plate) das Bitleitungspotential
verschieben. Alle diese Einflüsse können bei
ungünstiger
Beieinflussung des Bitleitungspotentials Auslese fehler im Leseverstärker zur Folge
haben. Es besteht daher das Bedürfnis,
bei flüchtigen
Halbleiterspeichern wie beispielsweise DRAMs, insbesondere bei denjenigen
in Open Bitline-Bauweise, die Einflüsse parasitärer kapazitiver oder sonstiger
Einflüsse
auf das Potential der Bitleitungen zu verringern.
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Zusammenfassung der Erfindung
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Halbleiterspeicher
mit einer Vielzahl von Leseverstärkern,
an die jeweils ein Paar zweier zueinander komplementärer Bitleitungen
angeschlossen ist,
- – wobei der Halbleiterspeicher
für jede
Bitleitung jeweils zumindest ein erstes Schaltelement aufweist,
durch das zumindest ein Teilabschnitt der Bitleitung von dem Leseverstarker
elektrisch entkoppelbar ist, und
- – wobei
der Halbleiterspeicher das erste Schaltelement so steuert, dass
das erste Schaltelement beim Auslesen und/oder Wiederauffrischen
einer beliebigen an die Bitleitung angeschlossenen Speicherzelle
zumindest den Teilabschnitt der Bitleitung vorübergehend von dem Leseverstärker elektrisch
entkoppelt.
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Halbleiterspeicher
mit einer Vielzahl von Leseverstärkern,
an die jeweils ein Paar zweier zueinander komplementärer Bitleitungen
angeschlossen ist,
- – wobei der Halbleiterspeicher
für jede
Bitleitung jeweils ein Schaltelement aufweist, durch das die Bitleitung
von dem Leseverstärker
elektrisch entkoppelbar ist, und
- – wobei
der Halbleiterspeicher das Schaltelement so steuert, dass das Schaltelement
beim Auslesen und/oder Wiederauffrischen einer beliebigen an die
Bitleitung angeschlossenen Speicherzelle die Bitleitung vorübergehend
von dem Leseverstärker
elektrisch entkoppelt.
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Halbleiterspeicher
mit einer Vielzahl von Leseverstärkern,
an die jeweils ein Paar zweier zueinander komplementärer Bitleitungen
angeschlossen ist, wobei der Halbleiterspeicher für jede Bitleitung
jeweils zumindest ein erstes Schaltelement aufweist, durch das zumindest
ein Teilabschnitt der Bitleitung zeitweise von dem Leseverstärker entkoppelbar
ist,
- – wobei
für jede
Bitleitung das erste Schaltelement zwischen einen ersten Bitleitungsabschnitt, die
zum Leseverstärker
führt,
und einen zweiten Bitleitungsabschnitt zwischengeschaltet ist,
- – wobei
das der jeweiligen Bitleitung zugeordnete erste Schaltelement im
sperrenden Zustand den zweiten Bitleitungsabschnitt von dem ersten
Bitleitungsabschnitt elektrisch entkoppelt und
- – wobei
der Halbleiterspeicher für
jede Bitleitung weiterhin ein zweites Schaltelement aufweist, das an
einem dem Leseverstärker
abgewandten Ende des zweiten Bitleitungsabschnitts angeordnet ist.
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Verfahren
zum Betreiben eines Halbleiterspeichers, der zumindest einen Leseverstärker und ein
Paar zweier zueinander komplementärer, an den Leseverstärker angeschlossener
Bitleitungen sowie für
jede Bitleitung jeweils zumindest ein erstes Schaltelement aufweist,
durch das zumindest ein Teilabschnitt der Bitleitung von dem Leseverstärker elektrisch
entkoppelbar ist, wobei das erste Schaltelement so gesteuert wird,
dass beim Auslesen und/oder Wiederauffrischen einer beliebigen an
die Bitleitung angeschlossenen Speicherzelle zumindest der Teilabschnitt
der Bitleitung vorübergehend
von dem Leseverstärker
elektrisch entkoppelt wird.
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Kurze Beschreibung der Figuren
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Die
Erfindung wird nachstehend mit Bezug auf die Figuren Beschrieben.
Es zeigen:
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1 eine
schematische Darstellung einer ersten Ausführungsform eines erfindungsgemäßen Halbleiterspeichers,
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2 eine
weitere schematische Darstellung des Halbleiterspeichers gemäß 1,
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3 eine
Ausführungsform
eines Verfahren zum Betreiben des Halbleiterspeichers gemäß 1 und 2 mit
Darstellung einiger Potentialverläufe,
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4 eine
weitere Ausführungsform
eines erfindungsgemäßen Halbleiterspeichers,
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4A eine
vereinfachte Ausschnittvergrößerung aus 4 und
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5 eine
Ausführungsform
eines Verfahren zum Betreiben des Halbleiterspeichers gemäß 4 und 4A mit
Darstellung einiger Potentialverläufe und
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6 eine
zu den 1 und 2 alternative Ausführungsform
eines erfindungsgemäßen Halbleiterspeichers.
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Detaillierte Beschreibung
einiger Ausführungsformen
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1 zeigt
eine schematische Draufsicht auf einen Halbleiterspeicher gemäß einer
ersten Ausführungsform
der Erfindung.
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Dargestellt
ist ein Ausschnitt eines Speicherbereichs des Halbleiterspeichers 1,
wobei stellvertretend lediglich ein einziger Leseverstärker 5 sowie
ein einziges Paar zweier zueinander komplementärer Bitleitungen 6 dargestellt
ist. In dem Ausführungsbeispiel
der 1 verlaufen beide Bitleitungen 6 vom Leseverstärker 5 ausgehend
in entgegengesetzte Richtungen vom Leseverstärker 5 weg. Die eine
Bitleitung 6a erstreckt sich in 1 vom Leseverstärker ausgehend
zur rechten Seite, wohingegen die dazu komplementäre Bitleitung 6b in 1 nach
links vom Leseverstärker
wegführt.
Der Leseverstärker 5 dient dazu,
beim Auslesen einer Speicherzelle, die an eine der beiden Bitleitung 6a, 6b angeschlossen
ist, die Potentiale beider Bitleitungen 6a, 6b miteinander
zu vergleichen und einen festgestellten Potentialunterschied zu
verstärken,
das heißt
die Bitleitungspotentiale zu spreizen. Das Spreizen der Bitleitungspotentiale
wird herkömmlich
unmittelbar nach dem sogenannten Sensing vorgenommen, das heißt nach
dem Erfassen einer an der aktiven Bitleitung auftretenden Potentialänderung.
Eine Potentialänderung
stellt sich ein, wenn eine Speicherzelle durch die entsprechende
Wortleitung geöffnet
wird und sich die Ladung des Speicherkondensators über die
gesamte Bitleitung bis hin zum Leseverstärker 5 verteilt.
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In 1 sind
die Speicherzellen 10 lediglich schematisch dargestellt;
bei einer bevorzugten Ausführungsform
in Form eines DRAMs wird die erste Source/Drain-Elektrode eines
Auswahltransistors einer Speicherzelle 10 an die Bitleitung
angeschlossen sein und die Gate-Elektrode des Auswahltransistors an
die Wortleitung angeschlossen sein; die zweite Source/Drain-Elektrode
führt vom
Auswahltransistor zum Speicherkondensator, der beispielsweise ein Grabenkondensator
oder ein Stapelkondensator sein kann. Unabhängig von der hier be schriebenen
Ausführungsform
sind jedoch auch andere Bauweisen und Arten von Halbleiterspeichern
außer
DRAMs auf die erfindungsgemäße Weise
ausbildbar.
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In 1 ist
quer zur komplementären
Bitleitung 6b eine Anzahl von Wortleitungen 4 dargestellt, die
die Bitleitung 6b kreuzen, wobei am Kreuzungsort jeweils
eine Speicherzelle auf die gerade beschrieben Art und Weise an die
Bitleitung 6b und die jeweilige Wortleitung 4 angeschlossen
ist. In 1 ist nur ein sehr kleiner Ausschnitt
eines realen Speicherbereichs eines Halbleiterspeichers dargestellt.
Insbesondere ist nur eine einzige Reihe 3 von Leseverstärkern 5 angedeutet,
die parallel zu einer Vielzahl weiterer Reihen 3 von Leseverstärkern angeordnet
ist. Zwischen zueinander benachbarten Reihen 3 von Leseverstärkern erstreckt
sich jeweils eine Vielzahl von Bitleitungen, die an die Leseverstärker der
jeweils benachbarten Reihen angeschlossen sind. Die jeweils zweiten
Enden der jeweiligen Bitleitung besitzen herkömmlich keinen elektrischen
Anschluss, so dass die Bitleitungen nur an ihrem ersten Ende an den
Leseverstärker
angeschlossen sind und ansonsten das Bitleitungspotential durch
die einzeln zu öffnenden
Speicherzellen beeinflusst wird.
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In 1 ist
abschnittsweise der Verlauf einer einzigen Bitleitung 6a und
der zu ihr komplementären Bitleitung 6b dargestellt.
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Gemäß der in 1 dargestellten
Ausführungsform
der Erfindung ist entlang des Verlaufs der Bitleitungen 6 jeweils
zumindest ein Schaltelement T1, und zwar insbesondere ein erstes
Schaltelement T1 dargestellt. Gemäß einer Ausführungsform
ist das erste Schaltelement T1 zwischen zwei Bitleitungsabschnitten 7, 8 der
jeweiligen Bitleitung 6 angeordnet. Dies bedeutet, dass
vorzugsweise jeweils die gleiche Anzahl von Speicherzellen 10 an
den ersten Bitleitungsabschnitt 7 und an den zweiten Bitleitungsabschnitt 8 der
jeweiligen Bitleitung 6 angeschlossen sind. Die Bitleitungsabschnitte 7, 8 sind
in 1 insbesondere für die Bitleitung 6a ausdrücklich dargestellt.
Ebenso ist die komplementäre
Bitleitung 6b durch ein ihr zugeordnetes Schaltelement
T, etwa ein erstes Schaltelement T1 in zwei Bitleitungsabschnitte unterteilt.
Sämtliche
in der vorliegenden Anmeldung genannten Schaltelemente können insbesondere Transistoren,
beispielsweise MOS-Feldeffekt-Transistoren
(MOSFETs) sein.
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Herkömmlich ist
es nicht vorgesehen, dass eine Bitleitung beim Auslesen einer Speicherzelle, die
an die Bitleitung angeschlossen ist, zum Auslesen der Speicherzelle
vorübergehend
von dem Leseverstärker
elektrisch entkoppelt wird oder dass auch nur ein Teil der Bitleitung
von dem Leseverstärker elektrisch
entkoppelt wird. Da nämlich
die beim Öffnen
einer Speicherzelle mit Hilfe der Wortleitung erzeugte Potentialveränderung
der Bitleitung am Leseverstärker
erfasst werden muss, muss die zuvor im Speicherkondensator gespeicherte
elektrische Ladung ohne Unterbrechung der Bitleitung bis zum Leseverstärker fließen können, wo
die dann eintretende Potentialänderung
gegenüber
dem Vergleichspotential der komplementären Bitleitung erfasst und
verstärkt
wird. Selbst wenn in einem Leseverstärkerstreifen jeder Leseverstärker jeweils
wahlweise mit einem von zwei Bitleitungspaaren anschließbar ist (beispielsweise über einen
Multiplexer) und somit stets immer nur ein einziges Bitleitungspaar
aktiviert bzw. ausliest, sind die nur die Bitleitungen des momentan
deaktivierten, d. h. nicht zum Auslesen mit dem Leseverstärker verbundenen
Paares elektrisch vom Leseverstärker
entkoppelt. Die Bileitungen des ausgelesenen Bitleitungspaares jedoch
sind und bleibt während
des Auslesevorgangs und des Rückschreibvorgangs
elektrisch an den Leseverstärker gekoppelt
(wobei sowohl bei einem Auslesebefehl als auch bei einem Wiederauffrischungsbefehl
jeweils ein Auslesevorgang am Leseverstärker durchgeführt wird
und danach ein Rückschreiben,
d. h. Wiederauffrischen bzw. refresh erfolgt).
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Erfindungsgemäß wird jedoch
vorgeschlagen, entlang des Bitleitungsverlaufs (beispielsweise wie
in 1 für
das erste Schaltelement T1 zwischen zwei Bitleitungsabschnitten)
Schaltelemente vorzusehen, mit denen zumindest Teilabschnitte der
Bitleitungen vorübergehend
von dem Leseverstärker
elektrisch entkoppelbar sind, und zwar selbst dann, wenn das Bitleitungspaar,
zu dem die jeweilige Bitleitung gehört, gerade ausgelesen wird,
also der Leseverstärker
aktiv ist.
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Auf
den ersten Blick erscheint es nicht zweckmäßig, zwischen der äußersten
Speicherzelle, die entlang der jeweiligen Bitleitung im größten Abstand
von dem Leseverstärker
angeordnet ist, und den Leseverstärker ein Schaltelement T1,
beispielsweise einen Transistor anzuordnen, mit dem der von da an
nach außen
führende
Abschnitt der Bitleitung elektrisch entkoppelbar ist. Denn die beim öffnen der äußersten
Speicherzelle entstehende Ladungsverschiebung breitet sich über die
gesamte Bitleitungslänge
aus, somit auch über
denjenigen Bereich der Bitleitung, an dem gemäß dieser Ausführungsform der
Erfindung ein Schaltelement T1 angeordnet ist.
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Vorzugsweise
wird jedoch zu Beginn des Auslesevorgangs, insbesondere nach dem öffnen der
zum Ansteuern einer Speicherzelle dienenden Wortleitung, das erste
Schaltelement T1 noch im leitend geschalteten Zustand belassen,
in dem es beide Bitleitungsabschnitten 7, 8 leitend
miteinander verbindet und Potentialunterschiede zwischen beiden Bitleitungsabschnitten
ausgleicht. Erfindungsgemäß wird jedoch
ausgenutzt, dass zumindest dann, wenn die beim Öffnen der Speicherzelle entstehende
Ladungsverschiebung einmal die gesamte Bitleitungslänge erfasst
hat, anschließend
ein Teilabschnitt der Bitleitung, beispielsweise einen äußeren, zweiten
Bitleitungsabschnitt 8, elektrisch entkoppelt werden kann,
ohne das aktuelle Bitleitungspotential am Leseverstärkereingang
zu verfälschen.
Dies wird erfindungsgemäß ausgenutzt,
um die Auswirkungen parasitärer
Störeinflüsse auf
das Bitleitungspotential soweit wie möglich zu verringern und bei
weiteren Ausführungsformen
zum Auslesen nicht mehr benötigte
Abschnitte der Bitleitung mit einem neutralen, vorgegebenen Potential
vorzuspannen. Dadurch kann zwischen benachbarten Bitleitungen, wie
noch nachstehend anhand von 2 erläutert, ein Übersprechen
vermieden werden.
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Nachdem
im Leseverstärker 5 die
beim sogenannten Sensing aufgetretene Potentialveränderung
an der aktiven Bitleitung 6a erfasst wurde, werden die
Bitleitungspotentiale gespreizt, so dass auf beiden Bitleitungen
ausreichend hohe beziehungsweise niedrige Potentiale vorliegen,
um die ursprünglich
ausgelesene Information verstärkt
in die jeweilige Speicherzelle zurück zuschreiben. Gemäß der Ausführungsform
der 1 wird, sobald die Bitleitungspotentiale an den
Anschlüssen
der Bitleitungen am Leseverstärker
gespreizt worden sind, das jeweilige (zumindest eine) Schaltelement
T beziehungsweise T1 wieder leitend geschaltet, um auch den äußeren Abschnitt
der jeweiligen Bitleitung, beispielsweise den zweiten Bitleitungsabschnitt 8 der
aktiven Bitleitung 6a in 1 wieder
bis zur äußersten
Speicherzelle 10 hin vorzuspannen. Somit wird erfindungsgemäß eine vorübergehende
elektrische Entkopplung zumindest eines Teilabschnitts der Bitleitung
durchgeführt, die
unabhängig
von der Position der auszulesenden Speicherzelle entlang der Bitleitung
einem Auslesen der Speicherzelle nicht entgegensteht.
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1 zeigt
zugleich noch eine weitere Ausführungsform
der vorliegenden Erfindung, bei der pro Bitleitung 6 nicht
nur ein erstes Schaltelement T1, sondern ebenfalls ein zweites Schaltelement
T2 vorgesehen ist. Vorzugsweise ist das zweite Schaltelement T2
an demjenigen Ende der jeweiligen Bitleitung 6a, 6b angeordnet,
das auf der dem Leseverstärker 5 abgewandten
Seite der jeweiligen Bitleitung angeordnet ist. Jede Bitleitung
verläuft
somit zwischen dem Leseverstärker 5 und
dem jeweiligen zweiten Schaltelement T2. Das zweite Schaltelement T1
dient dazu, bei sperrend geschaltetem erstem Schaltelement T1 den
zweiten, äußeren Bitleitungsabschnitt 8 mit
einem vorgegebenen Potential V1, beispielsweise einem Precharge-Potential Vbleq vorzuspannen.
Während
herkömmlich
die Bitleitung floatet, wenn sie nicht gerade zum Auslesen durch den
Leseverstärker
aktiviert ist, ermöglichen
die zweiten Schaltelemente gemäß der Ausführungsform
der Erfindung eine aktive Beeinflussung des Potentials der Bitleitungen
oder zumindest von Abschnitten der Bitleitungen selbst dann, wenn
der jeweilige Leseverstärker 5 deaktiviert
ist. Dadurch wird ein Übersprechen
zwischen Bitleitungen vermieden und insbesondere beim Open Bitline-Konzept
der kritische Einfluss kapazitiver, elektrischer und sonstiger Kopplungen
auf das Potential der jeweiligen Bitleitung weitgehend entschärft.
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2 zeigt
einen größeren Ausschnitt
des Halbleiterspeichers 1 der Ausführungsform der 1.
Dargestellt sind zwei Reihen 3 von Leseverstärkern 5,
an welche Leseverstärker
jeweils zwei zueinander komplementäre Bitleitungen 6a, 6b angeschlossen
sind. Zwischen jeweils zwei Reihen 3 von Lesever stärkern ist
ein Speicherzellenfeld 2 angeordnet, wobei der Begriff
des Speicherzellenfeldes 2 hier sowie bei den übrigen Ausführungsformen
nicht für
den gesamten Speicherbereich eines Halbleiterspeichers steht, sondern
eine kleine Matrix von Speicherzellen 10 bezeichnet, die
jeweils an eine Gruppe von Wortleitungen 4 und eine Gruppe
von Bitleitungen 6 angeschlossen ist, die sich gegenseitig überkreuzen.
Insbesondere sind beispielsweise in 2 die Bitleitungen
an die Leseverstärker 5 angeschlossen
und verlaufen von ihnen ausgehend horizontal in 2.
Die Wortleitungen 4 hingegen verlaufen in 2 vertikal,
vorzugsweise senkrecht zu den Bitleitungen. Vom in 2 links
oben dargestellten Leseverstärker 5 verläuft die
eine Bitleitung 6a nach rechts, wohingegen die komplementäre Bitleitung 6b vom
Leseverstärker
ausgehend nach links verläuft. Die
aktive Bitleitung 6a kreuzt eine Gruppe von Wortleitungen,
die in 2 mit WLi+1 bis WLi+k bezeichnet sind. Die Bitleitung 6a reicht
somit fast bis an den in 2 rechts dargestellten Leseverstärkerstreifen 3 heran.
In dem Ausführungsbeispiel
der 2 ist die Bitleitung 6 durch ein erstes
Schaltelement T1 in zwei Bitleitungsabschnitte 7, 8 unterteilt
und durch ein zweites Schaltelement T2 in ihrem äußeren Ende mit einem ersten
Potential V1 verbindbar, wobei der Spannungsanschluss für das Potential
V1 vorzugsweise im nächstgelegenen
Leseverstärkerstreifen 3 angeordnet
ist. Das erste Schaltelement T1 ermöglicht ein zeitweiliges Unterbrechen
der elektrischen Verbindung zwischen beiden Bitleitungsabschnitten 7, 8 und
das zweite Schaltelement T2 ermöglicht
ein elektrisches Vorspannen beispielsweise mit einem Neutralpotential
beziehungsweise Precharge-Potential
Vbleq (das als vorgegebenes erstes Potential V1 verwendet wird),
wenn das erste Schaltelement T1 sperrend geschaltet ist.
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In 2 ist
erkennbar, dass zwischen zwei übernächstbenachbarten
Bitleitungen, d. h. solchen Bitleitungen, die an zueinander benachbarte
Leseverstärker 5 einer
bestimmten Reihe 3 von Leseverstärkern angeschlossen sind, jeweils
genau eine Bitleitung angeordnet ist, die an einen Leseverstärker 5 einer
anderen Reihe 3 von Leseverstärkern angeschlossen ist. Dies
hat zur Folge, dass auch zwischen einander nächstbenachbarten Bitleitungen
jeweils erste Bitleitungsabschnitte (die als innere Bitleitungsabschnittn
nah am ansteuernden Leseverstarker angeordnet sind) und zweite Bitleitungsabschnitte
(die als äußere Bitleitungsabschnitte
weit entfernt vom ansteuernden Leseverstärker angeordnet sind) einander
abwechseln. Es ist beispielsweise für die in 2 oben
dargestellte Bitleitung BLj der erste Bitleitungsabschnitt 7 unmittelbar
neben dem zweiten Bitleitungsabschnitt 8 der nächsten Bitleitung
BLj+1 angeordnet, welcher an einen Leseverstärker 5 der
in 2 rechts dargestellten Reihe 3 von Leseverstärkern angeschlossen
ist. Somit ist jeweils ein erster Bitleitungsabschnitt 7 einer
beliebigen Bitleitung von zwei zweiten Bitleitungsabschnitten 8 der
benachbarten Bitleitungen umgeben und umgekehrt. Somit ist beispielsweise
für die
Bitleitung BLj+1 der erste Bitleitungsabschnitt 7 von
zwei zweiten Bitleitungsabschnitten 8 der beiden Bitleitungen
BLj und BLj+2 umgeben.
Diese Anordnung wird gemäß einer
Ausführungsform
der Erfindung ausgenutzt, um in der Sensing-Phase sämtliche
zweiten Bitleitungsabschnitte elektrisch zu entkoppeln und mit einem
vorgegebenen Neutralpotential oder Precharge-Potential oder anderweitigen
ersten Potential V1 vorzuspannen, um Bitleitungs-Bitleitungs-Kopplungen
zu verhindern. Sind die äußeren Bitleitungsabschnitte 8 auf
ein vorgegebenes Potential V1, beispielsweise Vbleq gelegt, so entfallen
die herkömmlich
durch Spreizen der Nachbarbitleitungen auftretenden Störeinflüsse und die
Bitleitungssignale sind mit sehr viel höherer Zuverlässigkeit
gegenüber
Auslesefehlern als herkömmlich
auslesbar.
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3 zeigt
schematisch den zeitlichen Verlauf einiger Potentiale des Halbleiterspeichers
in der Ausführungsform
gemäß den 1 und 2.
Dargestellt ist insbesondere das elektrische Potential V für die Wortleitung
WL, mit der die Speicherzelle zum Auslesen geöffnet wird, und das Potential
von Abschnitten der zueinander komplementären Bitleitungen 6a, 6b.
Ferner ist der Schaltzustand des ersten und des zweiten Schaltelements
T1, T2 dargestellt, wobei jeweils der Zustand "on" einem
leitend geschalteten Schaltelement und der Schaltzustand "off" einem sperrend geschaltetem
Schaltelement entspricht. Die Potentialverläufe sind auf einer Zeitskala t
aufgetragen und ändern
sich in charakteristischer Weise mit verschiedenen Ereignissen E1
bis E7. In 3 ist als Beispiel für einen
Zugriff auf eine Speicherzelle ein Auslesevorgang beziehungsweise
ein Wiederauffrischungsvorgang dargestellt. In beiden Fällen wird
zunächst
der Speicherinhalt einer auszulesenden Speicherzelle im Leseverstärker ausgelesen
beziehungsweise erfasst und dann verstärkt zurückgeschrieben. Sofern ein externer,
an den Baustein oder auch intern vom Baustein an den Signalverstärker gesandter
Auslesebefehl vorliegt, kann das Ausleseergebnis auch an irgendeinen
anderen Bereich des Halbleiterspeichers oder an einen externen Anschluss
zusätzlich
weitergeleitet werden. In allen Fällen jedoch muss zunächst die
zuvor in der Zelle gespeicherte Information zum Leseverstärker gelangen
und anschließend
wieder verstärkt
in die Speicherzelle zurückgeschrieben
werden. Sofern die Information nicht zurückgeschrieben wird, sondern statt
dessen eine neue, gegebenenfalls andere Information in die Speicherzelle
geschrieben wird, können in
der Zwischenzeit zwischen den Ereignissen E5 und E6 die Potentiale
der beiden Bitleitungen 6a, 6b in gespreiztem
Zustand invertiert werden (im Falle eines entgegengesetzten, zu
speichernden neuen Datenbits). Für
die Beschreibung der Funktionsweise des erfindungsgemäßen Halbleiterspeichers
braucht jedoch nur der Fall eines gewöhnlichen Auslese- und/oder
Rückschreibvorgangs
(Auslesen bzw. Wiederauffrischen) betrachtet zu werden.
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Zu
Beginn des Auslesevorgangs ist das erste Schaltelement T1 leitend
geschaltet und verbindet somit beide Bitleitungsabschnitte 7, 8 der
aktiven Bitleitung 6a (1 und 2)
leitend miteinander. Die Wortleitung befindet sich zunächst im
deaktivierten Zustand und wird erst zum Zeitpunkt E1 aktiviert.
Bei dem erfindungsgemäßen Halbleiterspeicher
hingegen wird gemäß einer
Ausführungsform
mit erstem und zweitem Schaltelement T1, T2 das zweite Schaltelement
T2 vor dem Zeitpunkt E1 zunächst
sperrend geschaltet, um das äußere Ende
der Bitleitung von einem vorgegebenen Potential zu trennen. Kurz
nach dem Zeitpunkt E1 ist somit die aktive Bitleitung 6a nur mit
dem Leseverstärker
und der durch die gerade aktivierte Wortleitung geöffneten
Speicherzelle verbunden. Im Falle eines digitalen Datenbits, das
beispielsweise eine digitale Eins bezeichnet, nimmt daher das Bitleitungspotential
der Bitleitung 6a geringfügig zu, wie unten in 3 zwischen
den Zeitpunkten E1 und E2 dargestellt. Spätestens zum Zeitpunkt E3 liegen zwei
geringfügig
unterschiedliche Potentiale an der Bitleitung 6a und der
Bitleitung 6b vor. Erfindungsgemäß wird noch vor dem Spreizen
der Bitleitungspotentiale, das zum Zeitpunkt E3 beginnt, zuerst
das erste Schaltelement T1 sperrend geschaltet und vorzugsweise
kurz danach, aber noch vor dem Zeitpunkt E3 das zweite Schaltelement
T2 (falls vorhanden) leitend geschaltet. Das somit kurzzeitige Sperrendschalten
des ersten Schaltelements T1 bewirkt ein zumindest vorübergehendes
elektrisches Entkoppeln des zweiten Bitlei tungsabschnitts 8 der
aktiven Bitleitung 6a von dem Leseverstarker 5,
an den die aktive Bitleitung 6a angeschlossen ist. Diese
elektrische Entkopplung wird auch dann vorgenommen, wenn die auszulesende
Speicherzelle gerade an den zweiten Bitleitungsabschnitt 8 der
aktiven Bitleitung angeschlossen ist und dadurch selbst vorübergehend elektrisch
vom Leseverstarker entkoppelt wird. Da die Information der Speicherzelle
bereits zuvor auf beide Bitleitungsabschnitte übertragen wurde, ist das korrekte
Auslesen der ursprünglichen
Zellinformation trotz der Entkopplung beider Bitleitungsabschnitte weiterhin
möglich.
Das Leitendschaltend des zweiten Schaltelements T2 bewirkt, dass
der zweite Bitleitungsabschnitt oder allgemeiner der äußere, zweite Bitleitungsabschnitt 8 nicht
beziehungsweise noch nicht gespreizt wird, sondern zunächst mit
einem vorgegebenen Potential V1, vorzugsweise dem Potential Vbleq
vorgespannt wird. Zur gleichen Zeit werden vorzugsweise auch die äußeren, zweiten
Bitleitungsabschnitt derjenigen Bitleitungen, die der auszulesenden
aktiven Bitleitung benachbart sind, mit diesem Potential V1 vorgespannt.
Dadurch wird ein Übersprechen
zwischen den Bitleitungen so weit wie möglich verhindert, insbesondere
während
der Sensing-Phase etwa bis zum Zeitpunkt E2. Wie unten in 3 zwischen
den Zeitpunkten E2 und E3 ersichtlich, ist in diesem Zeitintervall
die sich einstellende Potentialdifferenz zwischen der aktiven Bitleitung 6a und
der komplementären
Bitleitungen 6b sehr gering und daher äußerst anfällig für parasitäre Einflüsse, die das Vorzeichen der
relativen Potentialdifferenz zwischen beiden Bitleitungen beeinflussen
und gegebenenfalls umkehren könnten.
Durch die erfindungsgemäß erreichte
Unterdrückung
des Übersprechens zwischen
den Bitleitungen wird zu diesem kritischen Zeitpunkt bis zum Beginn
des Spreizens (beginnend mit dem Zeitpunkt E3) ein zuverlässigeres,
weniger fehleranfälliges
Auslesen des korrekten Daten bits der Speicherzelle ermöglicht.
Während
ab dem Zeitpunkt E3 das Potential des ersten Bitleitungsabschnitts 7 der
aktiven Bitleitung 6a infolge der Spreizung bis auf Vblh
ansteigt und das des ersten Bitleitungsabschnitts 7 der
komplementären
Bitleitung 6b bis auf Vgnd abfällt, bleibt das erste Schaltelement T1
der aktiven Bitleitung 6a und vorzugsweise auch dasjenige
der komplementären
Bitleitung (und vorzugsweise auch diejenigen aller weiterer Bitleitungen desselben
Speicherzellenfeldes 2) im sperrend geschalteten Zustand.
Insofern stehen die Potentialverläufe, die in 3 mit
T1 und T2 angegeben sind, nicht nur für das erste Schaltelement T1
und das zweite Schaltelement T2 der einzelnen, gerade aktivierten
Bitleitung 6a, sondern zugleich auch für den Schaltzustand und den
Potentialverlauf der entsprechenden ersten und zweiten Schaltelemente
der übrigen,
insbesondere der benachbarten Bitleitungen zumindest innerhalb desselben
Speicherzellenfeldes zwischen den nächstbenachbarten Reihen von
Leseverstärkern.
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Nachdem
die Bitleitungspotentiale gespreizt sind, wird schließlich das
erste Schaltelement T1 (beziehungsweise alle ersten Schaltelemente
T1 desselben Speicherzellenfeldes zwischen den beiden Leseverstärkerstreifen;
zumindest aber dasjenige Schaltelement T1 der aktiven Bitleitung 6a)
wieder leitend geschaltet. Das Schaltelement T1 der komplementären Bitleitung
(die durch den Leseverstärkerstreifen getrennt
in einem benachbarten Speicherzellenfeld angeordnet ist) braucht
nicht wieder leitend geschaltet zu werden. Statt dessen wird der
Schaltzustand des ersten Schaltelements der komplementären bitleitung
vorzugsweise unverändert
gelassen, wodurch der Halbleiterspeicher erheblich energiesparender betreibbar
ist.
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Sofern
(je nach Ausführungsform)
zusätzlich zweite
Schaltelemente T2 vorgesehen sind, werden diese kurz zuvor wieder
sperrend geschaltet. Dadurch werden die äußersten Enden der Bitleitungen von
dem Potential V1 elektrisch entkoppelt, und das Leitendschalten
der ersten Schaltelemente T1 bewirkt eine Anhebung bzw. Absenkung
des Potentials der zweiten Bitleitungsabschnitte der jeweiligen
Bitleitung 6a, 6b auf dasjenige Potential des
zugehörigen
ersten Bitleitungsabschnitts derselben Bitleitung. Diese Spreizung
der Bitleitungspotentiale kann insbesondere bis zum Zeitpunkt E5
andauern. Während dieses
Zeitraums wird die ausgelesene Information wieder in die Speicherzelle
zurückgeschrieben.
Dazu ist erforderlich, dass auch nach dem Leitendschalten des ersten
Schaltelements T1 die Bitleitung auf Seiten des Leseverstärkers weiterhin
mit dem jeweils spreizenden Potential Vblh beziehungsweise Vgnd vorgespannt
bleibt, um auch den zweiten Bitleitungsabschnitt und schließlich die
gegebenenfalls an deren äußerstem
Ende angeordnete Speicherzelle aufzuladen. Erst dann, beispielsweise
ab dem Zeitpunkt E5, kann im Leseverstärker die Verbindung zwischen dem
jeweiligen Potential Vblh beziehungsweise Vgnd und der betreffenden
Bitleitung 6a; 6b unterbrochen werden. Sofern
ein neues Datenbit in die Speicherzelle geschrieben werden soll,
können
etwa zum Zeitpunkt E5 oder kurz danach die Potentiale beider Bitleitungen
invertiert werden, je nachdem, ob das neue Datenbit von dem vorher
gespeicherten Datenbit abweicht oder nicht. Schließlich wird
die Wortleitung zum Zeitpunkt E6 wieder deaktiviert und damit die
Speicherzelle geschlossen beziehungsweise elektrisch von der Bitleitung
getrennt. Das zweite Schaltelement T2 wird nach dem Deaktivieren
der Wortleitung später
zum Zeitpunkt E7 wieder leitend geschaltet, nachdem insbesondere
der Leseverstärker
wieder deaktiviert ist. Alternativ kann das zweite Schaltelement
vor dem Zeitpunkt E1 und nach dem Zeitpunkt E7 auch dauerhaft sperrend
geschaltet bleiben. In diesem Fall das zweite Schaltelement lediglich
zwischen den Zeitpunkten E2 und E4 vorübergehend leitend geschaltet,
um gerade während
der kritischen Sensing-Phase parasitäre Kopplungen zwischen den
Bitleitungen auszuschalten.
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In 3 ist
somit der elektrische Potentialverlauf beider Bitleitungsabschnitte 7, 8 der
jeweiligen Bitleitung zeitweise unterschiedlich. Während die
ersten Bitleitungsabschnitte 7 der aktiven Bitleitung 6a und
der komplementären
Bitleitung 6b sich wie bei einem herkömmlichen Halbleiterspeicher
verhalten (durchgezogene und gestrichelte Linie in 3),
wird der zweite Bitleitungsabschnitt 8 der aktiven Bitleitung 6a (gepunktete
Linie) und diejenige der komplementären Bitleitung 6b (zweiter
Bitleitungsabschnitt davon in 3 nicht
dargestellt) erst später
gespreizt.
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Das
in 3 dargestellte Schaltschema und die Potentialverläufe sind
lediglich beispielhaft und bezeichnen eine mögliche Ausführungsform der Erfindung. Das
erste Potential V1 zum Unterdrücken von
Bitleitungs-Bitleitungs-Kopplungen kann beispielsweise das Precharge-Potential
sein, das genau in der Mitte zwischen den Potentialen Vblh und Vgnd liegen
kann. Den hier beschriebenen Ausführungsformen ist gemeinsam,
dass jeweils hur ein Teilabschnitt der Bitleitung während des
Auslesens und Zurückschreibens
dauerhaft mit dem Leseverstärker gekoppelt
bleibt, wohingegen ein weiterer Teilabschnitt zumindest vorübergehend
elektrisch von dem Leseverstärker
entkoppelt wird, um für
benachbarte Bitleitungen parasitäre
Kopplungen zu verringern und/oder die Weiterleitung von Kopplungen
zwischen der aktiven Bitleitung und dem Substrat (beziehungsweise
der Wanne im Substrat) in Richtung Leseverstärker zu verhindern oder zumindest
abzuschwächen.
Die Ausfüh rungsformen
unterscheiden sich hauptsächlich
hinsichtlich der Position des ersten Schaltelements. Weiterhin kommt
die nachfolgend beschriebene Ausführungsform mit nur einem Schaltelement
pro Bitleitung aus.
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4 zeigt
ein weiteres Ausführungsbeispiel eines
erfindungsgemäßen Halbleiterspeichers.
Bei dieser Ausführungsform
besitzt der Halbleiterspeicher 1 Bitleitungen 6,
entlang deren Verlauf lediglich ein einziges Schaltelement T angeordnet
ist, dessen Position sich ferner von der Position der Schaltelemente
T1, T2 der zuvor beschriebenen Ausführungsform unterscheidet. In 4 ist
jede Bitleitung 6 an ihrem Ende, mit dem sie an den jeweiligen
Leseverstärker 5 angeschlossen
ist, kurz vor dem Leseverstärker
noch durch ein Schaltelement T unterbrochen. Somit wird die Menge
aller Speicherzellen, die durch die jeweilige Bitleitung 6 ansteuerbar
sind, im Falle des Sperrendschaltens des Schaltelements T von dem
Leseverstärker 5,
an den die jeweilige Bitleitung 6 angeschlossen ist, elektrisch
entkoppelt. 4 zeigt zunächst einen Ausschnitt eines Speicherbereichs,
in dem zwei Reihen 3 von Leseverstärken 5 dargestellt
sind sowie ein zwischen ihnen angeordnetes Speicherzellenfeld mit
Bitleitungen 6 und dazu kreuzenden Wortleitungen 4.
Von jedem Leseverstärker 5 führen die
beiden zueinander komplementären
Bitleitungen in zueinander entgegengesetzte Richtungen vom Leseverstärker weg. Die
in den Reihen 3 von Leseverstärkern angedeuteten größeren Felder
bezeichnen Flächenbereiche des
Halbleitersubstrats, in denen zusätzlich zu dem eigentlichen
Leseverstärker 5 noch
die gemäß dieser Ausführungsform
der Erfindung vorgesehenen Schaltelemente T angeordnet sind. Zu
diesem Zweck enthält
die 4 eine Ausschnittvergrößerung, die gestrichelt umrandet
ist und nähere
Einzelheiten des Leseverstärkers 5 zeigt.
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4A zeigt
darüber
hinaus eine weitere, vereinfachte Darstellung der Ausschnittvergrößerung aus 4.
Wie in 4 in der gestrichelt umrandeten Ausschnittvergrößerung erkennbar,
enden die Bitleitungen nicht unmittelbar an dem jeweiligen Flächenbereich,
in dem der betreffende Leseverstärker 5 angeordnet
ist, sondern führen über das
jeweilige Schaltelement T zum Bitleitungsanschluss des Leseverstärkers 5.
In der gestrichelt umrandeten Ausschnittvergrößerung führt die aktive Bitleitung 6a über ein
Schaltelement T von rechts zum Leseverstärker 5 und auch die
komplementäre
Bitleitung 6b über
ein Schaltelement T zum entsprechenden Bitleitungsanschluss desselben
Leseverstärkers 5.
Der interne Aufbau des Leseverstärkers 5 ist
an sich bekannt und dient dazu, die an beiden Leseverstärkereingängen bzw.
Bitleitungseingängen
(die zugleich Bitleitungsausgänge
von dem Leseverstärker
aus gesehen sind) miteinander zu vergleichen und zu spreizen. Hierzu
wird der Leseverstärker
mit den Potentialen Vblh und Vgnd zum zum Spreizen der Bitleitungen
versorgt. Ferner sind Steuerspannungen VS1 und VS2 vorgesehen, mit
denen über
Steuertransistoren T3, T4 das jeweilige Potential Vgnd beziehungsweise
Vblh zum Aktivieren des Leseverstärkers angelegt wird. Wesentlich
sind jedoch bei dieser Ausführungsform
die zwischen dem Leseverstärker 5 und
dem überwiegenden
Bitleitungsabschnitt der jeweiligen Bitleitung 6a, 6b angeordneten
Schaltelemente T. Mit ihnen kann, nachdem die jeweilige Wortleitung
aktiviert wurde und die Ladung des Speicherkondensators sich über die
gesamte Bitleitungslänge bis
zum Leseverstärker 5 hin
verteilt hat, der im Speicherzellenfeld 2 angeordnete Bitleitungsabschnitt
der aktiven Bitleitung 6a (ebenso wie der entsprechende Abschnitt
der komplementären
Bitleitung 6b) elektrisch von dem jeweiligen Bitleitungseingang
am Leseverstarker 5 entkoppelt werden. Damit werden nicht
nur Bitleitungs-Bitleitungs-Kopplungen während der Sensing-Phase un schädlich gemacht,
sondern zugleich auch weitere parasitäre Kopplungen der jeweiligen
Bitleitung zum Substrat beziehungsweise zur Wanne oder zur Kindensatorplatte
hin oder sonstige entlang des Bitleitungsverlaufs auftretende Kopplungen.
Somit wird nahezu die gesamte Bitleitungslänge zeitweise, das heißt vorübergehend
von dem Leseverstärker
entkoppelt, zumindest derjenige Bereich, an den die durch die Bitleitung
ansteuerbaren Speicherzellen angeschlossen sind. Gemäß der Ausführungsform
der 4 ist am entgegengesetzten Ende der jeweiligen
Bitleitung 6 kein weiteres Schaltelement vorgesehen, so
dass die Bitleitung, wenn das Schaltelement T sperrend geschaltet
ist, grundsätzlich
floaten kann. Dies ist jedoch ohne nachteiligen Einfluss auf das
Ausleseergebnis, da die Schaltelemente T gerade den mit dem Bitleitungseingang
verbundenen Abschnitt der Bitleitung von dem überwiegenden Teil der Bitleitungslänge elektrisch entkoppeln.
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4A zeigt
eine schematisch übersichtlichere
Darstellung der gestrichelt umrandeten Ausschnittvergrößerung aus 4.
Dargestellt ist der Leseverstärker
als Ganzes, an den die zueinander komplementären Bitleitungen 6a, 6b jeweils über ein erfindungsgemäß vorgesehenes
Schaltelement T; T1 angeschlossen sind. Zwischen dem Schaltelement
T und dem Leseverstarker 5 sind keine Speicherzellen 10 mehr
angeordnet – im
Unterschied zur Ausführungsform
der 1 bis 3. Stattdessen befinden sich
sämtliche
Speicherzellen 10 der jeweiligen Bitleitung an demjenigen
Bitleitungsabschnitt, der mit Hilfe des Schaltelements T (vorzugsweise
ein MOSFET) elektrisch entkoppelbar ist.
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5 zeigt
schematisch den zeitlichen Verlauf einiger Steuersignale beim Betrieb
des Halbleiterspeichers gemäß der Ausführungsform
gemäß der 4.
Zunächst
wird zum Zeit punkt E1 die Wortleitung aktiviert, wodurch die jeweils
auszulesende Speicherzelle geöffnet
wird. Vor dem Spreizen der Potentiale der zueinander komplementären Bitleitungen 6a, 6b jedoch
wird der erfindungsgemäß vorgesehene
Transistor beziehungsweise das Schaltelement T von dem zuvor leitenden
Zustand in den sperrenden Zustand geschaltet. Dadurch wird der größte Teil
der Bitleitung von dem am Bitleitungseingang des Leseverstärkers angeordneten
Ende der Bitleitung elektrisch entkoppelt, so dass nun das Potential
des zum Leseverstärker 5 führenden
Bitleitungsabschnitts nicht mehr durch Störeinflüsse im Speicherzellenfeld 2 beeinflusst
wird. Die Sensing-Phase
beginnt somit mit dem Zeitpunkt E1 und und endet etwa zum Zeitpunkt
E2.
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Das
Spreizen der BitleitungsPotentiale beider Bitleitungen 6a, 6b kann
wie herkömmlich
mit Hilfe zweier Steuerspannungen VS1 und VS2 durchgeführt werden,
die, wie in 4 dargestellt, das einer digitalen
Null entsprechende untere Bitleitungspotential Vgnd und das einer
digitalen Eins entsprechende obere Bitleitungspotential Vblh an
die Leseverstärker heranführen. Nach
dem Spreizen der BitleitungsPotentiale, d. h. nach der Absenkung
der zweiten Steuerspannung VS2, sind die beiden Bitleitungen gespreizt,
jedoch nur in dem Bitleitungsabschnitt unmittelbar zwischen dem
Bitleitungseingang 16 der jeweiligen Bitleitung (4)
und dem Schaltelement T. Nun werden die Schaltelemente T wieder
leitend geschaltet, wie in 5 zum Zeitpunkt
E4 angegeben. Dadurch breitet sich das jeweilige gespreizte Potential über die
gesamte Bitleitung aus.
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Da
während
der Sensing-Phase oder zumindest zum Schluss der Sensing-Phase parasitäre Kopplungen
aufgrund der vorübergehend
sperrend geschalteten Schaltelemente T sich nicht auf die Bitleitungseingänge 16 (zugleich
Bitleitungsausgänge vom
Leseverstärker 5 aus
gesehen) auswirken konnten, entspricht das nun in die Speicherzelle
zurückgeschriebene
Ausleseergebnis mit höherer
Zuverlässigkeit
als herkömmlich
den tatsächlich
zuvor gespeicherten Wert.
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Schließlich wird
zum Zeitpunkt E7 die Wortleitung wieder deaktiviert. Die anhand
der 4, 4A und 5 beschriebene
Ausführungsform kommt
mit weniger Schaltvorgängen
und Zeitvorhalten zum Auslesen einer Speicherzelle aus.
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6 zeigt
eine zu den 1 und 2 alternative
Ausführungsform
eines erfindungsgemäßen Halbleiterspeichers,
dargestellt in gleicher Weise wie der Halbleiterspeicher aus 2.
Im Gegensatz zu 2 jedoch sind keine zweiten
Schaltlemente vorhanden, sondern die äußeren Bitleitungsabschnitte 8 besitzen
ein offenes äußeres Ende
entgegengesetzt zur den ersten Schaltelementen T; T1. Somit entfallen
die elektrischen Anschlüsse
zum Vorpannen der äußeren Bitleitungsabschnitte 8 von
ihrem äußeren Ende
her mit einem Neutralpotential Vbleq.
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Ebenso
wie bei den übrigen
Figuren und den sonstigen in dieser Anmeldung beschriebenen Ausführungsformen
können
in 6 die (ersten) Schaltelemente T; T1 an einer beliebigen
Position entlang der Bitleitungen angeordnet sein. Die Schaltelemente
T; T1 unterteilen die jeweilige Bitleitung in einen ersten und einen
zweiten Bitleitungsabschnitt. Gemäß einer möglichen Ausführungsform
der 6 (wie auch der übrigen Figuren und der sonstigen
in dieser Anmeldung beschriebenen Ausführungsbeispiele) kann das jeweilige
Schaltelement T; T1 genau in der Mitte der Bitleitungen angeordnet
sein und somit die Bitleitung in eine erste Bitleitungshälfte 7 und eine zweite
Bitleitungshälfte 8 unterteilen.
An beiden Bitleitungshälften
ist dann eine gleich große
Anzahl von Speicherzellen angeschlossen.
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Trotz
der symmetrischen Anordnung der ersten bzw. ersten und zweiten Schaltelemente
bezüglich
der zueinander komplementären
Bitleitungen auf beiden Seiten eines Leseverstärkerstreifens in den 1, 2, 4 und 6 ist
nicht notwendigerweise erforderlich, dass entlang der komplementären Bitleitung
angeordnete Schaltelemente stets gleichzeitig mit den entlang der
True-Bitleitung (d. h. der auszuwertenden oder ausgewerteten Bitleitung)
angeordneten Schaltelemente geschaltet werden müssen. Statt dessen kann es
je nach Schaltzeitpunkt und durchzuführendem Schaltvorgang allein
das Schaltelement entlang der True-Bitleitung geschaltet wird, das
Schaltelement entlang der komplementären Bitleitung jedoch nicht.
Hierdurch entsteht eine wesentliche Energieeinsparung, da die komplementären Bitleitungen
oder deren Bitleitungsabschnitte dann weniger häufig umgeladen werden. Beispielsweise
kann dann, wenn gemäß den 3 und 5 (zum
Zeitpunkt E4) das Schaltelement T bzw. das erste Schaltelement T1
wieder leitend geschaltet wird, dasjenige Schaltelement der komplementären Bitleitung
weiterhin sperrend geschaltet bleiben.
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Die
in dieser Anmeldung offenbarten Ausführungsbeispiele sind nur beispielhaft.
Weitere Ausführungsformen
ergeben sich bei Anwendung der Kenntnisse und Fähigkeiten des Fachmanns.
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- 1
- Halbleiterspeicher
- 2
- Speicherzellenfeld
- 3
- Reihe
von Leseverstärkern
- 4;
WL
- Wortleitung
- 5
- Leseverstärker
- 6;
6a; BL
- Bitleitung
- 6b
- komplementäre Bitleitung
- 7
- erster
Bitleitungsabschnitt
- 8
- zweiter
Bitleitungsabschnitt
- 9
- Teilabschnitt
- 10
- Speicherzelle
- 16
- Bitleitungseingang
- E1,
..., E7
- Zeitpunkt
- t
- Zeit
- T;
T1
- erstes
Schaltelement
- T2
- zweites
Schaltelement
- T3
- erster
Steuertransistor
- T4
- zweiter
Steuertransistor
- V
- Potential
- V1
- erstes
Potential
- V2
- zweites
Potential
- Vbleq
- Precharge-Potential
- Vblh
- oberes
BitleitungsPotential
- Vgnd
- unteres
BitleitungsPotential
- VS1
- erste
Steuerspannung
- VS2
- zweite
Steuerspannung