DE102007023024B4 - Halbleiter-Speicherbauelement mit Vorladungs-/Homogenisier-Schaltung sowie elektronisches System mit einem derartigen Halbleiterspeicherbauelement und Speicherbauelement-Modul mit einem derartigen Halbleiter-Speicherbauelement - Google Patents

Halbleiter-Speicherbauelement mit Vorladungs-/Homogenisier-Schaltung sowie elektronisches System mit einem derartigen Halbleiterspeicherbauelement und Speicherbauelement-Modul mit einem derartigen Halbleiter-Speicherbauelement Download PDF

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Abstract

Halbleiter-Speicherbauelement, welches aufweist: eine Isolierschaltung (8, 10, 11) zum Entkoppeln eines Leseverstärkers oder Schreib-Leseverstärkers (1) von Abschnitten einer Bitleitung (6) und Abschnitten einer zu der Bitleitung (6) komplementären Bitleitung (7), eine zwischen die Isolierschaltung (8, 10, 11) und eine Speicherzelle (22) geschaltete Vorlade-/Homogenisier-Schaltung (32) mit einem Homogenisier-Transistor (17) und mindestens zwei Vorlade-Transistoren (15, 16), wobei die Gates des Homogenisier-Transistors (17) und der mindestens zwei Vorlade-Transistoren (15, 16) miteinander verbunden sind, wobei ein Source-Drain-Pfad des Homogenisier-Transistors (17) zwischen die Bitleitung (6) und die zu der Bitleitung (6) komplementäre Bitleitung (7) geschaltet ist, wobei ein Source-Drain-Pfad jedes der mindestens zwei Vorlade-Transistoren (15, 16) zwischen die Bitleitung (6) und eine weitere Leitung (115) oder zwischen die komplementäre Bitleitung (7) und eine weitere Leitung (116) geschaltet ist, mindestens eine zweite Vorlade-/Homogenisier-Schaltung mit einem Homogenisier-Transistor (2017), und mindestens zwei Vorlade-Transistoren (2015, 2016), wobei die Gates des Homogenisier-Transistors (2017) und der mindestens zwei Vorlade-Transistoren (2015, 2016), miteinander verbunden sind, wobei die Vorlade-Transistoren (15, 16, 2015, 2016) der Vorladungs-/Homogenisier-Schaltung (32) und der weiteren Vorladungs-/Homogenisier-Schaltung (1032) in einer Reihe nebeneinander liegend angeordnet sind, wobei Homogenisier-Transistoren (17, 2017) der Vorladungs-/Homogenisier-Schaltung (32) und der weiteren Vorladungs-/Homogenisier-Schaltung (1032) in einer weiteren Reihe nebeneinander liegend angeordnet sind, wobei die Reihe der Vorlade-Transistoren (15, 16, 2015, 2016) parallel zur weiteren Reihe der Homogenisier-Transistoren (17, 2017) angeordnet ist, wobei die Vorlade-Transistoren (15, 16, 2015, 2016) der Vorladungs-/Homogenisier-Schaltung (32) und der weiteren Vorladungs-/Homogenisier-Schaltung (1032) im gleichen Diffusionsgebiet (2020) angeordnet sind und wobei das Diffusionsgebiet (2021) des Homogenisier-Transistors (17) der Vorladungs-/Homogenisier-Schaltung (32) von dem Diffusionsgebiet des Homogenisier-Transistors (2017) der weiteren Vorladungs-/Homogenisier-Schaltung (1032) getrennt ist.

Description

  • Die Erfindung betrifft ein Halbleiter-Speicherbauelement mit einer Vorladungs-/Homogenisier-Schaltung, ein elektronisches System mit einem derartigen Halbleiter-Speicherbauelement und ein Speicherbauelement-Modul mit einem derartigen Halbleiter-Speicherbauelement.
  • Bei herkömmlichen Halbleiter-Bauelementen mit Speicher-Funktion unterscheidet man z. B. zwischen sog. Funktionsspeicher-Bauelementen (z. B. PLAs, PALs, etc.), und sog. Tabellenspeicher-Bauelementen, z. B. ROM-Bauelementen (ROM = Read Only Memory bzw. Festwertspeicher – insbesondere PROMs, EPROMs, EEPROMs, Flash-Speicher, etc.), und RAM-Bauelementen (RAM = Random Access Memory bzw. Schreib-Lese-Speicher, z. B. DRAMs und SRAMs), etc.
  • Ein RAM-Bauelement ist ein Speicher, bei dem man nach Vorgabe einer Adresse Daten abspeichern, und unter dieser Adresse später wieder auslesen kann.
  • Bei SRAMs (SRAM = Static Random Access Memory) können die einzelnen Speicherzellen z. B. aus wenigen, beispielsweise 6 Transistoren bestehen, und bei sog. DRAMs (DRAM = Dynamic Random Access Memory) z. B. nur aus einem einzigen, entsprechend angesteuerten kapazitiven Element (z. B. der Gate-Source-Kapazität eines MOSFETs, bzw. einem entsprechenden Kondensator), mit dessen Kapazität jeweils ein Bit als Ladung gespeichert werden kann.
  • Diese Ladung bleibt allerdings nur für kurze Zeit erhalten; deshalb muß regelmäßig, z. B. ca. alle 64 ms, ein sog. „Refresh” durchgeführt werden.
  • Im Gegensatz hierzu muß bei SRAMs kein ”Refresh” durchgeführt werden; d. h., die in der Speicherzelle gespeicherten Daten bleiben gespeichert, solange dem SRAM eine entsprechende Versorgungsspannung zugeführt wird.
  • Bei nicht-flüchtigen Speicherbauelementen (NVMs bzw. Nonvolatile memories), z. B. EPROMs, EEPROMs, und Flash-Speichern bleiben demgegenüber die gespeicherten Daten auch dann gespeichert, wenn die Versorgungsspannung abgeschaltet wird.
  • Des weiteren sind – seit neuerem – auch sog. „resistive” bzw. „resistiv schaltende” Speicherbauelemente bekannt, z. B. sog. Phasenwechsel-Speicher (Phase Change Memories oder „PCMs”), etc.
  • Beispielsweise bei RAMs, insbesondere z. B. DRAMs können die jeweiligen Speicherzellen/Kondensatoren mit Bitleitungen verbunden werden, die dazu dienen, einen Datenwert, der aus einer entsprechenden Speicherzelle ausgelesen werden soll, oder einen Datenwert, der in die Speicherzelle eingelesen werden soll, zu übertragen.
  • Beim Auslesen aus einer Speicherzelle kann ein Zugriffstransistor, der mit dem Kondensator bzw. dem kapazitiven Element einer Speicherzelle verbunden ist, durch die Aktivierung einer Wortleitung durchgeschaltet, und der in dem Kondensator bzw. dem kapazitiven Element gespeicherte Ladungszustand an die Bitleitung angelegt werden.
  • Dann kann das aus dem Kondensator bzw. dem kapazitiven Element austretende schwache Signal von einem Lese- bzw. Schreib-/Leseverstärker verstärkt werden. Der Lese- bzw.
  • Schreib-/Leseverstärker kann komplementäre Signaleingänge aufweisen. Die mit diesen Signaleingängen verbundenen Bitleitungen werden als Bitleitung und komplementäre Bitleitung bezeichnet.
  • Bei den heutigen RAMs, insbesondere DRAMS können als Lese- bzw. Schreib-/Leseverstärker sog. ”shared sense amplifier” verwendet werden, um Chipplatz zu sparen. Dabei wird ein Lese- bzw. Schreib-/Leseverstärker sowohl während des Auslesens einer Speicherzelle auf der linken Seite und einer Speicherzelle auf der rechten Seite entlang jeweiliger Bitleitungen, die mit einem Lese- bzw. Schreib-/Leseverstärker assoziiert sind, verwendet.
  • Vor dem Auslesen der Speicherzellen können die entsprechenden Bitleitungsabschnitte, d. h. die entsprechenden Abschnitte der nicht-komplementären Bitleitung und der komplementären Bitleitung, durch so genannte Vorladungs-/Homogenisier-Schaltungen, die mit den Bitleitungen verbunden sind, auf dasselbe Potential vorgeladen werden. Dieses Potential kann z. B. der Hälfte der Spannung einer Bitleitung in einem logisch hohen Zustand entsprechen (d. h. z. B. VBLH/2). Dies stellt sicher, dass – vor dem Auslesen von Daten – zwischen dem Potential des Abschnitts der Bitleitung und des Abschnitts der entsprechenden komplementären Bitleitung keine Differenzen auftreten, die anderenfalls die geringe Ladungsmenge, die von dem Kondensator bzw. dem kapazitiven Element einer Speicherzelle während des Auslesens an die Bitleitungen übertragen wird, überlagern könnten. Unmittelbar vor dem Auslesen der Speicherzellen können die Vorladungs-/Homogenisier-Schaltungen, die mit den Bitleitungsabschnitten verbunden sind, die mit der auszulesenden Speicherzelle assoziiert sind, abgeschaltet werden.
  • Herkömmliche Vorladungs-/Homogenisierschaltungen können z. B. jeweils aus drei NMOS-Transistoren bestehen. Der Source-Drain-Pfad eines ersten der drei entsprechenden NMOS-Transistoren ist zwischen die Bitleitung und die komplementäre Bitleitung geschaltet; die Source-Drain-Pfade der beiden anderen NMOS-Transistoren sind in Reihe geschaltet, wobei die Reihenschaltung ebenfalls zwischen die Bitleitung und die komplementäre Bitleitung geschaltet ist. Die oben genannte Spannung VBLH/2 kann an dem Verbindungspunkt der Source-Drain-Pfade der beiden NMOS-Transistoren angelegt werden. Die Gates der drei NMOS-FETs sind miteinander verbunden, und können an eine Steuerspannung EQL angeschlossen werden, die von einer entsprechenden Steuerschaltung zugeführt wird, um die Vorladungs-/Homogenisierschaltung an- und abzuschalten.
  • Von Nachteil bei herkömmlichen Vorladungs-/Homogenisierschaltungen kann insbesondere z. B. der relativ große Bahnwiderstand zu einem entsprechenden NMOS-Transistor sein, und die variable Kopplung der Vorladungs-/Homogenisierschaltungs-Steuerspannung auf die Bitleitungen.
  • Aus dem Dokument US 5 021 998 A ist ein Halbleiter-Speicherbauelement bekannt, welches eine Isolierschaltung aufweist zum Entkoppeln eines Leseverstärkers von einer Leitung bzw. einer komplementären Leitung.
  • Aus dem Dokument US 6 795 358 B2 ist ein Halbleiter-Speicherbauelement bekannt, aufweisend eine Isolierschaltung zum Entkoppeln eines Lese- bzw. Schreib-Leseverstärkers von Abschnitten einer Bitleitung und einer zu der Bitleitung komplementären Bitleitung.
  • Aus dem Dokument US 7 193 912 B2 ein Halbleiter-Speicherbauelement bekannt, das eine Vorlade-/Homogenisierschaltung aufweist, wobei ein Transistor einer Entzerrschaltung von Transistoren der Vorladeschaltung separiert ist.
  • Aus dem Dokument US 2006/0 273 407 A1 ist ein Halbleiter-Speicherbauelement bekannt, welches eine Schaltung aufweist mit einem ersten Transistor und einem zweiten Transistor, deren Gates miteinander verbunden sind.
  • Aus Dokument US 2006/0 226 081 A1 ist ein Halbleiter-Speicherbauelement mit einer Vorladeeinrichtung und eine Isoliereinrichtung zu entnehmen.
  • Es ist eine Aufgabe der Erfindung, ein neuartiges Halbleiter-Speicherbauelement mit Vorladungs-/Homogenisier-Schaltung, ein neuartiges elektronisches System mit einem derartigen Halbleiter-Speicherbauelement und ein neuartiges Speicherbauelement-Modul mit einem derartigen Halbleiter-Speicherbauelement zur Verfügung zu stellen.
  • Diese Aufgabe wird mit den Gegenständen der Ansprüche 1, 4 und 5 gelöst.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Gemäß einem Ausführungsbeispiel der Erfindung wird eine Vorladungs-/Homogenisier-Schaltung für ein Halbleiter-Bauelement zur Verfügung gestellt, mit mindestens einem als Homogenisierer fungierenden Schaltelement, und mindestens einem als Vorlader fungierenden Schaltelement, wobei das Diffusionsgebiet des als Homogenisierer fungierenden Schaltelements von dem Diffusionsgebiet des als Vorlader fungierenden Schaltelements getrennt ist.
  • Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:
  • 1 eine schematische Detail-Darstellung des Aufbaus eines Teil-Abschnitts eines Halbleiter-Bauelements, bei dem eine Vorladungs-/Homogenisier-Schaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung verwendet werden kann;
  • 2 eine schematische Darstellung des Aufbaus eines Abschnitts des Halbleiter-Speicherbauelements, der den in 1 gezeigten Teil-Abschnitt enthalten kann, mit mehreren Array-Bereichen, Leseverstärkerbereichen und Segment-Treiber-Bereichen; und
  • 3 eine schematische Darstellung eines möglichen Layouts der in 1 gezeigten Vorladungs-/Homogenisier-Schaltung, und einer weiteren, benachbarten Vorladungs-/Homogenisier-Schaltung.
  • 1 zeigt – schematisch – einen Teil-Abschnitt eines Halbleiter-Bauelements, hier: eines DRAMs (Dynamic Random Access Memory, bei dem eine Vorladungs-/Homogenisier-Schaltung 32 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung verwendet werden kann.
  • Statt bei DRAMs kann die in 1. gezeigte Vorladungs-/Homogenisier-Schaltung 32 oder eine entsprechend ähnliche Vorladungs-/Homogenisier-Schaltung z. B. auch bei beliebigen anderen Halbleiter-Bauelementen verwendet werden, z. B. bei Mikroprozessoren oder Mikrocontrollern, insbesondere z. B. bei Mikroprozessoren oder Mikrocontrollern mit (zusätzlicher) Speicher-Funktion, etc., oder bei Halbleiter-Speicherbauelementen, z. B. bei Funktionsspeicher-Bauelementen (z. B. PLAs, PALs, etc.), und Tabellenspeicher-Bauelementen, z. B. ROM-Bauelementen. (ROM = Read Only Memory bzw. Festwertspeicher – insbesondere PROMs, EPROMs, EEPROMs, Flash-Speicher, etc.), und anderen RAM-Bauelementen als DRAMs, z. B. bei SRAMs (SRAM = Static Random Access Memory), etc., etc.
  • Wie in 1 gezeigt ist, weist das Halbleiter-Bauelement einen Lese- bzw. Schreib-/Leseverstärker 1 auf, der z. B. aus zwei NMOS-FETs 2 und 3 und zwei PMOS-FETs 4 und 5 besteht, die in der Art eines Flip-Flops miteinander verbunden sind.
  • Ein Ende des Source-Drain-Pfads des ersten NMOS-FETs 2 ist mit einer Leitung 6a (Leitung SA) verbunden, die – wie im folgenden erläutert – mit entsprechenden Abschnitten einer Bitleitung 6 (Bitleitung BL) verbindbar ist (bzw. Teil der Bitleitung 6 ist (s. u.)). Außerdem ist das Gate des ersten NMOS-FETs 2 mit einer weiteren Leitung 7a (Leitung bSA) verbunden, die – wie ebenfalls im folgenden erläutert – mit entsprechenden Abschnitten einer Bitleitung 7 (Bitleitung bBL) verbindbar ist (bzw. Teil der Bitleitung 7 ist (s. u.)), die komplementär zu der Bitleitung 6 ist. Des Weiteren ist das andere Ende des Source-Drain-Pfads des ersten NMOS-FETs 2 mit einem Ende des Source-Drain-Pfads des zweiten NMOS-FETs 3 verbunden, dessen Source-Drain-Pfad an seinem anderen Ende mit der Leitung 7a verbunden ist. Außerdem ist das Gate des zweiten NMOS-FETs 3 mit der Leitung 6a verbunden.
  • Ein Ende des Source-Drain-Pfads des ersten PMOS-FETs 4 ist mit der Leitung 6a verbunden, die mit entsprechenden Abschnitten der Bitleitung 6 verbindbar ist (bzw. Teil der Bitleitung 6 ist). Außerdem ist das Gate des ersten PMOS-FETs 4 mit der Leitung 7a verbunden, die mit entsprechenden Abschnitten der komplementären Bitleitung 7 verbindbar ist (bzw. Teil der Bitleitung 7 ist). Des Weiteren ist das andere Ende des Source-Drain-Pfads des ersten PMOS-FETs 4 mit einem Ende des Source-Drain-Pfads des zweiten PMOS-FETs 5 verbunden, dessen Source-Drain-Pfad an seinem anderen Ende mit der Leitung 7a verbunden ist. Außerdem ist das Gate des zweiten PMOS-FETs 5 mit der Leitung 6a verbunden.
  • Wenn der Lese- bzw. Schreib-/Leseverstärker 1 aktiviert werden soll, werden entsprechende Spannungen NCS bzw. PCS an die Verbindungspunkte der Source-Drain-Pfade der beiden NMOS-FETs 2 und 3 und der beiden PMOS-FETs 4 und 5 angelegt.
  • Der Lese- bzw. Schreib-/Leseverstärker 1 ist (in der Zeichnung gemäß 1 nach links und rechts hin) mit entsprechenden Isolierschaltungen 8 bzw. 9 verbunden. Die Isolierschaltungen 8 und 9 bestehen jeweils aus zwei NMOS-FETs 10, 11 bzw. 12, 13, deren Source-Drain-Pfade die Bitleitungen 6 und 7 unterbrechen können, um die entsprechende Seite des Lese- bzw. Schreib-/Leseverstärkers 1 während des Auslesens oder Schreibens von Daten aus oder in die Speicherzellen, die sich auf der jeweils anderen Seite des Lese- bzw. Schreib-/Leseverstärkers 1 befinden, von entsprechenden Bitleitungsabschnitten zu entkoppeln.
  • Die Gates der NMOS-FETs 10, 11 bzw. 12, 13 der Isolierschaltungen 8, 9, die miteinander verbunden sind, können über eine Steuerspannung MUXt (im Falle der Isolierschaltung 8 auf der in der Zeichnung links liegenden Seite des Lese- bzw. Schreib-/Leseverstärkers 1) oder eine Steuerspannung MUXb (im Falle der Isolierschaltung 9 auf der in der Zeichnung rechts liegenden Seite des Lese- bzw. Schreib-/Leseverstärkers 1) angesteuert werden.
  • Der in 1 gezeigte DRAM-Abschnitt weist außerdem entsprechende Vorladungs-/Homogenisierschaltungen 32 auf, und zwar eine erste Vorladungs-/Homogenisierschaltung 32, die in 1 auf der linken Seite der Isolierschaltung 8 angeordnet ist, und eine zweite Vorladungs-/Homogenisierschaltung (hier nicht dargestellt), die entsprechend ähnlich bzw. identisch wie die erste Vorladungs-/Homogenisierschaltung aufgebaut und geschaltet ist, und die auf der rechten Seite der Isolierschaltung 9 angeordnet ist.
  • Die Vorladungs-/Homogenisierschaltungen 32 dienen dazu, die entsprechenden Abschnitte der Bitleitung 6 und der komplementären Bitleitung 7 vor dem Auslesen von Daten aus einer oder dem Schreiben von Daten in eine Speicherzelle auf dieselbe Spannung zu laden, z. B. eine Spannung, die der Hälfte der Spannung einer Bitleitung in einem logisch hohen Zustand (VBLH/2) entspricht.
  • Jede Vorladungs-/Homogenisierschaltung besteht aus drei NMOS-Transistoren 15, 16, 17. Der Source-Drain-Pfad eines ersten NMOS-Transistors 17 der drei entsprechenden NMOS-Transistoren einer entsprechenden Vorladungs-/Homogenisierschaltung 32, der als „Homogenisierer” fungiert, ist über entsprechende Leitungen 117a bzw. 117b zwischen die Bitleitung 6 und die komplementäre Bitleitung 7 geschaltet.
  • Der Source-Drain-Pfad eines zweiten NMOS-Transistors 15 der drei entsprechenden NMOS-Transistoren, der als „Vorlader” fungiert, ist zwischen die Bitleitung 6, und eine Leitung 115 geschaltet, an die eine (konstante) Spannung Vbleq angelegt werden kann.
  • Entsprechend ähnlich ist der Source-Drain-Pfad eines dritten NMOS-Transistors 16 der drei entsprechenden NMOS-Transistoren, der als ebenfalls als „Vorlader” fungiert, zwischen die komplementäre Bitleitung 7, und eine Leitung 116 geschaltet, an die – ebenfalls – die o. g. (konstante) Spannung Vbleq angelegt werden kann.
  • Die Gates der drei NMOS-FETs 15, 16, 17 der jeweiligen Vorladungs-/Homogenisierschaltung 32 sind über entsprechende Leitungen 117c, etc. miteinander verbunden und können über eine Leitung 117e an eine Steuerspannung EQL angeschlossen werden, die von einer entsprechenden (in 1 nicht gezeigten) Steuerschaltung zugeführt wird, um die jeweilige Vorladungs-/Homogenisierschaltung 32 an- bzw. abzuschalten.
  • Das DRAM weist eine Vielzahl von – in Form einer Matrix aus Zeilen und Spalten angeordnete – Speicherzellen 22a auf. Jede Speicherzelle 22a weist z. B. eine Speicherkapazität Cc auf, die mit den Bitleitungen 6 bzw. 7 über den Source-Drain-Pfad eines entsprechenden Zugriffstransistors 22, der aus einem NMOS-FET besteht, verbunden werden kann.
  • Die Zugriffstransistoren 22 können über entsprechende Wortleitungen 33 angesteuert werden.
  • Wie des Weiteren aus 1 ersichtlich ist, kann eine erste lokale Datenleitung 101 über den Source-Drain-Pfad eines entsprechenden Transistors 103 (”Bitschalter”) (hier: ein NMOS-FET) mit der Bitleitung 6 verbunden werden, und eine zweite lokale Datenleitung 102 kann über den Source-Drain-Pfad eines entsprechenden Transistors 104 (”Bitschalter”) (hier: ein NMOS-FET) mit der komplementären Bitleitung 7 verbunden werden.
  • Die Transistoren 103, 104 können durch Anlegen eines entsprechenden Steuersignals CSL an die Gates der Transistoren 103, 104 (z. B. über entsprechende Paare von CSL-Steuerleitungen 105, 106), an- und abgeschaltet werden (so dass die Bitleitungen 6, 7 mit den lokalen Datenleitungen 101, 102 verbunden/von den lokalen Datenleitungen 101, 102 getrennt werden).
  • Wie in 2 gezeigt ist, kann der oben genannte Lese- bzw. Schreib-/Leseverstärker 1 (zusammen mit mehreren weiteren, ähnlich oder identisch wie der Lese- bzw. Schreib-/Leseverstärker 1 aufgebauten Lese- bzw. Schreib-/Leseverstärkern), und/oder die o. g. Isolierschaltungen 8, 9 (zusammen mit mehreren weiteren, ähnlich oder identisch wie die Isolierschaltungen 8, 9 aufgebauten Isolierschaltungen), und/oder die o. g. Vorladungs-/Homogenisierschaltungen 32 (zusammen mit mehreren weiteren, ähnlich oder identisch wie die Vorladungs-/Homogenisierschaltung 32 aufgebauten Vorladungs-/Homogenisierschaltungen) in einem der mehreren entsprechenden Leseverstärkerbereiche 201, 301, 401, 501, 601 des DRAMs angeordnet sein.
  • Des Weiteren können die oben genannten – wie erläutert in Form einer Matrix aus Zeilen und Spalten angeordneten Speicherzellen 22a in entsprechenden Zellfeldbereichen 201a, 301a, 401a, 501a bzw. Array-Bereichen des DRAMs angeordnet sein (wobei die Speicherzellen 22a, die gemäß 1 auf der linken Seite des Lese- bzw. Schreib-/Leseverstärkers 1 angeordnet sind, z. B. in dem jeweils links vom jeweiligen Leseverstärkerbereich 201, 301, 401, 501, 601 liegenden Zellfeldbereich angeordnet sind, und wobei die Speicherzellen, die auf der rechten Seite des Lese- bzw. Schreib-/Leseverstärkers 1 angeordnet sind, z. B. in dem jeweils rechts vom jeweiligen Leseverstärkerbereich 201, 301, 401, 501, 601 liegenden Zellfeldbereich angeordnet sind).
  • Die oben genannten lokalen Datenleitungen 101, 102 können mit entsprechenden globalen Datenleitungen gekoppelt werden, die ausgehend von einem entsprechenden Spaltendecoderbereich des DRAMs (hier nicht dargestellt) – z. B. im Wesentlichen parallel zu den oben genannten Bitleitungen 6, 7 (und vielen anderen, nicht gezeigten Bitleitungen BL) (und im Wesentlichen rechtwinklig zu den oben genannten Wortleitungen 33 (und vielen anderen, nicht gezeigten Wortleitungen WL)), und im Wesentlichen parallel zu den oben genannten Paaren von CSL-Steuerleitungen 105, 106 (und vielen anderen, nicht gezeigten CSL-Steuerleitungen) durch die oben genannten Leseverstärkerbereiche 201, 301, 401, 501, 601 und die oben genannten Zellfeldbereiche 201a, 301a, 401a, 501a des DRAMs verlaufen können.
  • Die o. g. Wortleitungen 33 können jeweils von in entsprechenden Segment-Treiber-Bereichen 201b, 301b, 401b, 501b bzw. Wortleitungs-Treiber-Bereichen 201b, 301b, 401b, 501b angeordneten Steuereinrichtungen angesteuert werden.
  • Nun wird wieder auf 1 Bezug genommen. Um Daten aus z. B. der Speicherzelle 22a auszulesen („Lesezugriff”), wird der entsprechende Zugriffstransistor 22 durch Aktivieren der entsprechenden Wortleitung 33 durchgeschaltet (was zu einer Durchschaltung aller der mehreren Zugriffstransistoren 22, etc. führt, die mit der entsprechenden Wortleitung 33 verbunden und in ein und derselben Zeile des entsprechenden Zellfeldbereichs angeordnet sind).
  • Zum Aktivieren der – vorher z. B. mittels eines entsprechenden „precharge”- bzw. Wortleitungs-Deaktivier-Befehls deaktivierter – Wortleitung 33 dient z. B. ein entsprechender „activate”- bzw. Wortleitungs-Aktivier-Befehl.
  • Durch das Aktivieren der Wortleitung 33 wird der in der Speicherkapazität Cc der entsprechenden Speicherzelle 22a gespeicherte Ladungszustand an die entsprechende Bitleitung 6, 7 angelegt.
  • Dies führt zu einem entsprechenden Anstieg/Abfall der an den Bitleitungen 6, 7 (BL, bBL) anliegenden Spannung.
  • Dann wird der oben genannte Lese- bzw. Schreib-/Leseverstärker 1 aktiviert, und dadurch das aus der Speicherkapazität Cc austretende schwache Signal durch den oben genannten Lese- bzw. Schreib-/Leseverstärker 1 verstärkt.
  • Vor dem Auslesen einer Speicherzelle werden entsprechende Bitleitungsabschnitte, d. h. entsprechende Abschnitte der nicht-komplementären Bitleitung 6 und der komplementären Bitleitung 7, durch eine entsprechende der oben genannten Vorladungs-/Homogenisierschaltungen 32 auf dasselbe Potential vorgeladen, das z. B. der Hälfte der Spannung einer Bitleitung in dem h-Zustand (= VBLH/2) entsprechen kann.
  • Hierzu wird von der o. g. Steuerschaltung die o. g. Steuerspannung EQL aktiviert, bzw. das entsprechende Steuersignal in einen z. B. logisch hohen Zustand gebracht.
  • Die Steuerspannung EQL bzw. das entsprechende Steuersignal wird über die o. g. Leitungen 117e, 117c, etc. an die Gates der drei NMOS-FETs 15, 16, 17 der entsprechenden Vorladungs-/Homogenisierschaltung 32 angelegt.
  • Dadurch wird die Vorladungs-/Homogenisierschaltung 32 angeschaltet, d. h. alle drei NMOS-FETs 15, 16, 17 in einen leitenden Zustand gebracht.
  • Dadurch wird – über den NMOS-FET 17 („Homogenisierer”) – die Bitleitung 6 leitend mit der komplementären Bitleitung 7 verbunden. Des weiteren wird – über den NMOS-FET 15 („Vorlader”) – die Bitleitung 6 leitend mit der o. g. Leitung 115 verbunden, an der die o. g. Spannung Vbleq anliegt; außerdem wird – über den NMOS-FET 16 („Vorlader”) – die komplementäre Bitleitung 7 leitend mit der o. g. Leitung 116 verbunden, an der – ebenfalls – die o. g. Spannung Vbleq anliegt (die z. B. VBLH/2 betragen kann).
  • Unmittelbar vor dem Auslesen einer Speicherzelle wird die entsprechende Vorladungs-/Ausgleichsschaltung 32 (wieder) abgeschaltet.
  • Hierzu wird von der o. g. Steuerschaltung die o. g. Steuerspannung EQL wieder deaktiviert, bzw. das entsprechende Steuersignal in einen z. B. logisch niedrigen Zustand gebracht.
  • Dadurch werden alle NMOS-FETs 15, 16, 17 in einen gesperrten Zustand gebracht.
  • Die Bitleitung 6 ist dann – durch den gesperrten NMOS-FET 17 – von der komplementären Bitleitung 7 getrennt bzw. isoliert. Des weiteren ist – durch den gesperrten NMOS-FET 15 – die Bitleitung 6 von der o. g. Leitung 115, und – durch den gesperrten NMOS-FET 16 – die komplementäre Bitleitung 7 von der o. g. Leitung 116 getrennt bzw. isoliert (und damit beide Bitleitungen 6, 7 von der o. g. Spannung Vbleq).
  • Wie aus 1 ersichtlich ist, ist der Lese- bzw. Schreib-/Leseverstärker 1 ein sog. ”shared sense amplifier”, der sowohl während des Auslesens einer Speicherzelle (z. B. der Speicherzelle 22a), die sich auf der linken Seite, als auch einer Speicherzelle, die sich auf der rechten Seite entlang der oben genannten Bitleitungen 6, 7 befindet, verwendet wird.
  • Mit Hilfe der oben genannten Isolierschaltungen 8, 9 wird der Lese- bzw. Schreib-/Leseverstärker 1 während des Auslesens einer Speicherzelle (z. B. der Speicherzelle 22a) von der Seite/dem Bitleitungsabschnitt, die/der nicht mit den auszulesenden Speicherzellen verbunden ist, getrennt und mit der Seite/dem Bitleitungsabschnitt gekoppelt, die/der mit den auszulesenden Speicherzellen (z. B. der Speicherzelle 22a) verbunden ist.
  • Das eigentliche Auslesen der Speicherzelle (z. B. der Speicherzelle 22a) wird kurz danach – wie oben erwähnt – durch Durchschalten des entsprechenden Zugriffstransistors (z. B. des Transistors 22), der mit der entsprechenden Speicherkapazität Cc verbunden ist, initiiert, indem die entsprechende Wortleitung (z. B. die Wortleitung 33) aktiviert wird.
  • Dann werden entsprechende Aktivierungsspannungen an den Lese- bzw. Schreib-/Leseverstärker 1 angelegt, woraufhin der Lese- bzw. Schreib-/Leseverstärker 1 die Potentialdifferenzen, die von der entsprechenden Speicherkapazität Cc übertragen werden, verstärkt und ein entsprechend verstärktes Differentialsignal bzw. Differenzsignal ausgibt.
  • Das entsprechend verstärkte Differenzsignal wird von dem Lese- bzw. Schreib-/Leseverstärker 1 zu dem oben genannten Paar von lokalen Datenleitungen 101, 102 übertragen.
  • Um das oben genannte Paar von lokalen Datenleitungen 101, 102 mit dem Lese- bzw. Schreib-/Leseverstärker 1 zu verbinden, wird das oben genannte, an den CSL-Steuerleitungen 105, 106 anliegende Steuersignal CSL von einem logisch niedrigen in einen logisch hohen Zustand versetzt, so dass die entsprechenden Transistoren 103, 104 (”Bitschalter”) durchgeschaltet werden.
  • Das oben genannte verstärkte Differenzsignal wird dann von dem oben genannten Paar von lokalen Datenleitungen 101, 102 an entsprechende globale Datenleitungen übertragen, und von dort zu einem weiteren Verstärker. (so genannter „sekundärer Leseverstärker”) zur weiteren Verstärkung.
  • Daraufhin kann der oben genannte Lese- bzw. Schreib-/Leseverstärker 1 wieder deaktiviert werden.
  • Danach wird das oben genannte, an den CSL-Steuerleitungen 105, 106 anliegende Steuersignal CSL wieder von dem oben genannten logisch hohen in den oben genannten logisch niedrigen Zustand versetzt, so dass die entsprechenden Transistoren 103, 104 („Bitschalter”) das oben genannte Paar von lokalen Datenleitungen 101, 102 wieder von dem Lese- bzw. Schreib-/Leseverstärker 1 trennen.
  • Daraufhin kann – insbesondere, falls ein darauffolgender Zugriff eine Speicherzelle betrifft, die einer anderen Wortleitung zugeordnet ist, als die Speicherzelle des vorangehenden Zugriffs – die entsprechende Wortleitung 33 wieder deaktiviert werden. Zum Deaktivieren der Wortleitung 33 dient z. B. ein entsprechender „precharge”- bzw. Wortleitungs-Deaktivier-Befehl.
  • Alternativ kann – insbesondere, falls ein darauffolgender Zugriff eine Speicherzelle betrifft, die derselben Wortleitung 33 zugeordnet ist, wie die Speicherzelle des vorangehenden Zugriffs – die entsprechende Wortleitung 33 (zunächst) im o. g. aktivierten Zustand belassen werden.
  • Um Daten in eine Speicherzelle (z. B. die Speicherzelle 22a) zu schreiben („Schreibzugriff”), wird im Wesentlichen ein zu dem oben beschriebenen Prozess umgekehrter Prozess durchgeführt.
  • Kurz gesagt, wird ein entsprechendes Differenzsignal von der entsprechenden globalen Datenleitung an das entsprechende Paar von lokalen Datenleitungen 101, 102 übertragen.
  • Dann wird das oben genannte, an den CSL-Steuerleitungen 105, 106 anliegende Steuersignal CSL von dem oben genannten logisch niedrigen Zustand in einen logisch hohen Zustand versetzt, so dass die entsprechenden Transistoren 103, 104 („Bitschalter”) durchgeschaltet werden.
  • Somit wird das Paar von lokalen Datenleitungen 101, 102 mit dem oben genannten Lese- bzw. Schreib-/Leseverstärker 1 verbunden, und das oben genannte, an dem Paar von lokalen Datenleitungen 101, 102 anliegende Differenzsignal wird an den Lese- bzw. Schreib-/Leseverstärker 1 übertragen (und dann an die entsprechende Speicherzelle 22a, die durch Aktivieren einer entsprechenden der oben genannten Wortleitungen 33 ausgewählt wurde).
  • Danach wird das oben genannte, an den CSL-Steuerleitungen 105, 106 anliegende Steuersignal CSL wieder von dem oben genannten logisch hohen in den oben genannten logisch niedrigen Zustand versetzt, so dass die entsprechenden Transistoren 103, 104 (”Bitschalter”) das oben genannte Paar von lokalen Datenleitungen 101, 102 wieder von dem Lese- bzw. Schreib-/Leseverstärker 1 trennen.
  • Entsprechend wie beim o. g. Auslese-Vorgang bzw. Lesezugriff können auch beim o. g. Schreibzugriff entsprechende Bitleitungsabschnitte, d. h. entsprechende Abschnitte der nicht-komplementären Bitleitung 6 und der komplementären Bitleitung 7, durch eine entsprechende der oben genannten Vorladungs-/Homogenisierschaltungen 32 auf dasselbe Potential vorgeladen werden (z. B. auf VBLH/2).
  • Hierzu wird – entsprechend ähnlich wie oben beschrieben – von der o. g. Steuerschaltung die o. g. Steuerspannung EQL aktiviert, bzw. das entsprechende Steuersignal in einen z. B. logisch hohen Zustand gebracht.
  • Die Steuerspannung EQL bzw. das entsprechende Steuersignal wird über die o. g. Leitungen 117e, 117c, etc. an die Gates der drei NMOS-FETs 15, 16, 17 der entsprechenden Vorladungs-/Homogenisierschaltung 32 angelegt.
  • Dadurch wird die Vorladungs-/Homogenisierschaltung 32 angeschaltet, d. h. alle drei NMOS-FETs 15, 16, 17 in einen leitenden Zustand gebracht.
  • Dadurch wird – über den NMOS-FET 17 („Homogenisierer”) – die Bitleitung 6 leitend mit der komplementären Bitleitung 7 verbunden. Des weiteren wird – über den NMOS-FET 15 („Vorlader”) – die Bitleitung 6 leitend mit der o. g. Leitung 115 verbunden, an der die o. g. Spannung Vbleq anliegt; außerdem wird – über den NMOS-FET 16 („Vorlader”) – die komplementäre Bitleitung 7 leitend mit der o. g. Leitung 116 verbunden, an der – ebenfalls – die o. g. Spannung Vbleq anliegt (die z. B. VBLH/2 betragen kann).
  • Unmittelbar vor dem o. g. Schreibzugriff wird die entsprechende Vorladungs-/Ausgleichsschaltung 32 (wieder) abgeschaltet.
  • Hierzu wird von der o. g. Steuerschaltung die o. g. Steuerspannung EQL wieder deaktiviert, bzw. das entsprechende Steuersignal in einen z. B. logisch niedrigen Zustand gebracht.
  • Dadurch werden alle NMOS-FETs 15, 16, 17 in einen gesperrten Zustand gebracht.
  • Die Bitleitung 6 ist dann – durch den gesperrten NMOS-FET 17 – von der komplementären Bitleitung 7 getrennt bzw. isoliert. Des weiteren ist – durch den gesperrten NMOS-FET 15 – die Bitleitung 6 von der o. g. Leitung 115, und – durch den gesperrten NMOS-FET 16 – die komplementäre Bitleitung 7 von der o. g. Leitung 116 getrennt bzw. isoliert (und damit beide Bitleitungen 6, 7 von der o. g. Spannung Vbleq).
  • Das o. g. Vorladungs- bzw. Homogenisierverfahren, bzw. die o. g. Vorladungs-/Homogenisierschaltung 32 oder eine entsprechend ähnliche Vorladungs-/Homogenisierschaltung kann auf identische oder entsprechend ähnliche Weise wie oben erläutert statt bei dem hier beispielhaft erläuterten Bauelement mit ”shared sense amplifier” bzw. geteiltem Lese- bzw. Schreib-/Leseverstärker 1 auch zusammen mit beliebigen anderen Lese- bzw. Schreib-/Leseverstärkern verwendet werden, insbesondere mit entsprechenden „non-shared sense amplifiern” bzw. nicht-geteilten Lese- bzw. Schreib-/Leseverstärkern (die dann z. B. keine Isolierschaltungen 8, 9 aufweisen), etc., und/oder – statt bei DRAMs – auch bei beliebigen anderen integrierten Schaltkreisen, z. B. bei Halbleiter-Speicherbauelementen, beispielsweise ROMs, z. B. bei PROMs, EPROMs, EEPROMs, etc., oder z. B. bei Flash-Speicherbauelementen, oder bei anderen Arten von RAMs als bei DRAMs, z. B. bei SRAMs, etc., etc.
  • Wie weiter unten genauer erläutert wird, kann beim vorliegenden Ausführungsbeispiel für die im Lese- bzw. Schreib-/Leseverstärker 1 vorhandenen Transistoren (hier: z. B. die in 1 gezeigten NMOS-FETs 2, 3 bzw. die in 1 gezeigten PMOS-FETs 4, 5) während des Betriebs des Lese- bzw. Schreib-/Leseverstärkers 1 bzw. während des o. g. Aktivierungszyklus (bzw. des o. g. Lesezyklus (und entsprechend auch während des o. g. Schreibzyklus)) ein entsprechend wie weiter unten genauer erläutert veränderliches Substratpotential NSAWELL bzw. PSAWELL verwendet werden (hier z. B.: abwechselnd ein relativ hohes – insbesondere z. B. ein positives – Substratpotential VSA_PWP, und ein relativ niedriges – insbesondere z. B. ein negatives – Substratpotential VSA_PWN_nt).
  • Hierzu können über entsprechende Leitungen 1112, 1113 bzw. 1114, 1115 entsprechende Spannungen wechselnder Höhe (z. B. entweder der Höhe VSA_PWP, oder der Höhe VSA_PWN_nt) an die Bulk-Anschlüsse der im Lese- bzw. Schreib-/Leseverstärker 1 vorhandenen Transistoren 2, 3 bzw. 4, 5 angelegt werden.
  • Als – positives – Substratpotential VSA_PWP kann z. B. eine zwischen +0,3 V und +0,9 V liegende Spannung, insbesondere z. B. eine zwischen +0,4 V und +0,8 V liegende Spannung, z. B. +0,5 V oder +0,7 V, etc. verwendet werden, beispielsweise die o. g. Spannung VBLH/2 (d. h. die Hälfte der Spannung einer Bitleitung in einem logisch hohen Zustand).
  • Als – negatives – Substratpotential VSA_PWN_nt kann z. B. eine zwischen 0 V und –1,2 V liegende Spannung verwendet werden, insbesondere z. B. eine zwischen 0 V und –1 V liegende Spannung, z. B. –0,5 V, oder z. B. das Ground-Potential, etc.
  • Beispielsweise kann (noch) während des o. g. aktivierten Zustands der Wortleitung 33, bzw. (noch) während des o. g. Bewertungsvorgangs, z. B. noch vor Beginn des Aktivierens des Lese- bzw. Schreib-/Leseverstärkers 1, oder z. B. alternativ nach dem o. g. Bewertungsvorgang, bzw. (kurz) nach dem Aktivieren des Lese- bzw. Schreib-/Leseverstärkers 1 veranlasst werden, dass das für die Transistoren 2, 3, 4, 5 des entsprechenden Lese- bzw. Schreib-/Leseverstärkers 1 verwendete Substratpotential NSAWELL vom o. g. – positiven – Substratpotential VSA_PWP zum o. g. – negativen – Substratpotential VSA_PWN_nt wechselt.
  • Zum Triggern des Wechsels vom o. g. positiven Substratpotential VSA_PWP zum o. g. negativen Substratpotential VSA_PWN_nt kann z. B. der die o. g. Aktivierung der entsprechenden Wortleitung 33 veranlassende – jedoch zum Triggern des Wechsels des Substratpotentials um eine entsprechende Zeitdauer ΔT1 verzögerte – „activate” – bzw. Wortleitungs-Aktivier-Befehl verwendet werden.
  • Alternativ kann zum Triggern des Substratpotential-Wechsels z. B. auch ein durch Verzögerung des bzw. der o. g. NCS- bzw. PCS-Signale bzw. entsprechender Lese- bzw. Schreib-/Leseverstärker-Aktiviersignale gewonnenes Steuersignal verwendet werden.
  • Beispielsweise kann relativ frühzeitig, z. B. noch vor bzw. lange vor einem (erneuten) Aktivieren der Wortleitung 33 veranlasst werden, dass das für die Transistoren 2, 3, 4, 5 des entsprechenden Lese- bzw. Schreib-/Leseverstärkers 1 verwendete Substratpotential NSAWELL vom o. g. – negativen – Substratpotential VSA_PWN_nt (zurück) zum o. g. – positiven – Substratpotential VSA_PWP wechselt (z. B. bereits kurz vor oder kurz nach Ablauf des vorhergehenden Aktivierungszyklus, z. B. kurz vor oder kurz nach dem o. g. Deaktivieren der Wortleitung 33 bzw. des Lese- bzw. Schreib-/Leseverstärkers 1, bzw. sobald das Ende des vorhergehenden Aktivierungszyklus erkennbar wird).
  • Zum Triggern des Wechsels vom o. g. negativen Substratpotential VSA_PWN_nt zum o. g. positiven Substratpotential VSA_PWP kann z. B. der die o. g. Deaktivierung der entsprechenden Wortleitung 33 veranlassende – jedoch zum Triggern des Wechsels des Substratpotentials um eine entsprechende Zeitdauer verzögerte – „precharge” – bzw. Wortleitungs-Deaktivier-Befehl verwendet werden, oder z. B. ein – entsprechend verzögerter – „Bank Deselect”-Befehl, etc., etc.
  • Alternativ kann für die Transistoren 2, 3 bzw. 4, 5 des Lese- bzw. Schreib-/Leseverstärkers 1 statt dem auf die o. g. oder auf beliebig andere Weise wechselnden Substratpotential auch ein entsprechendes konstantes bzw. im wesentlichen konstantes Substratpotential verwendet werden, etc.
  • In 3 ist eine schematische, beispielhafte Darstellung eines möglichen Layouts der in 1 gezeigten Vorladungs-/Homogenisier-Schaltung 32, und einer weiteren, benachbarten Vorladungs-/Homogenisier-Schaltung 1032 gezeigt.
  • Ein erstes Ende des Source-Drain-Pfads des ersten NMOS-Transistors 17 der drei entsprechenden NMOS-Transistoren 15, 16, 17 der Vorladungs-/Homogenisier-Schaltung 32, der als „Homogenisierer” fungiert, ist von einem Kontaktbereich 4017a ausgehend über die o. g. Leitung 117a und einen weiteren Kontaktbereich 4015 an ein erstes Ende des Source-Drain-Pfads des zweiten NMOS-Transistors 15 der drei entsprechenden NMOS-Transistoren 15, 16, 17, der als „Vorlader” fungiert angeschlossen (und an die o. g. Bitleitung 6).
  • Zusätzlich ist ein zweites Ende des Source-Drain-Pfads des ersten NMOS-Transistors 17 der drei entsprechenden NMOS-Transistoren 15, 16, 17 der Vorladungs-/Homogenisier-Schaltung 32 von einem Kontaktbereich 4017b ausgehend über die o. g. Leitung 117b und einen weiteren Kontaktbereich 4016 an ein erstes Ende des Source-Drain-Pfads des dritten NMOS-Transistors 16 der drei entsprechenden NMOS-Transistoren 15, 16, 17, der ebenfalls als „Vorlader” fungiert angeschlossen (und an die o. g. komplementäre Bitleitung 7).
  • Ein zweites Endes des Source-Drain-Pfads des zweiten NMOS-Transistors 15 ist z. B. über die o. g. Leitung 115 an eine Leitung 1015 angeschlossen, an die die o. g. (konstante) Spannung Vbleq angelegt werden kann.
  • Entsprechend ähnlich ist ein zweites Endes des Source-Drain-Pfads des dritten NMOS-Transistors 16 z. B. über die o. g. Leitung 116 ebenfalls an die – die o. g. Spannung Vbleq führende – Leitung 1015 angeschlossen.
  • Die Gates des zweiten und dritten NMOS-FETs 15, 16 der Vorladungs-/Homogenisierschaltung 32 sind über eine Leitung 1117a miteinander verbunden, sowie mit den Gates eines zweiten und dritten – ebenfalls jeweils als „Vorlader” fungierenden – NMOS-FETs 2015, 2016 der weiteren, benachbarten Vorladungs-/Homogenisier-Schaltung 1032.
  • Das Gate des ersten NMOS-FETs 17 der Vorladungs-/Homogenisierschaltung 32 ist über eine Leitung 1117b mit dem Gate eines ersten – als „Homogenisierer” fungierenden – NMOS-FETs 2017 der weiteren, benachbarten Vorladungs-/Homogenisier-Schaltung 1032 verbunden.
  • An die o. g. – im wesentlichen parallel verlaufenden – Leitungen 1117a, 1117b – und damit auch an die Gates der NMOS-FETs 15, 16, 17 bzw. 2015, 2016, 2017 kann z. B. über die o. g. Leitung 117e von der o. g. Steuerschaltung die o. g. Steuerspannung EQL zugeführt werden (um die Vorladungs-/Homogenisierschaltungen 32 bzw. 1032 – jeweils gemeinsam – an- bzw. abzuschalten).
  • Wie aus 3 hervorgeht, kann die o. g. Leitung 1015 z. B. im wesentlichen parallel zu den o. g. Leitungen 1117a bzw. 1117b verlaufen (und z. B. im wesentlichen senkrecht zu den – von der o. g. Vorladungs-/Homogenisierschaltung 32 angesteuerten – Bitleitungen 6, 7 (bzw. im wesentlichen senkrecht zu entsprechenden weiteren – von der o. g. weiteren Vorladungs-/Homogenisierschaltung 1032 angesteuerten, parallel zu den Bitleitungen 6, 7 verlaufenden weiteren Bitleitungen)).
  • Wie weiter aus 3 hervorgeht, sind die o. g. zweiten und dritten – jeweils als „Vorlader” fungierenden – NMOS-FETs 15, 16, 2015, 2016 der o. g. Vorladungs-/Homogenisier-Schaltungen 32, 1032 (und korrespondierende weitere als „Vorlader” fungierende NMOS-FETs weiterer, hier nicht dargestellter Vorladungs-/Homogenisier-Schaltungen) in einer ersten Reihe nebeneinanderliegend angeordnet.
  • Entsprechend ähnlich sind die o. g. – jeweils als „Homogenisierer” fungierenden – ersten NMOS-FETs 17, 2017 der o. g. Vorladungs-/Homogenisier-Schaltungen 32, 1032 (und korrespondierende weitere als „Homogenisierer” fungierende NMOS-FETs weiterer, hier nicht dargestellter Vorladungs-/Homogenisier-Schaltungen) in einer parallel zur ersten Reihe liegenden zweiten Reihe angeordnet (wobei jeder der o. g. ersten NMOS-FETs 17, 2017 unmittelbar benachbart zu den entsprechenden zweiten und dritten NMOS-FETs 15, 16, 2015, 2016 der jeweiligen Vorladungs-/Homogenisier-Schaltung 32, 1032 angeordnet ist).
  • Dabei sind – wie aus 3 hervorgeht – die Diffusionsgebiete 2021 der als „Homogenisierer” fungierenden NMOS-FETs 17 bzw. 2017 von den Diffusionsgebieten 2020 der korrespondierenden, als „Vorlader” fungierenden NMOS-FETs 15, 16 bzw. 2015, 2016 der entsprechenden Vorladungs-/Homogenisierschaltung 32 bzw. 1032 getrennt (wobei in den Diffusionsgebieten 2020 bzw. 2021 z. B. die o. g. Source-Drain-Pfade der entsprechenden NMOS-Transistoren ausgebildet sind).
  • Wie aus den Erläuterungen oben, und aus 3 hervorgeht, sind die NMOS-FETs 15, 16, 17 bzw. 2015, 2016, 2017 der o. g. Vorladungs-/Homogenisier-Schaltungen 32, 1032 so angeordnet, dass – bei relativ geringen Bahnwiderständen – eine relativ hohe Kopplungssymmetrie erzielt werden kann (und zwar sowohl beim An- als auch beim Abschalten der Vorladungs-/Homogenisier-Schaltungen 32, 1032).
  • Bezugszeichenliste
    • 1
    Lese- bzw. Schreib-/Leseverstärker
    2
    erster NMOS-FET des Leseverstärkers
    3
    zweiter NMOS-FET des Leseverstärkers
    4
    erster PMOS-FET des Leseverstärkers
    5
    zweiter PMOS-FET des Leseverstärkers
    6
    Bitleitung
    6a
    Leitung
    7
    komplementäre Bitleitung
    7a
    Leitung
    8
    erste Isolierschaltung
    9
    zweite Isolierschaltung
    10
    erster NMOS-FET der ersten Isolierschaltung
    11
    zweiter NMOS-FET der ersten Isolierschaltung
    12
    erster NMOS-FET der zweiten Isolierschaltung
    13
    zweiter NMOS-FET der zweiten Isolierschaltung
    15
    zweiter NMOS-FET der Vorladungs-/Homogenisier-Schaltung
    16
    dritter NMOS-FET der Vorladungs-/Homogenisier-Schaltung
    17
    erster NMOS-FET der Vorladungs-/Homogenisier-Schaltung
    22a
    Speicherzelle
    22
    Zugriffstransistor für eine Speicherzelle
    32
    Vorladungs-/Homogenisier-Schaltung
    33
    Wortleitung
    101
    lokale Datenleitung
    102
    lokale Datenleitung
    103
    NMOS-FET
    104
    NMOS-FET
    105
    Steuerleitung
    106
    Steuerleitung
    115
    Leitung
    116
    Leitung
    117a
    Leitung
    117b
    Leitung
    117c
    Leitung
    117e
    Leitung
    201
    Leseverstärkerbereich
    201a
    Zellfeldbereich
    201b
    Segment-Treiber-Bereich
    201c
    Schnitt-Bereich
    301
    Leseverstärkerbereich
    301a
    Zellfeldbereich
    301b
    Segment-Treiber-Bereich
    301c
    Schnitt-Bereich
    401
    Leseverstärkerbereich
    401a
    Zellfeldbereich
    401b
    Segment-Treiber-Bereich
    401c
    Schnitt-Bereich
    501
    Leseverstärkerbereich
    501a
    Zellfeldbereich
    501b
    Segment-Treiber-Bereich
    501c
    Schnitt-Bereich
    601
    Leseverstärkerbereich
    1015
    Leitung
    1032
    weitere Vorladungs-/Homogenisier-Schaltung
    1201
    Leseverstärker-Streifen
    1301
    Leseverstärker-Streifen
    1112
    Leitung
    1113
    Leitung
    1114
    Leitung
    1115
    Leitung
    1117a
    Leitung
    1117b
    Leitung
    2015
    zweiter NMOS-FET der weiteren Vorladungs-/Homogenisier-Schaltung
    2016
    dritter NMOS-FET der weiteren Vorladungs-/Homogenisier-Schaltung
    2017
    erster NMOS-FET der weiteren Vorladungs-/Homogenisier-Schaltung
    2020
    Diffusionsgebiet
    2021
    Diffusionsgebiet
    4015
    Kontaktbereich
    4016
    Kontaktbereich
    4017a
    Kontaktbereich
    4017b
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Claims (5)

  1. Halbleiter-Speicherbauelement, welches aufweist: eine Isolierschaltung (8, 10, 11) zum Entkoppeln eines Leseverstärkers oder Schreib-Leseverstärkers (1) von Abschnitten einer Bitleitung (6) und Abschnitten einer zu der Bitleitung (6) komplementären Bitleitung (7), eine zwischen die Isolierschaltung (8, 10, 11) und eine Speicherzelle (22) geschaltete Vorlade-/Homogenisier-Schaltung (32) mit einem Homogenisier-Transistor (17) und mindestens zwei Vorlade-Transistoren (15, 16), wobei die Gates des Homogenisier-Transistors (17) und der mindestens zwei Vorlade-Transistoren (15, 16) miteinander verbunden sind, wobei ein Source-Drain-Pfad des Homogenisier-Transistors (17) zwischen die Bitleitung (6) und die zu der Bitleitung (6) komplementäre Bitleitung (7) geschaltet ist, wobei ein Source-Drain-Pfad jedes der mindestens zwei Vorlade-Transistoren (15, 16) zwischen die Bitleitung (6) und eine weitere Leitung (115) oder zwischen die komplementäre Bitleitung (7) und eine weitere Leitung (116) geschaltet ist, mindestens eine zweite Vorlade-/Homogenisier-Schaltung mit einem Homogenisier-Transistor (2017), und mindestens zwei Vorlade-Transistoren (2015, 2016), wobei die Gates des Homogenisier-Transistors (2017) und der mindestens zwei Vorlade-Transistoren (2015, 2016), miteinander verbunden sind, wobei die Vorlade-Transistoren (15, 16, 2015, 2016) der Vorladungs-/Homogenisier-Schaltung (32) und der weiteren Vorladungs-/Homogenisier-Schaltung (1032) in einer Reihe nebeneinander liegend angeordnet sind, wobei Homogenisier-Transistoren (17, 2017) der Vorladungs-/Homogenisier-Schaltung (32) und der weiteren Vorladungs-/Homogenisier-Schaltung (1032) in einer weiteren Reihe nebeneinander liegend angeordnet sind, wobei die Reihe der Vorlade-Transistoren (15, 16, 2015, 2016) parallel zur weiteren Reihe der Homogenisier-Transistoren (17, 2017) angeordnet ist, wobei die Vorlade-Transistoren (15, 16, 2015, 2016) der Vorladungs-/Homogenisier-Schaltung (32) und der weiteren Vorladungs-/Homogenisier-Schaltung (1032) im gleichen Diffusionsgebiet (2020) angeordnet sind und wobei das Diffusionsgebiet (2021) des Homogenisier-Transistors (17) der Vorladungs-/Homogenisier-Schaltung (32) von dem Diffusionsgebiet des Homogenisier-Transistors (2017) der weiteren Vorladungs-/Homogenisier-Schaltung (1032) getrennt ist.
  2. Halbleiter-Speicherbauelement nach Anspruch 1, bei welchem die Transistoren (15, 16, 17) der Vorladungs-/Homogenisier-Schaltung NMOS-FETs sind.
  3. Halbleiter-Speicherbauelement nach Anspruch 1, bei welchem die Transistoren der Vorladungs-/Homogenisier-Schaltung PMOS-FETs sind.
  4. Speicherbauelement-Modul, mit einem Halbleiter-Speicherbauelement nach einem der Ansprüche 1 bis 3.
  5. Elektronisches System, mit einem Halbleiter-Speicherbauelement nach einem der Ansprüche 1 bis 3, und/oder mit einem Speicherbauelement-Modul nach Anspruch 4.
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