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Die
vorliegende Erfindung bezieht sich auf eine Vorrichtung und ein
Verfahren zur Erneuerung von Speicherinhalten von Speicherzellen,
insbesondere auf die Erneuerung von Speicherinhalten in einem sogenannten
Self-Refresh-Mode bei DRAM-Speicherbausteinen
(DRAM = Dynamic Random Access Memory).
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DRAM-Speicher
ist ein wahlfrei adressierbarer, flüchtiger Speichertyp, dessen
Speicherzellen auch beim Anliegen einer Versorgungsspannung innerhalb
einer bestimmten Zeit ihren Inhalt verlieren und deshalb in festen
Abständen
immer wieder eine Auffrischung bzw. Erneuerung der Speicherinhalte benötigen. Ein
Grundprinzip des dynamischen Speichers ist, mit hochintegrierten
Schaltungen auf Silizium-Basis einzelne Speicherzellen durch Transistoren
und Kondensatorelemente zu realisieren. Jede Speicherzelle repräsentiert
ein einzelnes Bit in Form einer logischen Null oder Eins. Durch
eine geringe Anzahl von Bauelementen pro Speicherzelle eignet sich
die DRAM-Technologie am besten, um auf wenig Platz eine hohe Speicherkapazität zu erreichen.
Ein Nachteil des dynamischen RAM besteht darin, dass eine in den
Zellen gespeicherte Information nur für sehr kurze Zeit erhalten
bleibt und durch relativ aufwendige Mechanismen ständig aufgefrischt
werden muss.
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Speicherzellen
von dynamischen Speicherbausteinen sind als Speicherkapazität realisiert,
indem zwei möglichst
großflächige, gut
leitende Schichten durch ein möglichst
dünnes,
hochohmiges Dielektrikum getrennt werden. Bei einer technologischen
Realisierung dieser Minimalstrukturen lässt sich nicht vermeiden, dass
eine Vielzahl von hochohmigen Leckstrompfaden zu einer Zellumgebung
oder über
das Dielektrikum der Speicherzelle selbst existieren. Die hochohmigen
Leckstrompfade, die stark temperaturabhängig sind, können zu einer
Entladung der in einer Speicherkapazität einer Speicherzelle gespeicherten
Ladung und damit zum Datenverlust der Speicherzelle führen. Um
die Speicherzelle mit einem korrekten Dateninhalt auslesen zu können, darf
eine Restladung in der Speicherzelle nicht unterschritten werden.
Der Dateninhalt der Speicherzellen bzw. eine ausreichende Zellrestladung
kann garantiert werden, wenn die Speicherzelle innerhalb eines definierten
Zeitraums aufgefrischt (refreshed), d. h. also neu aufgeladen wird.
Ein Zeitintervall zwischen zwei aufeinander folgenden Refreshes
einer Speicherzelle, um die Zellinformationen noch richtig auslesen
zu können,
nennt man Retention-Zeit.
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Ein
Speicherfeld bzw. eine Speichermatrix von DRAMs besteht aus Zeilen
(Wortleitungen) und Spalten (Bitleitungen). Bei einem Speicherzugriff
wird im Allgemeinen zunächst
eine Wortleitung aktiviert. Dadurch werden die in einer Zeile angeordneten Speicherzellen
jeweils mit einer Bitleitung leitend verschaltet. Dabei wird eine
Ladung der Zelle aufgeteilt auf Zell- und Bitleitungskapazität. Entsprechend
des Verhältnisses
der beiden Kapazitäten
(Transfer-Ratio) führt
dies zu einer Auslenkung einer Bitleitungsspannung. Am Ende der
Bitleitung befindet sich ein Leseverstärker (SA = primary Sense Amplifier),
der diese Bitleitungsspannung beispielsweise mit einer konstanten
Spannung auf einer Referenzbitleitung vergleicht und anschließend verstärkt.
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DRAM-Speicherbausteine
können
in unterschiedliche Betriebsmodi versetzt werden und entsprechend
betrieben werden. Ein sogenannter Self-Refresh-Modus von DRAM-Speicherbausteinen wird
beispielsweise zum Stromsparen, vor allem bei Laptop-Anwendungen, eingesetzt.
Befindet sich eine Anwendung in einem Standby-Mode, können DRAM-Speichermodule
in einen Schlaf-Modus versetzt werden, indem statt der Anwendung
der Speicherbaustein selbst für
eine Ladungserhaltung seiner Daten sorgt. Die Anwendung muss also
keine zusätzlichen
Kommandos oder Adressen an den Speicherbaustein kommunizie ren. Die
Ladungserhaltung wird durch chipinterne Refresh-Kommandos gewährleistet. Geeignete Abstände zwischen
den Refresh-Kommandos garantieren eine ausreichende Ladung in den
Speicherzellen, die zu einer korrekten Bewertung des Zellinhalts
führen
kann. Sind die Zeiträume
zwischen den internen Refresh-Kommandos kurz gewählt, sinkt die Gefahr eines
Datenverlusts, jedoch steigt die Stromaufnahme während des Stromspar-Modus.
Werden die Zeitintervalle zwischen den Refresh-Kommandos groß gewählt, um einen
niedrigen Betriebsstrom zu erreichen, erhöht sich dementsprechend das
Risiko eines Datenverlusts im Self-Refresh-Modus.
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Dazu
offenbart
DE 103 50
339 A1 eine Halbleiterspeichervorrichtung mit ersten und
zweiten Speicherzellen, welche mit einem Vorladeschaltkreis gekoppelt
sind. Des Weiteren zeigt
DE
103 50 339 A1 eine Steuerung bzw. einen Befehlscontroller,
der eine Speicherbank in unterschiedlichen Betriebsarten, beispielsweise
Lese-, Schreib- und Refresh-Modus, abhängig von einer Vielzahl von
Befehlen, steuern kann.
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US 2006/0087902 A1 befasst
sich mit einem Verfahren zur Steuerung eines Auffrischens von Speicherinhalten
von verschiedenen Speicherbänken
einer Speichereinrichtung. Bei dem beschriebenen Verfahren wird
gesteuert, ob eine Speicherbank aufgefrischt werden muss oder nicht.
Ein Auffrischen kann beispielsweise abhängig davon geschehen, ob Daten
in eine Speicherbank seit deren Inbetriebnahme geschrieben wurden.
Ist dies nicht der Fall, braucht die Speicherbank beispielsweise
nicht aufgefrischt werden. Wurden Daten seit Inbetriebnahme in die
Speicherbank geschrieben, muss die entsprechende Speicherbank aufgefrischt
werden.
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Zusammenfassung der Erfindung
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Gemäß Ausführungsbeispielen
schafft die vorliegende Erfindung eine Vorrichtung zur Erneuerung
von Speicherinhalten von ersten und zweiten Speicherzellen, wobei
die Speicherinhalte der ersten Speicherzellen in einem ersten Zeitraum
erneuert werden und die Speicherinhalte der zweiten Speicherzellen
in einem zweiten Zeitraum erneuert werden mit einem Vorladeschaltkreis
für Bitleitungen
für die
ersten Speicherzellen und die zweiten Speicherzellen und mit einer
Steuerung, die mit dem Vorladeschaltkreis koppelbar ist, um den
Vorladeschaltkreis derart zu steuern, dass eine Vorladungsspannung
an die Bitleitungen der ersten Speicherzellen während des ersten Zeitraums
und nicht während
des zweiten Zeitraums und die Vorladungsspannung an die Bitleitungen
der zweiten Speicherzellen während
des zweiten Zeitraums und nicht während des ersten Zeitraums
anlegbar ist.
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Somit
weisen Ausführungsbeispiele
der vorliegenden Erfindung den Vorteil auf, dass durch ein Aufrechterhalten
der Vorladungsspannung der Bitleitungen von Speicherzellen eines
Speichersegments nur in einem Zeitraum des Auffrischens der Speicherinhalte
des Speichersegments Strom gespart werden kann. Somit kann beispielsweise
eine Akkulaufzeit bei Anwendungen auf mobilen Geräten gesteigert
werden.
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Kurzbeschreibung der Figuren
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Bevorzugte
Ausführungsbeispiele
der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf
die beiliegenden Zeichnungen näher
erläutert.
Es zeigen:
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1 ein
Prinzipschaltbild einer herkömmlichen
DRAM-Speicherzelle;
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2 eine
schematische Darstellung einer herkömmlichen DRAM-Speicherbank;
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3 eine
schematische Darstellung einer Vorrichtung zur Erneuerung von Speicherinhalten
gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung;
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4 ein
Flussdiagramm zur Veranschaulichung eines Verfahrens zur Erneuerung
von Speicherinhalten gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung;
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5 eine
schematische Darstellung unterschiedlicher Phasen eines Self-Refreshs
eines DRAM-Speichersegments gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung;
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6 ein
Ersatzschaltbild für
einen ohmschen Leckpfad; und
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7 eine
schematische Darstellung einer Schaltung zum Anlegen einer Bitleitungsmittenspannung
gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung.
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Detaillierte Beschreibung
der Erfindung
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Bezüglich der
nachfolgenden Beschreibung sollte beachtet werden, dass bei den
unterschiedlichen Ausführungsbeispielen
gleiche oder gleichwirkende Funktionselemente gleiche Bezugszeichen aufweisen
und somit die Beschreibung dieser Funktionselemente in den verschiedenen,
in den nachfolgend dargestellten Ausführungsbeispielen untereinander
austauschbar sind.
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Im
Nachfolgenden der Begriff „Signal” für Ströme oder
Spannungen gleichermaßen
verwendet, es sei denn, es ist explizit etwas anderes angegeben.
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1 zeigt
den prinzipiellen Aufbau einer einzelnen herkömmlichen DRAM-Speicherzelle.
Die DRAM-Speicherzelle umfasst eine Wortleitung 100, eine
Bitleitung 110, einen Transistor 120 und einen Kondensator 130.
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Die
einzelne DRAM-Speicherzelle ist sehr einfach aufgebaut. Ein Steuer-
bzw. Gate-Anschluss des Transistors 120 ist mit der Wortleitung 100 gekoppelt,
ein Senken- bzw. Drain-Anschluss
mit der Bitleitung 110. Ein erster Anschluss des Speicherkondensators 130 ist
mit einem Quellen- bzw. Source-Anschluss
des Transistors 120 verschaltet. Ein zweiter Anschluss
des Speicherkondensators 130 liegt auf z. B. Massepotential.
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Der
Zustand der Sepicherzelle und damit die enthaltene digitale Information
ist durch Ladungsspeicherung in dem Kondensator 130 festgehalten. Die
Ansteuerung der Zelle übernimmt
ein Schalter in Form des Transistors 120. Er kann die Ladung
im Kondensator 130 isolieren oder zum Ein- und Auslesen
eines Datums durchschalten. Dazu ist der Gate-Anschluss des Transistors 120 mit
der Wortleitung 100 verbunden. Liegt ein Pegel der Wortleitung 100 auf „low”, befindet
sich der Transistor 120 im hochohmigen Zustand. Die Ladung
des Kondensa tors 130 ist isoliert und bleibt somit gespeichert.
Zum Schreiben oder Lesen der in 1 gezeigten DRAM-Speicherzelle wird
der Signalpegel der Wortleitung 100 auf „high” angehoben.
Der Transistor 120 ist somit leitfähig und verbindet den Kondensator 130 mit
der Bitleitung 110. Beim Schreiben gleicht sich die Ladung
des Kondensators 130 entsprechend dem Pegel der Bitleitung 110 an,
auf der die zu schreibende Information, d. h. „0” oder „1”, liegt. Beim Lesen wird,
vereinfacht dargestellt, die Bitleitung 110 auf einen Pegel
des Kondensators 130 gehoben. Da Ladungen der Speicherkondensatoren 130 typischerweise
sehr gering sind, bedarf es im Allgemeinen noch einiger zusätzlicher
elektrischer Maßnahmen, um
definierte Signale zu bekommen.
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Einheitsspeicherzellen,
wie in 1 gezeigt, bestehend aus Transistor 120 und
Kondensator 130, sind in DRAM-ICs (IC = Integrated Circuit)
in einer Matrix aus Zeilen und Spalten angeordnet. In dieser Matrix
lässt sich
jede einzelne Speicherzelle über
die jeweilige Zeilen- und Spaltennummer eindeutig adressieren. Die
Adressierung des Speichers erfolgt typischerweise in zwei Schritten,
indem die Adressen für
Zeile und Spalte an den DRAM-Chip zeitlich nacheinander übergeben
werden. Eine Steuerung eines Multiplexing von Zeilen- und Spaltenadresse übernehmen
zwei Steuersignale RAS (RAS = Row Access Strobe) und CAS (CAS =
Column Access Strobe). Sie zeigen dem DRAM-Chip an, ob ein von einer Speichersteuerung
angelegtes Adresssignal zur Zeilen- oder Spaltenansteuerung bestimmt
ist. Ist das für die
Zeilenadressierung verantwortliche Steuersignal RAS aktiv, so wird
die anliegende Adresse in einen Adresspuffer des DRAM eingelesen
und an einen internen Zeilendecoder weitergeleitet und decodiert. Nach
einer definierten Verzögerung
erhält
ein Adresseingang des DRAM-Chips die Spaltenadresse. Durch das jetzt
aktive CAS-Signal kann das DRAM erkennen, dass es sich nun um eine
Spaltenadresse handelt. Der Adresspuffer liest die Adresse ein und leitet
sie diesmal an einen Spaltendecoder weiter.
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Eine
jetzt eindeutig definierte Speicherzelle kann ihr Datum über die
Bitleitung 110 an einen Leseverstärker übergeben. Nach einer Verstärkung der ausgelesenen
Information liegt diese über
einen Ausgangspuffer an einem sogenannten DQ-Pin des DRAM-Chips
bereit. Bei marktüblichen SDRAM-Chips
(SDRAM = synchronous DRAM) werden durch verschiedene Kombinationen
der Steuersignale RAS und CAS Kommandos wie ACT (Aktivierung der
Wortleitung bzw. der Zeilenadresse) und WR (Write auf der ausgewählten Bitleitung
bzw. Spaltenadresse) sowie RD (Read auf der ausgewählten Bitleitung
bzw. Spaltenadresse) realisiert.
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Bei
einem Beschreiben der Speicherzelle wird von einer Speichersteuerung
noch ein Schreibsignal aktiviert. Das DRAM liest dabei die an dem DQ-Pin
anliegenden Daten in einen Dateneingangspuffer ein. Der Leseverstärker arbeitet
das Datum auf und führt
es der adressierten Speicherzelle zu.
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Wie
im Vorhergehenden bereits beschrieben, können DRAM-Speicherbausteine zum Stromsparen in
den Self-Refresh-Modus versetzt werden. Im Self-Refresh-Modus bestimmt
der DRAM-Speicherbaustein
selbst eine Dauer von Zeitintervallen zwischen Refresh-Zyklen, sowie
diejenigen Speicherzellen, deren Inhalte aufzufrischen sind. Ein
Refresh-Zyklus umfasst ein Aktivieren einer Wortleitung in einem
Speicherzellenfeld bzw. in einer Speicherzellenmatrix. Die Zellinformationen
von den mit der Wortleitung angesteuerten Speicherzellen wird auf
die entsprechenden Bitleitungen gelegt und durch an die Bitleitungen
angeschlossene Leseverstärker
bewertet und auf einen vollen Bitleitungspegel gehoben. Danach wird
dieses Signal über
den geöffneten
Zelltransistor 120 in die Speicherzelle zurückgeschrieben.
Nach kurzer Zeit schließt
die Wortleitung 100 den Auswahltransistor 120 und
trennt somit Bitleitung 110 und Speicherzelle. Die Bitleitung wird
dann auf ein Bitleitungsmittenpotential vorgeladen und ist für einen
nächsten
Refresh-Zyklus bereit.
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Die
Speichermatrix bzw. die Speicherbank des DRAM-Bausteins kann sich
intern je nach IC-Typ aus mehreren parallelen Speicherfeldern bzw.
Speichersegmenten zusammensetzen. Typischerweise wird die Adressierung
von Wortleitungen mit aufzufrischenden Speicherzellen parallel in
allen Speicherbänken
durchgeführt
und durch einen über
ein Zeitglied getriggerten Ringzähler
gesteuert, so dass nach dem Refresh einer höchsten Wortleitungsadresse
im Folgezyklus wieder auf die niederwertigste Wortleitungsadresse
zugegriffen werden kann.
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2 zeigt
eine schematische Darstellung einer herkömmlichen Speicherbank. Eine
Speicherbank weist eine Mehrzahl von Leseverstärkern 200 auf, die
mit einer Mehrzahl von Bitleitungen 110 gekoppelt sind.
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Eine
Speicherbank ist in Wortleitungsrichtung (x-Richtung) in mehrere
Segmente unterteilt, die durch die entsprechende Bitleitungslänge bestimmt werden.
So befinden sich beispielsweise x = 512 bis x = 1.024 Wortleitungen
an einer physikalischen Bitleitung eines Speichersegments. Jede
Bitleitung 110 eines Speichersegments besitzt einen eigenen
oder einen mit einer Bitleitung des Nachbarsegments gemeinsam benutzten
Leseverstärker 200.
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Derzeit
marktübliche
SDRAM-Bausteine haben eine Kapazität von 256 Mbit und weisen eine
unterschiedliche Anzahl von DQ-Pins sowie eine unterschiedliche
Anzahl von Speicherbänken
auf. Typischerweise hat ein Speichersegment einer Speicherbank eines
256 Mbit SDRAM-Bausteins eine Größe von 4
Mbit. Bei einer linearen Adressierung der Wortleitungen im Self-Refresh-Modus befindet
sich eine überwiegende
Anzahl der Speichersegmente in einem Zustand des Vorladens (Precharge),
je nachdem, wie viele Segmente pro Refresh gleichzeitig aktiviert
werden. Typischerweise werden zwei Segmente pro Speicherbank gleichzeitig
aktiviert. Dabei wird in allen vorgeladenen Speichersegmenten die
Bitleitungsmittenspannung aufrechterhalten. Dies kann Ladungsverluste
auf der Bitlei tung ins Substrat (Bitleitungskontakte), zu Wortleitungen
(CBGC-Leckpfad), zu reparierten Nachbarleitungen oder Ladungsverluste über Leseverstärkertransistoren
ausgleichen. Ladungsverluste des Bitleitungssystems eines Speichersegments
wirken sich als Strom im Bitleitungsspannungsnetz aus, wenn die
Bitleitungsmittenspannung aufrechterhalten werden soll.
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Ohne
ein Aufrechterhalten der Bitleitungsmittenspannung wird sich das
Potential auf den Bitleitungen auf ein Potential an einem anderen
Ende des Leckpfades einstellen und somit in aller Regel ein niedrigeres
Potential als die Bitleitungsmittenspannung annehmen. Dies ist für die gespeicherte
Zellladung unkritisch, solange keine Bewertung der Zellen in diesem
Zustand der Bitleitung stattfindet. Zur Bewertung der Bitleitung,
also zum Zeitpunkt des Refreshes bestimmter Speicherzellen innerhalb
eines Speichersegments, muss eine Bitleitung das korrekte Bitleitungsmittenpotential
aufweisen.
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Aus
der Sicht eines einzelnen Speichersegments betrachtet, ist ein Speicherchip
im Self-Refresh-Modus jedoch nahezu die ganze Zeit damit beschäftigt, Wortleitungen
in anderen Speichersegmenten aufzufrischen. Damit ist für ein individuelles Speichersegment
das Aufrechterhalten der Bitleitungsmittenspannung nur für eine kurze
Zeit, nämlich für die Zeit
des Refreshes des besagten Speichersegments, wirklich notwendig.
In der Zeit, in der andere Speichersegmente aufgefrischt werden,
kann durch ein Abschalten der Bitleitungsmittenspannung in gerade
nicht aufzufrischenden Speichersegmenten gemäß der erfindungsgemäßen Vorgehensweise Strom
gespart werden.
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Das
funktioniert jedoch nur, wenn der Zeitpunkt eines Zugriffs auf ein
bestimmtes Speichersegment voraussagbar ist. Dies ist in einem Normalbetrieb
(Random Access) des Speicherbausteins nicht der Fall. Durch einen
Ringzähler
und die damit verbundene lineare Adressierung der Wortleitungsadressen
im Self-Refresh-Modus, ist der Zeitpunkt für den Refresh eines Segments
durch den Chip selbst jedoch exakt definier bar. Damit kann kurz
vor dem Refresh-Zugriff auf ein Speichersegment der Bitleitungsmittenpegel,
der für
eine korrekte Leseverstärkeroperation
notwendig ist, eingestellt werden.
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3 zeigt
eine Vorrichtung 300 zur Erneuerung von Speicherinhalten
gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung.
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Die
Vorrichtung 300 weist einen Vorladeschaltkreis 310 für Bitleitungen
auf, von denen der Übersichtlichkeit
halber lediglich zwei mit den Bezugszeichen 110a und 110b gekennzeichnet
sind. Der Vorladeschaltkreis 310 ist ferner mit einer Steuerung 320 gekoppelt.
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Die
Vorrichtung 300 dient zum Refresh von Speicherinhalten
von ersten und zweiten Speicherzellen in einem ersten bzw. zweiten
Speichersegment, wobei die Speicherinhalte der ersten Speicherzellen
in einem ersten Zeitraum erneuert werden und die Speicherinhalte
der zweiten Speicherzellen in einem zweiten Zeitraum erneuert werden.
Ein zuverlässiges
Auslesen von Speicherzellen kann durch extrem kleine Kondensatorkapazitäten von
nur einigen fF (fF = femto Farad, femto = 10–15)
lediglich durch zusätzliche
elektrische Maßnahmen
gewährleistet
werden. Wie bereits anhand 1 beschrieben
wurde, ist das Gate des Speicherzellentransistors 120 mit der
Wortleitung 100 zur Aktivierung der Speicherzelle verbunden. Über den
durchgeschalteten Transistor 120 liest die Bitleitung 110 den
Inhalt des Kondensators 130 aus. Bei DRAM-ICs befindet
sich pro Spalte typischerweise nicht nur eine Bitleitung, sondern
ein Bitleitungspaar 110a, b. Die Speicherzellen sind jeweils
abwechselnd mit einer der beiden Leitungen 110a, b verbunden.
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Vor
einem Beginn eines Refresh-Zyklus des ersten Speichersegments mit
den ersten Speicherzellen werden sämtliche Bitleitungspaare an
den Wortleitungen des ersten Speichersegments beispielsweise auf
die halbe Versorgungsspannung VCC/2 vorge laden. Diesen Vorgang übernimmt
der Vorladeschaltkreis 320. Ein internes Steuersignal EQL
(equalize) schließt
die Bitleitungspaare 110a, b kurz und lädt sie somit exakt auf den
gleichen Spannungspegel VCC/2. Dieser Vorgang ist anhand des Prinzipschaltbilds
gemäß 4 dargestellt.
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4 zeigt
ein Bitleitungspaar 110a und 110b, eine erste
Steuerleitung 400, eine zweite Steuerleitung 410 sowie
einen ersten Transistor 420 und ein Transistorpaar 430a,
b. Die erste Steuersignalleitung 400 ist mit Steueranschlüssen sowohl
des ersten Transistors 420 als auch der Transistoren 430a,
b verbunden, die zweite Steuersignalleitung 410 ist mit den
Senkenanschlüssen
bzw. Drain-Anschlüssen der
Transistoren 430a und 430b gekoppelt.
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Das
Steuersignal EQL über
die Steuerleitung 400 aktiviert die in 4 schematisch
gezeigte Vorlade-Schaltung. Liegt das Steuersignal EQL an dem Steueranschluss
des ersten Transistors 420 an, so wird dieser niederohmig
und schließt
die beiden Bitleitungen 110a und 110b des Bitleitungspaars
kurz. Da das Steuersignal EQL ebenso mit den Steueranschlüssen der
beiden Transistoren 430a und 430b verbunden ist,
werden bei Anliegen von EQL auch diese beiden Transistoren niederohmig
und ein an der Steuerleitung 410 anliegendes Bitleitungsmittenpotential
wird über
die beiden Transistoren 430a, b an die Bitleitungshälften 110a und 110b angelegt. Eine
Geometrie der rechts gezeigten Transistoren 430a, b sowie
eine Höhe
des Steuersignals EQL (overdrive) definieren somit neben einer Bitleitungskapazität eine benötigte Vorlaufzeit
für den
Refresh einer ersten Wortleitung eines Speichersegments. Diese für den Ladevorgang
benötigte
Zeit wird typischerweise als RAS-Precharge-Time bezeichnet.
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Erst
nach dieser RAS-Precharge-Time kann der eigentliche Refresh-Zugriff
beginnen. Beim Anlegen einer Zeilenadresse erfolgt die Aktivierung
der entsprechenden Wortleitung. Dass es sich dabei um eine Zeilenadresse
handelt, wird dem DRAM- Baustein
durch das im Vorhergehenden bereits beschriebene RAS-Signal mitgeteilt.
Die Transistoren 120 der Speicherzellen dieser Zeile schalten
durch und die Speicherkondensatorladungen fließen auf jeweils eine erste
Bitleitung der mit VCC/2 vorgeladenen Bitleitungspaare 110a,
b. Bei einem geladenen Kondensator 130 (physikalische 1
abgespeichert) wird das Potential der ersten Bitleitung leicht angehoben.
Ein entladener Kondensator (physikalische 0 abgespeichert) zieht
durch den Ladevorgang das Potential der Bitleitung leicht herab.
Die zweite Leitung des Bitleitungspaares 110a, b behält ihr vorgeladenes
Potential VCC/2 bei. Im Falle eines Auto-Refresh Kommandos (CBR-Kommando,
CBR = CAS-Before-RAS) muss hingegen keine Zeilenadresse angelegt
werden. Der DRAM-Speicher benutzt stattdessen eine nächste Zeilen-
bzw. Wortleitungsadresse, die durch einen Ringspeicher bzw. Ringzähler vorgemerkt
ist.
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Ein
beispielsweise von der Steuerung 320 aktivierter Leseverstärkerschaltkreis
(nicht gezeigt) verstärkt
nun die Potentialdifferenz des Bitleitungspaares 110a,
b. Bei erhöhtem
Potential der ersten Bitleitung hebt er diese beispielsweise auf
die Versorgungsspannung VCC an, bei erniedrigtem Potential zieht
er sie beispielsweise auf Masse. Die zweite Leitung des Bitleitungspaares
wird auf das entgegengesetzte Potential gezwungen. Dieser Vorgang
frischt die Inhalte der Speicherzellen auf. Nach Beendigung der
Auffrischung einer Zeile muss die RAS-Precharge-Time eingehalten
werden – auch
bei einem direkt folgenden Refresh-Zugriff. In dieser Zeit findet
die Vorladung der Bitleitungen auf die halbe Versorgungsspannung
VCC/2 durch den Vorladeschaltkreis 310 statt.
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Die
Steuerung 320 inkrementiert nach jedem Refresh-Zugriff
mit einem Ringzähler
die Zeilenadressen fortlaufend, bis alle Zeilen eines Segments durchlaufen
sind, um dann mit dem Refresh eines neuen Speichersegments zu beginnen.
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Um
die im Vorhergehenden beschriebene erfindungsgemäße Vorgehensweise nochmals
näher zu
erläutern,
zeigt 5 schematisch ein Flussdiagramm mit Schritten
S1–S6
zur Realisierung eines Verfahrens zur Erneuerung von Speicherinhalten
von Speicherzellen gemäß einem
Ausführungsbeispiel der
vorliegenden Erfindung.
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In
einem ersten Schritt S1 wird für
ein erstes Speichersegment die Bitleitungsmittenspannung an die
Bitleitungspaare des ersten Speichersegments von der Steuerung 320 angelegt.
In einem zweiten Schritt S2 erfolgt der Refresh der Speicherinhalte
der Speicherzellen des ersten Speichersegments gemäß der im
Vorhergehenden beschriebenen Vorgehensweise. Ferner wird in einem
dritten Schritt S3 die Bitleitungsmittenspannung für die Bitleitungspaare
des ersten Speichersegments abgeschaltet, um anschließend in
einem vierten Schritt S4 die Bitleitungsmittenspannung für Bitleitungspaare
eines zweiten Speichersegments einzuschalten. Daraufhin kann in einem
fünften
Schritt S5 der Refresh der Speicherinhalte der Speicherzellen des
zweiten Speichersegments erfolgen. Schließlich wird nach dem Refresh der
Speicherinhalte in einem sechsten Schritt S6 die Bitleitungsmittenspannung
für die
Bitleitungen des zweiten Speichersegments ebenfalls wieder abgeschalten.
Besteht ein DRAM-Speicherbaustein lediglich aus dem ersten und dem
zweiten Speichersegment, so folgt auf den Schritt S6 wieder Schritt
S1. Ansonsten folgt auf den Refresh-Vorgang des zweiten Speichersegments
natürlich
ein Refresh-Vorgang eines dritten Speichersegments, usw..
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Zur
detaillierteren Erläuterung
der im Vorhergehenden anhand von 5 beschriebenen
Vorgehensweise zeigt 6 verschiedene Phasen eines Self-Refreshes,
gesehen für
ein Speichersegment. Über
einer Zeit t ist eine Spannung V an dem Bitleitungspaar 110a,
b aufgetragen.
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In
der mit Bezugszeichen 610 gekennzeichneten Phase wird die
Bitleitungsmittenspannung abgeschalten. Ladungen können also über Leckpfade von
einer Bitleitung abfließen
und der Bitleitungspegel sinkt demnach entsprechend ab. Erreicht
der Ringzähler
der Steuerung 320 im SeLf-Refresh-Modus eine Speichersegmentgrenze,
so wird in der mit Bezugszeichen 620 gekennzeichneten zweiten
Phase die Bitleitungsmittenspannung des demnächst aufzufrischenden Speichersegments
wieder eingeschaltet. Die benötigte
Vorlaufzeit bzw. Precharge-Time hängt dabei im Wesentlichen von
einer Bitleitungskapazität
sowie einem Transistorkanalwiderstand im eingeschalteten Zustand
der Versorgungstransistoren für
die Bitleitungsmittenspannung ab, wie bereits anhand von 4 beschrieben
wurde. In einer mit Bezugszeichen 630 gekennzeichneten
dritten Phase werden die an Wortleitungen hängenden Speicherzellen in dem
aufzufrischenden Speichersegment aufgefrischt. Zwischen aufeinanderfolgenden
Refreshes im Speichersegment wird eine Bitleitung in Vorbereitung
auf den nächsten
Refresh im Speichersegment regulär
mit der Ansteuerung des EQL-Signals auf die Bitleitungsmittenspannung VCC/2
vorgeladen. Eine zusätzliche
Verlängerung
einer Stromsparphase kann gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung erreicht werden, wenn die an Wortleitungen
hängenden
Speicherzellen eines Segments schnell hintereinander aufgefrischt
werden, so dass während
der gewonnenen Pause bis zum Refresh eines nächsten Speichersegments das
soeben aufgefrischte Speichersegment bereits vom der Bitleitungsmittenspannung getrennt
werden kann. Eine mit dem Bezugszeichen 640 gekennzeichnete
vierte Phase entspricht wieder der ersten Phase und gilt für eine Dauer,
in der die anderen Segmente einer Speicherbank aufgefrischt werden.
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Es
soll bemerkt werden, dass die Phasen 610–640 im 6 nicht
in einem korrekten zeitlichen Maßstab dargestellt sind. Die
erste Phase 610 bzw. die vierte Phase 640 ist
um ein Vielfaches länger
als die dritte Phase 630. Die Länge der ersten Phase 610 bzw.
der vierten Phase 640 ist proportional zu der Anzahl der
Segmente pro Speicherbank, wohingegen die dritte Phase 630 proportional
zur Bitleitungslänge bzw.
zur Anzahl der Wortleitungen eines Speichersegments ist.
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Gegenüber einer
ständigen
Aufrechterhaltung der Bitleitungsmittenspannung lässt sich
durch deren Abschaltung in den Phasen 610 und 640 Energie
sparen, die an einem Beispiel eines ohmschen Leckpfades, wie es
in 7 dargestellt ist, veranschaulicht werden kann.
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7 zeigt
einen ohmschen Widerstand 700 mit einem Widerstandswert
RLeak, der zwischen eine erste Spannung
U1 und eine zweite Spannung U2 geschaltet ist.
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Für eine Dauer
T der abgeschalteten Spannung U1 ergibt sich eine eingesparte Energie
von W = (U1 – U2)2/RLeak·T.
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Wird
eine Bitleitungsmittenspannung für
die Dauer T also nicht aufrechterhalten, so werden Ladungsverluste
auf der Bitleitung ins Substrat, zu Wortleitungen, zu reparierten
Nachbarleitungen oder über
Leseverstärkertransistoren
in der Zeit T nicht ausgeglichen und ein Stromverbrauch im Refresh-Modus kann durch
die erfindungsgemäße Vorgehensweise
gesenkt werden.
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Zusammenfassend
schaffen Ausführungsbeispiele
der vorliegenden Erfindung also ein Verfahren zur Erneuerung von
Speicherinhalten von ersten und zweiten Speicherzellen, wobei die
Speicherinhalte der ersten Speicherzellen in einem ersten Zeitraum
erneuert werden und die Speicherinhalte der zweiten Speicherzellen
in einem zweiten Zeitraum erneuert werden mit einem Schritt des
Anlegens einer Vorladungsspannung an einer Bitleitung der ersten
Speicherzellen während
des ersten Zeitraums und nicht während
zweiten Zeitraums und des Anlegens der Vorladungsspannung an die
zweiten Speicherzellen während
des zweiten Zeitraums und nicht während des ersten Zeitraums.
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Eine
Ablaufsteuerung des erfindungsgemäßen Verfahrens für ein Auffrischen
eines DRAM-Bausteins übernimmt
die Steuerung 320. Die Steuerung 320 kann sich
gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung auf einem Mainboard befinden oder kann
gemäß einem
weiteren Ausführungsbeispiel
der vorliegenden Erfindung in einem DRAM-Baustein implementiert
sein.
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Insbesondere
wird darauf hingewiesen, dass abhängig von den Gegebenheiten
das erfindungsgemäße Schema
auch in Software implementiert sein kann. Die Implementierung kann
auf einem digitalen Speichermedium, insbesondere einer Diskette
oder einer CD mit elektronisch auslesbaren Steuersignalen erfolgen,
die so mit einem programmierbaren Computersystem und/oder Mikrocontroller
zusammenwirken können,
dass das entsprechende Verfahren ausgeführt wird. Allgemein besteht
die Erfindung somit auch in einem Computerprogrammprodukt mit auf
einem maschinenlesbaren Träger
gespeicherten Programmcode zur Durchführung des erfindungsgemäßen Verfahrens,
wenn das Computerprogrammprodukt auf einem Rechner und/oder Mikrocontroller abläuft. In
anderen Worten ausgedrückt
kann die Erfindung somit als ein Computerprogramm mit einem Programmcode
zur Durchführung
des Verfahrens realisiert werden, wenn das Computerprogramm auf einem
Computer und/oder Mikrocontroller abläuft.
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- 100
- Wortleitung
- 110
- Bitleitung
- 120
- Transistor
- 130
- Kondensator
- 200
- Leseverstärker
- 300
- Vorrichtung
zur Erneuerung von Speicherinhalten gemäß einem Ausführungsbeispiel der
vorliegenden Erfindung
- 310
- Vorladeschaltkreis
- 320
- Steuerung
für den
Vorladeschaltkreis
- 400
- erste
Steuerleitung
- 410
- zweite
Steuerleitung
- 420
- Transistor
zum Kurzschließen
von Bitleitungspaaren
- 430
- Transistor
zum Anlegen einer Bitleitungsmittenspannung
- 610
- Bitleitungsmittenspannungsabschaltphase
- 620
- Bitleitungsmittenspannungseinschaltphase
- 630
- Refresh-Phase
eines Speichersegments
- 640
- Bitleitungsmittenspannungsabschaltphase
- 700
- Ersatzwiderstand