DE102007060205A1 - Verzögerte Leseverstärker-Multiplexer-Isolation - Google Patents

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Abstract

Es werden Verfahren und Schaltungsanordnungen zum Verbessern des Ausgleichens von Leseknoten eines Leseverstärkers in einem Halbleiterspeicherbauelement bereitgestellt. Wenn ein Speicherarraysegment auf einer Seite eines Leseverstärkers eine Bitleitungsleckstromanomalie aufweist, wegen der der Leseverstärker isoliert werden soll, wenn sich dieser Speicher in einem nicht ausgewählten Zustand befindet, wird die Isolation des Leseverstärkers von dem Speicherarraysegment beim Übergang von einem ausgewählten Zustand des Speicherarraysegments in einen nicht ausgewählten Zustand des Speicherarraysegments verzögert. Die Dauer der Verzögerung reicht aus, um Zeit für den Ausgleich der Leseknoten des Leseverstärkers zu gestatten, bevor der Leseverstärker von dem Speicherarraysegment isoliert wird.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Die vorliegende Erfindung betrifft Halbleiterspeicherbauelemente.
  • Bei einem Halbleiterspeicherbauelement wie etwa einem dynamischen Direktzugriffsspeicher-(DRAM)-Bauelement (Dynamic Random Access Memory) wird ein Leseverstärker verwendet, um eine kleine Potenzialdifferenz zwischen einer Referenzspannung und einer Spannung an einer aktiven Bitleitung, die mit einer Speicherzelle in einem Speicherarray verbunden ist, zu erfassen. Der Leseverstärker verstärkt die kleine Differenz, woraus ein binärer Zustand für die Speicherzelle bestimmt wird.
  • Bei einem typischen DRAM teilen sich ein erstes und zweites Speicherarraysegment den Leseverstärker, um eine Spannung auf Bitleitungen zu entweder dem einen Speicherarraysegment oder dem anderen Speicherarraysegment zu erfassen, wobei aber nicht gleichzeitig von beiden Speicherarraysegmenten erfasst wird. Dazu ist ein erster Multiplexer bereitgestellt, der ein Leseknotenpaar des Leseverstärkers mit dem ersten Speicherarraysegment verbindet und das Leseknotenpaar davon trennt. Ein zweiter Multiplexer ist bereitgestellt, der das Leseknotenpaar des Leseverstärkers mit dem zweiten Speicherarraysegment verbindet und das Leseknotenpaar davon trennt. Eine Steuerlogik ist in dem Speicherbauelement bereitgestellt, um Multiplexersteuersignale zu erzeugen, die den Zustand des ersten und zweiten Multiplexers je nach dem Zustand von Auswahlsignalen steuern. Die Auswahlsignale sind von Steuer- und Adresssignalen abgeleitet, um die entsprechenden Speicherarraysegmente für einen Zugang auszuwählen.
  • Wenn ein einem Leseverstärker zugeordnetes Speicherarraysegment nicht-ausgewählt ist, darf der Leseverstärker mit dem Speicherarraysegment verbunden bleiben, um eine so genannte Vorladesequenz durchzuführen, die es dem mit dem Speicherarraysegment (und über den Multiplexer mit dem Leseverstärker) verbundenen Bitleitungspaar gestattet, vorzuladen und die Spannung am Leseknoten des Leseverstärkers auszugleichen. Diese Vorladesequenz bringt die Leseknoten des Leseverstärkers auf eine ausreichende und ausgeglichene Spannung, so dass er für einen Zugriff auf ein Speicherarraysegment beim nächsten Auswahlzyklus bereit ist. Der Ausdruck "Ausgleichen" wird in der Technik verwendet, um sich darauf zu beziehen, Bitleitungen in einem Bitleitungspaar und/oder Leseknoten in einem Leseknotenpaar eines Leseverstärkers auf eine gewünschte und gleiche Spannung zu bringen.
  • Es wurde eine Technik entwickelt, um einen Leckstrom zu reduzieren, der einem Kurzschlusszustand Wortleitung zu Bitleitung in einer Speicherarrayzelle zugeordnet ist, indem die Leseverstärker-Leseknoten von jenem Speicherarraysegment während Perioden getrennt werden, wenn es nicht-ausgewählt ist, um den Leseverstärker von dem Speicherarraysegment zu trennen, der den Kurzschlusszustand enthält. Eine Konsequenz dieser Isolationstechnik ist, dass die Effektivität der Vorladesequenz reduziert wird, weil der Leseverstärker sofort dann von dem Speicherarraysegment getrennt wird, das den Kurzschlusszustand aufweist, wenn der Speicherarraysegmentzustand von einem ausgewählten Zustand in einen nicht-ausgewählten Zustand übergeht. Deshalb erhalten die Leseverstärker-Leseknoten nicht ausreichend Zeit, um von dem dem Speicherarraysegment zugeordneten Bitleitungspaar vorgeladen und aus geglichen zu werden. Folglich ist das Leseknotenausgleichen langsamer und weist ein DC-Offset auf.
  • Somit wird eine Technik benötigt, um das Leseverstärker-Leseknoten-Ausgleichen während Übergängen von einem ausgewählten Zustand eines Speicherarraysegments in einen nicht-ausgewählten Zustand zu verbessern, wenn der Leseverstärker von dem Speicherarraysegment isoliert werden soll.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Kurz gesagt werden Verfahren und Schaltungsanordnungen bereitgestellt, um ein Ausgleichen von Leseknoten eines Leseverstärkers zu verbessern, wenn der Leseverstärker aufgrund einer Bitleitungsleckstromanomalie in einem Speicherarraysegment von dem Speicherarraysegment isoliert wird. Die Isolation des Leseverstärkers von dem Speicherarraysegment wird verzögert beim Übergang von einem ausgewählten Zustand des Speicherarraysegments zu einem nicht-ausgewählten Zustand des Speicherarraysegments. Die Dauer der Verzögerung reicht aus, um Zeit für den Ausgleich der Leseknoten des Lesevertärkers zu gestatten, bevor der Leseverstärker von dem Speicherarraysegment isoliert wird.
  • Gemäß einer Ausführungsform wird eine Schaltungsanordnung für einen Leseverstärker in einem Halbleiterspeicherbauelement bereitgestellt. Die Schaltungsanordnung umfasst einen Schaltkreis und einen Steuerkreis. Der Schaltkreis ist zwischen den Leseverstärker und ein Speicherarraysegment geschaltet und verbindet den Leseverstärker mit dem Speicherarraysegment und trennt ihn davon. Der Steuerkreis steuert den Schaltkreis, um die Trennung des Leseverstärkers von dem Speicherarraysegment (aufgrund einer Bitleitungsleckstromanomalie in dem Speicher arraysegment) beim Übergang von einem ausgewählten Zustand des Speicherarraysegments in einen nicht-ausgewählten Zustand des Speicherarraysegments zu verzögern, um Zeit zu lassen für den Ausgleich der Leseknoten des Leseverstärkers vor dem Trennen des Leseverstärkers von dem Speicherarraysegment.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Blockdiagramm einer in einem Halbleiterspeicherbauelement verwendeten herkömmlichen Leseverstärkeranordnung.
  • 2 ist eine graphische Darstellung, die Kurven von Signalen bezüglich eines Ausgleichens von Leseverstärkerknoten während eines Übergangs von einem ausgewählten Zustand in einen nicht-ausgewählten Zustand eines Speicherarraysegments in der in 1 gezeigten Leseverstärkeranordnung zeigt.
  • 3 ist eine graphische Darstellung, die Kurven von Signalen bezüglich eines Ausgleichens von Leseverstärkerknoten während eines Übergangs von einem ausgewählten Zustand in einen nicht-ausgewählten Zustand zeigt, wo der Leseverstärker von dem Speicherarraysegment auf einer Seite isoliert ist.
  • 4 ist eine graphische Darstellung, die Kurven von Signalen bezüglich eines Ausgleichens von Leseverstärkerknoten beim Übergang in einen isolierenden Zustand ähnlich jenen in 3 gezeigten zeigt, aber eine Ausführungsform der Erfindung zeigt.
  • 5 ist ein Blockdiagramm einer Multiplexersteuerlogik gemäß einer Ausführungsform der Erfindung.
  • 6 ist ein Schaltungsdiagramm eines Multiplexersteuerkreises, der einen Abschnitt der in 5 gezeigten Steuerlogik bildet, gemäß einer Ausführungsform der Erfindung.
  • 7 ist ein Zeitsteuerdiagramm, das die Operation einer den in 6 gezeigten Multiplexersteuerkreis verwendenden gemäß einer Ausführungsform der Erfindung zeigt.
  • 8 ist ein Schaltungsdiagramm eines Multiplexersteuerkreises, der einen Abschnitt der in 5 gezeigten Steuerlogik bildet, gemäß einer weiteren Ausführungsform der Erfindung.
  • 9 ist ein Zeitsteuerdiagramm, das den Betrieb einer den in 8 gezeigten Multiplexersteuerkreis verwendenden Leseverstärkerschaltungsanordnung gemäß einer Ausführungsform der Erfindung zeigt.
  • 10 ist ein Blockdiagramm, das zeigt, wie die Multiplexersteuerlogik in ein DRAM-Bauelement gemäß einer Ausführungsform integriert werden kann.
  • AUSFÜHRLICHE BESCHREIBUNG
  • 1 veranschaulicht eine Leseverstärkerschaltungsanordnung, die in einem dynamischen Direktzugriffsspeicher-(DRAM)-Bauelement (Dynamic Random Access Memory) nach dem Stand der Technik verwendet wird. Ein Leseverstärker 10 weist komplementäre Leseknotenpaare bSA<2>, SA<2> und bSA<0>, SA<0>, die zum Erfassen und Verstärken einer Bitleitungspotenzialdifferenz in einem Speicherarraysegment 20 auf einer ersten Seite ("t"-Seite) oder einem Speicherarraysegment 30 auf einer zweiten Seite ("b"-Seite) verwendet wird. Auf der t-Seite des Leseverstärkers 10 befindet sich eine Ausgleichschaltung 22, die mit den mit einem ersten Speicherarraysegment 20 zugeordneten komplementären Bitleitungs-(BL)-Paaren bBLT<2>, BLT<2> und bBLT<0>, BLT<0> und einer Multiplexerschaltung 24 verbunden ist. Als Reaktion auf ein erstes Ausgleichsteuersignal EQLt wird eine Spannung auf den BL-Paaren, die mit dem Speicherarraysegment zugeordnet sind, von der Ausgleichschaltung 22 vorgeladen und ausgeglichen. Auf der Basis des Zustands eines Multiplexersteuersignals MUXt steuert die Multiplexerschaltung 24, ob der Leseverstärker 10 mit den dem Speicherarraysegment 20 auf der "t"-Seite zugeordneten BL-Paaren verbunden ist oder davon getrennt ist. Analog befindet sich auf der "b"-Seite des Leseverstärkers 10 eine Ausgleichschaltung 32, die mit den komplementären BL-Paaren bBLB<2>, BLB<2> und bBLB<0>, BLB<0> verbunden ist, und eine Multiplexerschaltung 34. Als Reaktion auf ein erstes Ausgleichsteuersignal EQLb wird eine Spannung auf den BL-Paaren, die dem zweiten Speicherarraysegment 30 zugeordnet sind, von der Ausgleichschaltung 32 vorgeladen und ausgeglichen. Auf der Basis des Zustands eines Multiplexersteuersignals MUXb steuert die Multiplexerschaltung 34, ob der Leseverstärker mit den mit dem Speicherarraysegment 30 zugeordneten BL-Paaren verbunden ist oder davon getrennt ist. Es versteht sich, dass es in einem typischen DRAM-Bauelement eine Spalte von Leseverstärkern 10 gibt, zwischen Spalten von Speicherarraysegmenten auf gegenüberliegenden Seiten davon angeordnet. Die Multiplexerschaltungen 24 und 34 können hier allgemeiner als Schaltkreise bezeichnet werden. Die Multiplexerschaltung 24 verbindet in einem Zustand den Leseverstärker 10 mit dem Speicherarraysegment 20 auf der "t"-Seite und trennt in einem anderen Zustand den Leseverstärker 10 von dem Speichersegment 20. Analog verbindet die Multiplexerschaltung 34 in einem Zustand den Leseverstärker 10 mit dem Speicherarraysegment 30 auf der "b"-Seite und trennt in einem anderen Zustand den Leseverstärker 10 von dem Speicherarraysegment 30.
  • Ein Speicherarraysegment befindet sich in einem so genannten "ausgewählten" Zustand, wenn es erforderlich ist, für eine Lese-, Schreib- oder Selbstauffrischoperation mit dem Leseverstärker zu verbinden. Wenn ein Leseverstärker mit einem Speicherarraysegment verbunden ist, können die Leseknoten des Leseverstärkers von den BLs, mit denen sie verbunden sind, ausgeglichen werden. Ein "nicht-ausgewählter" Zustand eines Speicherarraysegments liegt vor, wenn es nicht erforderlich ist, den Leseverstärker für eine Lese-, Schreib- oder Selbstauffrischoperation mit dem Speicherarraysegment zu verbinden.
  • Unter Bezugnahme auf 2 sind graphische Darstellungen gezeigt für bestimmte Signale, um den Ausgleich der Leseknoten des Leseverstärkers 10 während eines Übergangs von einem ausgewählten Zustand in einen nicht-ausgewählten Zustand für eines der dem Leseverstärker zugeordneten Speicherarraysegmente zu veranschaulichen. Das bei der Bezugszahl 40 gezeigte Signal ist die Spannung des Multiplexersteuersignals MUXt oder MUXb für eine der Multiplexerschaltungen 24 bzw. 34, die dem Speicherarraysegment in einem ausgewählten Zustand und beim Übergang zu einem nicht-ausgewählten Zustand zugeordnet ist. Das Signal 40 nimmt von einem Höchstwert zu einem Mindestwert auf ungefähr graduelle Weise ab, wodurch die Spannung der Leseknoten des Leseverstärkers ausreichend Zeit zum Ausgleichen hat. Die bei 50 und 52 gezeigten Signalkurven sind ein komplementäres Paar von Leseknotenspannung. Bei diesem Arbeitsmodus spiegelt tatsächlich den Ausgleich der Leseknoten den Ausgleich auf dem BLs des zuvor ausgewählten Speicherarraysegments wider.
  • 3 zeigt graphische Darstellungen für jene Leseverstärkersignale, wenn der Leseverstärker während eines Übergangs von einem ausgewählten Zustand eines Speicherarraysegments in einen nicht-ausgewählten Zustand von dem Speicherarraysegment isoliert ist. Das Isolieren von Leseknoten eines Leseverstärkers während Perioden einer Array-Nichtauswahl reduziert einen arraybezogenen Leckstrom, der aus einem anormalen Bitleitungsleckstromzustand resultiert, der auf niederohmige Pfaddefekte (z. B. Kurzschlüsse), einen übermäßigen Übergangsleckstrom oder andere Ursachen zurückzuführen sein kann. Bei diesem Arbeitsmodus geht das Signal 40 schnell von seinem Höchstwert zu seinem Mindestwert, um zu bewirken, dass der Multiplexer jene Seite des Leseverstärkers von dem Speicherarraysegment isoliert. Infolgedessen bleibt das Signal nicht lange genug (vor der Isolation des Leseverstärkers) bei einer höheren Spannung, um die Bauelemente in dem Multiplexer (auf der Seite des zu isolierenden Leseverstärkers) die Leseknoten des Leseverstärkers ausgleichen zu lassen. Stattdessen findet der Ausgleich der Leseknoten durch Multiplexerbauelemente statt, die mit dem Signal 42 verbunden sind, das von 0 V auf nur 1,6 V geht, fast 1 V unter dem Signal 40. Dies beeinträchtigt die Fähigkeit für die BLs auf der zuvor ausgewählten Seite des Leseverstärkers, das Ausgleichen der Leseverstärkerknoten zu unterstützen. Somit weisen die gegenwärtigen Multiplexerisolationssteuertechniken den unerwünschten Nebeneffekt auf, die Effektivität des Leseverstärkerknotenausgleichens zu reduzieren, wenn die Multiplexerschaltung während eines Übergangs von einem ausgewählten Zustand in einen nicht-ausgewählten Zustand eines Speicherarraysegments zurückgesetzt (ausgeschaltet) wird. Dies geht aus 3 hervor, wo die Signale 50 und 52 langsamer konvergieren als in dem Fall von 2, und der Ausgleich dieser Signale weist einen DC-Offset auf beim Übergang zu einem Isolationszustand.
  • Zudem ist ein effektiver LeseverstärkerknotenAusgleichstrom reduziert beim Deselektieren eines isolierten Speicherarraysegments beim Start einer Vorladesequenz.
  • Eine Ausführungsform der vorliegenden Erfindung wird zuerst unter Bezugnahme auf 4 beschrieben. Gemäß einer Ausführungsform wird beim Übergang von einem ausgewählten Zustand in einen nicht-ausgewählten Zustand eines Speicherarraysegments auf einer Seite des Leseverstärkers die Isolation des Leseverstärkers (von dem Speicherarraysegment auf jener Seite des Leseverstärkers aufgrund eines anormalen Bitleitungsleckstromzustands in jeden Speicherarraysegment) um eine Zeitperiode Δt verzögert, die ausreicht, damit sich die Leseknoten des Leseverstärkers ausgleichen können. Dies ist in 4 gezeigt, wo der Übergang von einem Höchstwert zu einem Mindestwert des Signals 40' von jedem Zeitpunkt weg verzögert wird, wo er normalerweise beim Isolieren des Leseverstärkers von einem Speicherarraysegment aufgetreten wäre. Die Dauer dieser Zeitverzögerung gestattet Zeit für das Ausgleichen der Leseverstärkerknoten, und bei Ablaufen dieser Verzögerungszeitperiode wird der Multiplexer auf den getrennten Zustand umgeschaltet, wodurch der Leseverstärker von dem zuvor ausgewählten Speicherarraysegment isoliert wird. Es versteht sich, dass 4 zwar den verzögerten Übergang des Signals 40' so darstellt, dass er ein schneller Übergang von seinem größten Pegel zu seinem kleinsten Pegel ist, es nicht immer notwendig und wünschenswert ist, dass er schnell ist. Beispielsweise kann es in gewissen Fällen wünschenswert sein, dass das Signal 40' einen graduelleren Übergang hat, um Probleme zu reduzieren oder zu eliminieren, die mit Rauschen verbunden sind, das in der den Leseverstärker betreffenden Schaltungsanordnung erzeugt werden kann, wenn ein schneller Signalübergang vorliegt.
  • Wie oben angegeben kann die Dauer der Verzögerungszeitperiode Δt justiert werden. Bei einer Ausführungsform wird die Zeitperiode lange genug ausgeführt, um ein vollständiges Ausgleichen der Leseknoten des Leseverstärkers zu erzielen. Im Allgemeinen erfordert das Ausgleichen der Leseknoten in einem DRAN-Bauelement ein Zeitintervall in der Größenordnung von mehreren bis dutzenden Nanosekunden, wohingegen die Zeitperiode, während der der Leseverstärker von einem Speicherarraysegment isoliert ist, in der Regel in der Größenordnung von mehreren bis dutzenden Mikrosekunden liegt. Es ist deshalb möglich, den Übergang in eine Isolation lange genug zu verzögern, um einen vollständige Ausgleich der Leseknoten des Leseverstärkers zu erzielen. Umgekehrt kann die Verzögerungszeitperiode Δt kurz genug ausgeführt sein, so dass das Isolationsintervall immer noch dem gewünschten Zweck dient, einen Leckstrom von dem Speicherarraysegment mit einer Bitleitungsleckstromanomalie zu eliminieren. Eine BL-Leckstromanomalie ist ein arraybezogener Leckstrom, der auf niederohmige Pfaddefekte (z. B. Kurzschlüsse), übermäßigen Übergangsleckstrom oder andere Ursachen zurückzuführen sein kann.
  • 5 veranschaulicht eine Multiplexersteuerlogik 90, die ein komplementäres Paar von Multiplexersteuerkreisen 100(t) und 100(b) umfasst, die Multiplexersteuersignale MUXt und MUXb für die "t"- bzw. "b"-Seite des Leseverstärkers erzeugen. Die Steuerkreise 100(t) und 100(b) sind strukturell identisch. Die Eingänge zu beiden Steuerkreisen 100(t) und 100(b) sind blksela n, blkselb, latch in, select in, isooffmux und blklatch. Die Eingangssignale zu diesen Eingängen sind für die Steuerkreise 100(t) und 100(b) nicht die gleichen. Die Eingangssignale in die Multiplexersteuerschaltung 100(t) sind die Speicherarrayblockauswahlsignale blksel_n, blkseli_n, das Speicherarrayblocklatchsignal blklatch und das "t"-seitige Isolationssteuersignal isooffmuxt. Die Eingangssignale zu dem Multiplexersteuerkreis 100(b) sind die Speicherarrayblocksignale blkseli_n, blksel_n, das Speicherarrayblocklatchsignal blklatch und das "b"-seitige Isolationssteuersignal isooffmuxb. Die Ausgänge jedes Steuerkreises 100(t) und 100(b) sind MUX, rmux latch_out und select_out. Der Multiplexersteuerkreis 100(t) erzeugt das "t"-seitige Multiplexersteuersignal MUXt an seinem Ausgang mux_n, und der Multiplexersteuerkreis 100(b) erzeugt das "b"-seitige Multiplexersteuersignal MUXb an seinem Ausgang mux_n. Der Ausgang rmux latch_out des Steuerkreises 100(t) ist an den Eingang latch_in des Steuerkreises 100(b) gekoppelt. Der Ausgang select_out des Steuerkreises 100(t) ist an den Eingang selectin des Steuerkreises 100(b) gekoppelt. Umgekehrt ist der Ausgang rmux latch_out des Steuerkreises 100(b) an den Eingang latch_in des Steuerkreises 100(t) gekoppelt. Analog ist der Ausgang select_out des Steuerkreises 100(b) an den Eingang select_in des Steuerkreises 100(t) gekoppelt.
  • Nunmehr unter Bezugnahme auf 6 wird eine Ausführungsform eines der Multiplexersteuerkreise gezeigt. Es versteht sich, dass dieser Steuerkreis dazu verwendet werden kann, eines der Multiplexersteuersignale MUXt oder MUXb zu erzeugen. 6 zeigt, dass der Multiplexersteuerkreis zwei Schaltungspfade zum Erzeugen eines Ausgangszustands des Multiplexersteuersignals aufweist, das bewirkt, dass der Multiplexer in den getrennten Zustand wie etwa einen abgeschalteten Zustand umschaltet. Wenn der Multiplexer in diesen bestimmten Zustand (z. B. abgeschalteten Zustand) umschaltet, trennt der Multiplexer völlig und isoliert dadurch den Leseverstärker von dem Speicherarraysegment auf jener Seite des Leseverstärkers. Der Einfachheit halber werden diese Schaltungspfade somit als der erste und zweite Abschalt-Schaltungspfad bezeichnet.
  • Der Multiplexersteuerkreis 100(t) (und 100(b)) umfasst NAND-Gatter 102, 104, 106, die die Eingangssignale empfangen, eine einstellbare Verzögerungsschaltung 110, NAND-Gatter 130 und 132 und Inverter 140, 142 und 144. Der erste Abschalt-Schaltungspfad ist bei Bezugszahl 150 und der zweite Abschalt-Schaltungspfad bei Bezugszahl 160 gezeigt. Die einstellbare Verzögerungsschaltung 110 befindet sich in dem ersten Abschalt-Schaltungspfad.
  • Die Eingangssignale des NAND-Gatters 102 sind das Blockauswahlsignal blksel_n, das an den Eingang blksela_n gekoppelt ist, und das Latchsignal an dem Ausgang latch_out dieses Multiplexersteuerkreises. Die Eingänge des NAND-Gatters 104 sind das Blockauswahlsignal blkseli_n, das Latchsignal von dem Ausgang latch_out der anderen Multiplexersteuerschaltung und das Isolationssteuersignal. Beispielsweise erzeugt der Steuerkreis 100(t) das "t"-seitige Multiplexersteuersignal MUXt. Deshalb ist das Isolationssteuersignal zum NAND-Gatter 104 für den Steuerkreis 100(t) isooffmuxt, und das dem Eingang latch_in gelieferte Latchsignal ist das am Ausgang latch_out des Multiplexersteuerkreises 100(b) erzeugte Latchsignal. Der Eingang zum NAND-Gatter 106 ist das Signal blklatch. Umgekehrt ist für den Steuerkreis 100(b) das Isolationssignal zum NAND-Gatter 104 isooffmuxb, und das an latch_input gelieferte Latchsignal ist das am Ausgang latch_out des Steuerkreises 100(t) erzeugte Latchsignal.
  • Die einstellbare Verzögerungsschaltung 110 ist mit dem Ausgang des NAND-Gatters 104 verbunden und umfasst eine Kette von Verzögerungselementen 112. Beispielsweise sind bei einer Ausführungsform die Verzögerungselemente 112 Inverter. Zwischen aufeinander folgenden der Verzögerungselemente 112 befindet sich ein Kondensator 114. Ein programmierbares Verbindungselement 115 ist in Reihe mit jedem Kondensator 114 zwischen dem Kondensator und dem Ausgang des entsprechenden Inverters 112 vorgesehen. Das von der Schaltung 110 eingeführte Gesamtausmaß der Verzögerung wird justiert, indem ausgewählt wird, welcher eine oder welche mehrere der Kondensatoren 114 an die Inverterausgänge angeschlossen werden. Ein programmierbares Verbindungselement kann ein während des Herstellungsprozesses oder durch andere Mittel auf der integrierten Halbleiterschaltung hergestellte Metallstruktur umfassen. Beispielsweise kann die programmierbare Verbindung auch mit einem Multiplexerbauelement hergestellt werden, das zwischen jeden Kondensator und den entsprechenden Inverterausgang geschaltet ist. Der Multiplexer würde durch mindestens ein Signal gesteuert werden, das durch den Zustand einer Fuse oder einer anderen programmierbaren Struktur in dem Steuerlogikabschnitt des Halbleiterspeicherbauelements hergestellt und an eine oder mehrere der Multiplexerbauelemente angelegt wird, die die Verbindung(en) des zugeordneten Kondensators 114 zu dem entsprechenden Inverterausgang bilden. Somit führt die Verzögerungsschaltung 110 in den Ausgang des NAND-Gatters 104 eine Zeitverzögerung um ein einstellbares Ausmaß ein, um einen ausreichenden Ausgleich der Leseknoten des Leseverstärkers sicherzustellen. Der Ausgang der Verzögerungsschaltung 110 ist mit einem Eingang des NAND-Gatters 130 verbunden. Die anderen Eingänge zum NAND-Gatter 130 sind der Ausgang des NAND-Gatters 106, auch als das Latchsignal bezeichnet, auf das oben in Verbindung mit der Beschreibung des NAND-Gatters 102 Bezug genommen wurde, und das dem Eingang blksela_n zugeführte Blockauswahlsignal blksel_n. Der Ausgang des NAND-Gatters 130 ist an einen Eingang des NAND-Gatters 132 ange schlossen. Der Inverter 140 empfängt als Eingang das am select_out des anderen Multiplexersteuerkreises erzeugte Ausgangssignal. Der Ausgang des Inverters 140 ist an den anderen Eingang des NAND-Gatters 132 angeschlossen. Der Ausgang des NAND-Gatters 132 ist an einen Eingang des Inverters 142 angeschlossen, dessen Ausgang wiederum mit dem Eingang des Inverters 144 verbunden ist. Der Ausgang des Inverters 144 ist das Multiplexersteuersignal, entweder MUXt oder MUXb je nachdem, ob es der Steuerkreis 100(t) oder Steuerkreis 100(b) ist. Die Digitallogik in dem in 6 gezeigten Steuerkreis arbeitet dahingehend, den Zustand eines Multiplexersteuersignals MUXt/MUXb entweder durch den ersten Schaltungspfad 150 oder den zweiten Schaltungspfad 160 zu ändern, in Abhängigkeit von dem aktuellen Zustand (ausgewählt oder nicht-ausgewählt) des Speicherarraysegments auf der jeweiligen Seite des Leseverstärkers, und ob der Leseverstärker von Speicherarraysegmenten auf einer oder beiden Seiten isoliert werden soll, um einen durch eine BL-WL-Leckstromanomalie verursachten Leckstrom zu reduzieren.
  • Es wird nun unter weiterer Bezugnahme auf 6 auf 7 Bezug genommen für eine Beschreibung der Funktionsweise eines Multiplexerschaltkreises gemäß einer Ausführungsform der Erfindung. Das BNKSEL-Signal geht auf H, wenn eine Bank von Speicherarraysegmenten auf der Basis einer decodierten Speicheradresse ausgewählt wird. Als nächstes wird innerhalb der ausgewählten Bank Block (n) von Speicherarraysegmenten ausgewählt, wenn die Blockauswahlsignale blksel_n und blkseli_n einen Übergang aufweisen, wie in 7 gezeigt. Vor dem Zugriff auf den ausgewählten Block befindet sich das Speicherarraysegment auf der "t"-Seite des Leseverstärkers in einem Vorladezustand, wohingegen sich das Speicherarraysegment auf der "b"-Seite des Leseverstärkers ebenfalls in einem Vor ladezustand befindet, aber auch in einem isolierten Zustand, um die Leseverstärker-Leseknoten von einem etwaigen Lesestrom, der aufgrund einer BL-WL-Anomalie in diesem Speicherarraysegment vorliegt, zu isolieren. Somit ist an diesem Punkt in dem Zyklus das MUXt-Signal auf H das MUXb-Signal auf L. Wenn das Speicherarraysegment auf der "b"-Seite ausgewählt ist, geht das Ausgleichsteuersignal EQLb auf L (schaltet ab) und das MUXb-Signal geht auf H, um den Multiplexer auf der "b"-Seite des Leseverstärkers einzuschalten, damit der Leseverstärker die Bitleitungsspannung erfassen kann, die von einem Arrayzellenladungsaustausch zwischen Arrayzelle und Bitleitung in dem Speicherarraysegment auf der "b"-Seite resultiert. Außerdem geht das MUXt-Signal auf L, um den Multiplexer auf der "t"-Seite abzuschalten, damit das Speicherarraysegment und Bitleitungen auf der "t"-Seite von dem Leseverstärker isoliert werden. Für diesen Übergang in den Aus-Zustand für den Multiplexer auf der "t"-Seite wird die Digitallogik in dem Multiplexerschaltkreis den zweiten Abschalt-Schaltungspfad aktivieren, was bewirkt, dass das MUXt-Signal fast sofort auf L geht, wodurch der Multiplexer auf der "t"-Seite abgeschaltet wird. Nachdem die Signale MUXt/b und EQLt/b einen Übergang vollzogen haben, um auf ein ausgewähltes Speicherarraysegment zuzugreifen, ist es dann sicher, die Wortleitung zu aktivieren, um zu gestatten, dass sich die ausgewählte Arrayzelle und die Bitleitung eine Ladung teilen. Ein gewisses Zeitintervall nach dem Aktivieren der Wortleitung und nachdem eine ausreichende Ladungsteilung eingetreten ist, vollziehen die NCS- und PCS-Leseverstärkersteuersignale einen Übergang, um den Leseverstärker einzuschalten.
  • Beim Start der Vorladeperiode geht das MUXt-Signal nach dem Abschalten der Wortleitung und des Leseverstärkers wieder auf H, um die Leseverstärker-Leseknoten auf der "t"-Seite vorzu laden. Auf der "b"-Seite verwendet die Digitallogik in dem Multiplexerschaltkreis den ersten Abschalt-Schaltungspfad, so dass das MUXb-Signal für eine Zeitperiode auf H bleibt, die der Verzögerung der einstellbaren Verzögerungsschaltung 110 im Schaltkreis 100(b) entspricht, um den Leseverstärker lange genug mit den BLs auf der "b"-Seite verbunden zu halten, um die Leseverstärker-Leseknoten auszugleichen. Unter Verwendung des ersten Abschalt-Schaltungspfades geht das MUXb-Signal auf L (nach dem Ablaufen des Zeitintervalls entsprechend der Verzögerung der Verzögerungsschaltung 110), wodurch der Leseverstärker von der "b"-Seite am Ende des Übergangs in den nicht-ausgewählten Zustand für das "b"-seitige Speicherarraysegment isoliert wird.
  • Bei der in 6 gezeigten Ausführungsform wird die Zeitverzögerung innerhalb des Multiplexerschaltkreises selbst erzeugt. Es kann bei gewissen Designs wünschenswert sein, ein Verzögerungssteuersignal zu verwenden, das von einer anderen Schaltung auf der integrierten Halbleiterschaltung an den Multiplexersteuerkreis geliefert wird. Beispielsweise und nicht als Beschränkung kann das Verzögerungssignal ein so genanntes globales Signal sein, das für eine Schaltung auf dem Chip zu einigen oder allen der Multiplexersteuerkreise rundgesendet wird.
  • 8 zeigt ein Schaltungsdiagramm eines Multiplexerschaltkreises 100(t)' (und 100(b)'), das auf ein derartiges globales Verzögerungssignal gemäß einer anderen Ausführungsform der Erfindung reagiert. Somit wird bei dem ersten Abschalt-Schaltungspfad 150, anstatt eine programmierbare Verzögerungsschaltung zu haben, die Kreuzkopplung eines Zwischenspeicherungssignals zwischen den Multiplexerschaltkreisen auf der "t"-Seite und "b"-Seite verwendet, um den Eingang D1 zu dem NAND-Gatter 130 selbst dann in dem ausgewählten Zustand zu halten, nachdem das Auswahlsignal (blksel_n, blkselI_n) in den nicht-ausgewählten Zustand zurückgekehrt ist. Das Anlegen des Zwischenspeicherungssignals wird von einem globalen Verzögerungssignal blklatch gesteuert. Wenn blklatch angelegt wird, bewirkt dies somit, dass das Signal an dem Ausgang latch_out des Multiplexersteuerkreises auf H geht. Außerdem wird, wie in 5 gezeigt, das Signal an latch_out eines der Multiplexersteuerkreise in dem komplementären Paar ("t"-Seite und "b"-Seite) von Multiplexerschaltungen an den Eingang latch_in des anderen Multiplexersteuerkreises in dem komplementären Paar angelegt. Ansonsten ist die in 8 gezeigte Schaltung die gleiche wie die in 6 gezeigte Schaltung. Wenn das globale Verzögerungssignal blklatch auf H geht, bewirkt es, dass das Zwischenspeicherungssignal am Eingang latch_in beider Multiplexerschaltkreise in dem komplementären Paar den entsprechenden Zustand des Eingangs D1 zum NAND-Gatter 130 erzwingt, nachdem der Prozess der Arrayauswahl gestartet hat, und D1 bleibt auf D1 für eine Zeitperiode, die ausreicht, um das verzögerte Abschaltungen des Multiplexers auf der Seite des Leseverstärkers zu erzielen, die isoliert werden soll, nachdem sie sich in einem ausgewählten Zustand befindet.
  • Das globale Verzögerungssteuersignal blklatch kann in einem anderen Teil des Halbleiterspeicherbauelements erzeugt werden (außerhalb und möglicherweise entfernt von den Multiplexersteuerkreisen), wo sich eine Steuerlogik befindet zur Verteilung zu mehreren Abschnitten des Speicherbauelements. Das globale Verzögerungssteuersignal bleibt für eine Zeitperiode auf H (nach einem ausgewählten Zustand eines Speicherarraysegments), die justiert werden kann, um ein ausreichendes Ausgleichen der Leseknoten des Leseverstärkers sicherzustellen.
  • Unter Bezugnahme auf 9 wird die Funktionsweise der alternativen Ausführungsform des Multiplexersteuerkreises beschrieben. Die Funktionsweise der in 8 gezeigten Schaltung ist ähnlich der in 6, außer dass das Signal global_delay die Verzögerungsperiode bestimmt, nach der die Isolation eintritt. Das Signal global_delay geht zu Beginn eines Zugangszyklus auf H. Somit geht es, wie in 9 gezeigt, auf H, wenn MUXb auf H für einen Lesezyklus auf der "b"-Seite geht, während MUXt unmittelbar auf L geht, um auf der "t"-Seite zu isolieren. Somit wird für den Übergang des MUXt-Signals zur Isolation in diesem Fall der zweite Abschalt-Schaltungspfad verwendet, und der Status des Signals global_delay hat keine Auswirkung auf das Steuersignal zu dem Multiplexer 24 auf der "t"-Seite des Leseverstärkers. Wenn der Zugriff zur "b"-Seite beendet ist, geht MUXt auf H, um die "t"-Seite des Leseverstärkers vorzuladen, und das Signal global_delay in dem ersten Abschalt-Schaltungspfad hält MUXb für eine Zeitperiode auf H. Wenn das Signal global_delay schließlich nach einer Zeitperiode auf L geht, die ausreicht, um die Leseverstärkerknoten auszugleichen, bewirkt dies, dass das Signal MUXb auf L geht, wodurch der Multiplexer auf der "b"-Seite in den Aus-Zustand schaltet, um dadurch den Leseverstärker von der "b"-Seite zu isolieren.
  • Es versteht sich, dass die Ausdrücke "ein" und "aus" zwar in der vorausgegangenen Beschreibung bezüglich der Multiplexerschaltungen verwendet werden, dass es sich aber allgemeiner bei den Multiplexerschaltungen um einen beliebigen Schaltkreis handeln kann, der zwischen mindestens einem ersten und zweiten Zustand schalten kann. Der erste Zustand kann der Zu stand sein, in dem der Schaltkreis den Leseverstärker mit dem Speicherarraysegment auf der Seite des Leseverstärkers verbindet, und der zweite Zustand kann der Zustand sein, in dem der Schaltkreis den Leseverstärker von dem Speicherarraysegment auf jener Seite des Leseverstärkers trennt. Natürlich könnten die Zustände vertauscht sein.
  • Zudem kann die Verzögerung beim Isolieren des Leseverstärkers von einem Speicherarraysegment mit einer Bitleitungsleckstromanomalie in dem Steuerkreis auf dem Speicherchip eingebaut sein, wenn dort, wo sich diese Schaltung befindet, ausreichend Fläche vorliegt, um den zusätzlichen Inverter usw. wie in 6 gezeigt aufzunehmen. Alternativ kann die Verzögerung von einem Signal kommen, das von einem anderen Teil des Speicherchips wie in 8 gezeigt ausgesendet wird (globales Verzögerungssignal). Diese letzte Anordnung kann nützlich sein, wenn zum lokalen Erzeugen der Verzögerung nicht ausreichend Fläche existiert, oder wenn es anderweitig wünschenswert ist, die Verzögerung unter der Steuerung eines globalen Verzögerungssteuersignals einzuführen.
  • 10 veranschaulicht, wie die Multiplexersteuerlogik 90 in einem segmentierten DRAM-Array mit mehreren Bänken, KBank0, KBank1 usw. gemäß einer Ausführungsform verwendet werden kann. Jede Bank besteht dabei aus einer Spalte von Speicherarraysegmenten. Beispielsweise besitzt KBank0 Speicherarraysegmente 550 und KBank1 Speicherarraysegmente 650. Jedes Speicherarraysegment umfasst mehrere Wortleitungen (WLs), die unter der Steuerung mindestens einer Haupt-WL (z. B. bMWL0 für KBank0) aktiviert werden, und es gibt Speicherzellen an jeder zweiten Kreuzung von BL mit WL in jedem Speicherarraysegment 550 und 650, wie dies für eine gefaltete Bitleitungsarrayarchitektur typisch ist.
  • Ein DRAM-Array besteht in der Regel aus mehreren Speicherarraybänken, die mehrere Speicherarraysegmente oder Segmente umfasst. Jede Bank umfasst ihren eigenen WL-Aktivierungssteuerlogikblock. Beispielsweise umfasst Banksegment KBANK0 mehrere durch eine WL-Aktivierungssteuerlogik 810(0) gesteuerte Speicherarraysegmente 550 und Banksegment KBANK1 mehrere durch eine WL-Aktivierungssteuerlogik 810(1) gesteuerte Speicherarraysegmente 650 usw.
  • Der Zugang zu jeder Speicherbank wird von einem entsprechenden Zeilendecodierer (RowDec) 660(i) gesteuert. Eine Leseverstärkerbank 700 ist zwischen Speicherbänken positioniert, wobei sich die Arrays 550 und 650 auf der "b"- bzw. "t"-Seite die Leseverstärker 10 teilen. Der Multiplexer 24 verbindet den Leseverstärker 10 mit den Speicherarraysegmenten 650 auf der "t"-Seite und trennt ihn davon, und der Multiplexer 34 verbindet den Leseverstärker 10 mit den Speicherarraysegmenten 550 auf der "b"-Seite und trennt ihn davon. Eine Leseverstärkersteuerlogiksektion 800 befindet sich in der Leseverstärkerbank 700, und die Multiplexersteuerlogik 90 befindet sich in der Leseverstärkersteuerlogiksektion 800, wo sie die oben beschriebenen Steuersignale MUXt und MUXb erzeugt.
  • Die Multiplexersteuerlogik 90 steuert die jeweiligen Multiplexerschaltungen 24 bzw. 34 derart, dass die Isolationssteuersignale nur den nicht-ausgewählten Multiplexerausgangszustand steuern. Das heißt, die Blockauswahlsignale bBLKSEL und bBLKSELi übersteuern automatisch den Isolieren-Steuersignalzustand und bringen den Ausgang des Multiplexers auf den richtigen ausgewählten Zustand ungeachtet seines Ausgangszustands. Bei einer Ausführungsform können die Signale bBLKSEL und bBLKSELi in einer WL-Aktivierungssteuerlogik sektion 810 entlang einer Peripherie eines Arrays in dem Speicherbauelement erzeugt werden. Die Blockauswahlsignale hängen davon ab, auf welche Speicherbank auf der Basis ankommender Adressinformationen zugegriffen werden soll. Bei einer Ausführungsform ist dies, wo sich die Logik befindet, die die Signale erzeugt, die eine WL ein- und abschalten, und um die Leseverstärker zu steuern, die sich in einer Spalte entlang des Randes von Arraysegmenten befinden.
  • Die Information, um zu verfolgen, welche Speicherarraysegmente eine BL-Leckstromanomalie aufweisen, ist in Herstellungsprogrammen und Datenbanken enthalten. Eine BL-Leckstromanomalie ist ein arraybezogener Leckstrom, der auf niederohmige Pfaddefekte (z. B. Kurzschlüsse), übermäßigen Übergangsleckstrom oder andere Ursachen zurückzuführen sein kann. Das Speicherbauelement wird von einem Testgerät abgefragt, und die Testergebnisse werden in Computersystemdateien gespeichert und offline durch verschiedene Analyseprogramme verarbeitet. Diese Programme erzeugen eine Datenbankdatei, auf die zugegriffen wird, wenn ein Wafer an einer Fuse-Programmieranlage ankommt. Die Datenbankdatei sagt der Fuse-Programmieranlage, auf welchen Speicherbauelementen und welchen Arraysegmenten (Arraysegmenten) auf dem Speicherbauelement das Isolationsmerkmal aktiviert werden soll.
  • Ein Bankauswahlsignal BNKSEL und Zeilenadressen werden dem WL-Aktivierungssteuerlogikblock 810(i) jeder Speicherbank vorgelegt, um verwendet zu werden, wenn aus einer bestimmten Speicherarraybank ausgelesen werden oder in diese geschrieben werden soll. Ein Teil der Speicheradresse bestimmt, welche Speicherbänke ausgewählt sind, und erzeugt ein oder mehrere BLKSEL-Signale zum Aktivieren mindestens einer Bank. Der Rest der Zeilenadresse bestimmt, welche WL innerhalb einer Arraybank aktiviert wird.
  • Jede WL-Aktivierungssteuerlogik 810(i) empfängt ein BNKSEL-Signal und initiiert den Prozess des Einschaltens einer WL innerhalb jedes Speichersegments der Speicherbank und aktiviert dementsprechend die Leseverstärkersteuersignale bei einem Übergang des entsprechenden BLKSEL-Signals in einen aktiven Zustand. Wenn das BLKSEL-Signal zu einer WL-Aktivierungssteuerlogik 810(1) in einem aktiven Zustand übergeht, reagiert die Steuerlogik 90 durch Abschalten des Bitleitungsausgleichs zu den Arraysegmenten der Bank, auf die zugegriffen wird, und durch Abschalten der Multiplexerschaltungen zu dem zugeordneten Arraysegment der benachbarten Bank, auf das nicht zugegriffen wird. Die Multiplexerschaltungen, die mit den Arraysegmenten verbunden sind, auf die zugegriffen wird, werden entweder eingeschaltet oder eingeschaltet gehalten, um die BLs jedes Arraysegments mit dem zugeordneten Leseverstärkern der gemeinsam genutzten Leseverstärkerspalte zu verbinden.
  • Gleichzeitig reagiert die Leseverstärkersteuerlogik auf das BLKSEL-Signal, die WL-Aktivierungssteuerlogik 810(i) decodiert den Rest der Zeilenadresse, um eine Hauptwortleitung (bMWL) und bWLRST-Signale auszuwählen und zu aktivieren. Die Aktivierung der Signale bMWL und bWLRST aktiviert wiederum eine lokale WL für jedes Speicherarraysegment innerhalb der Speicherbank.
  • Es kann jeweils innerhalb jedes Arraysegments nur eine lokale WL aktiviert werden. Wenn dies eintritt, wird die der WL zugeordneten Arrayzelle mit einer BL des Arraysegments verbunden, und ihre Ladung wird zwischen der Kapazität der BL und des Arrayzellenkondensators geteilt, wodurch eine Änderung beim Potenzial der angeschlossenen BL verursacht wird. Wegen der Anordnung von BL- und WL-Verbindungen in einer gefalteten BL-Architektur wird nur jede zweite BL durch eine aktivierte WL zu einer gegebenen Zeit mit einer Arrayzelle verbunden. Dadurch kann jede zweite BL als eine Spannungsreferenz für den Leseverstärker dienen.
  • Nachdem eine ausreichende Zeit gestattet ist zur Teilung der Zellladung mit der BL-Kapazität, erzeugt die Steuerlogik 90 ein Signal bNSET, das alle Leseverstärker 10 in der Leseverstärkerbank 700 einschaltet. Jeder Leseverstärker 10 erfasst dann eine kleine Potenzialdifferenz zwischen einem Referenz- und aktiven BL-Paar und verstärkt die kleine Differenz in einem binären Zustand. Der Prozess der Verstärkung schreibt auch das ursprünglich gespeicherte Potenzial zurück in die Arrayzelle, nachdem es durch die Ladungsteilung abgeändert worden ist.
  • Wenn der Zugang zu der Speicherzelle beendet ist, werden die Speicherbank und alle Arraysegmente innerhalb der Bank mit dem Nicht-Anlegen des Signals BNKSEL in einen nicht-ausgewählten Zustand zurückgeführt. Dies bewirkt das Abschalten oder Rücksetzen aller Speicherarraysegmente und der Leseverstärkersteuersignale in einer korrekten Reihenfolge. Zuerst werden die Signale bMWL und bMWLRST zurückgesetzt, was die WL abschaltet und die Speicherzelle von der BL trennt. Als nächstes wird das Leseverstärkersignal bNSET zurückgesetzt, wodurch die Leseverstärker abgeschaltet werden. Schließlich wird das BL-Ausgleichen-Signal zu den Speicherarraysegmenten, auf die zuvor zugegriffen wird, wieder eingeschaltet, um die BLs zurückzusetzen und wiederherzustellen, während die Multiplexerbauelemente eingeschaltet werden, um die isolierten BLs wieder mit dem Leseverstärker zu verbinden. Dies gestattet auch, dass die BL-Rücksetz- und Ausgleichsoperation die gleiche Funktion an dem Leseknoten des Leseverstärkers ausführt. Nachdem dies alles abgeschlossen worden ist, befinden sich die Speicherbank und zugeordneten Arraysegmente wieder in einem nicht-ausgewählten Ruhezustand und sind für einen weiteren Speicherzugriff bereit.
  • Das System und die Verfahren, die hierin beschrieben sind, können in anderen spezifischen Formen verkörpert werden, ohne von dem Gedanken oder den wesentlichen Eigenschaften davon abzuweichen. Die vorausgegangenen Ausführungsformen sollen deshalb in jeder Hinsicht als veranschaulichend angesehen werden und sollen nicht einschränkend sein.

Claims (28)

  1. Verfahren zum Verbessern des Ausgleichens von Leseknoten eines Leseverstärkers in einem Halbleiterspeicherbauelement, wenn der Leseverstärker von einem Speicherarraysegment mit einer Bitleitungsleckstromanomalie isoliert wird, umfassend Verzögern der Isolation des Leseverstärkers von einem Speicherarraysegment beim Übergang von einem ausgewählten Zustand des Speicherarraysegments zu einem nicht-ausgewählten Zustand des Speicherarraysegments, um Zeit zu lassen für ein Ausgleichen der Leseknoten des Leseverstärkers vor dem Trennen des Leseverstärkers von dem Speicherarraysegment.
  2. Verfahren nach Anspruch 1, wobei das Verzögern ein Verzögern für eine Zeitperiode umfasst, die einstellbar ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Verzögern ein Verzögern für eine Zeitperiode umfasst, die lang genug ist, um ein vollständiges Ausgleichen der Leseknoten zu erzielen.
  4. Verfahren nach Anspruch 1 oder 3, wobei das Verzögern ein Verzögern für die Zeitperiode umfasst, die kurz genug ist, um einen Leckstrom von dem Speicherarraysegment effektiv zu eliminieren.
  5. Verfahren nach Anspruch 1 oder 4 und weiterhin umfassend ein Steuern eines zwischen den Leseverstärker und das Speicherarraysegment geschalteten Schaltkreises von einem ersten Zustand in einen zweiten Zustand, um den Leseverstärker von dem Speicherarraysegment zu isolieren, und wobei das Verzögern ein Verzögern des Steuerns für eine Zeitperiode umfasst.
  6. Verfahren nach Anspruch 5, wobei das Steuern ein Steuern des Schaltkreises durch einen ersten Schaltungspfad oder einen zweiten Schaltungspfad umfasst, wobei das Steuern durch den ersten Schaltungspfad beim Übergang von einem nicht-ausgewählten Zustand in einen ausgewählten Zustand des Speicherarraysegments erfolgt, um den Schaltkreis schnell von dem ersten Zustand in den zweiten Zustand zu wechseln, und wobei das Steuern durch den zweiten Schaltungspfad erfolgt, der beim Ändern des Schaltkreises von dem ersten Zustand in den zweiten Zustand beim Übergang von dem ausgewählten Zustand zu dem nicht-ausgewählten Zustand des Speicherarraysegments eine Verzögerung einführt.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei das Verzögern ein Verzögern eines von einem Steuerkreis erzeugten Steuersignals, das einem zwischen den Leseverstärker und das Speicherarraysegment geschalteten Schaltkreis zugeführt wird, um einen Zustand des Schaltkreises zu ändern, um den Leseverstärker von dem Speicherarraysegment zu isolieren, umfasst.
  8. Verfahren nach Anspruch 7, wobei das Verzögern ein Einführen einer Verzögerungsgröße in das Steuersignal mit einer Verzögerungsschaltung, während das Steuersignal in dem Steuerkreis erzeugt wird, umfasst.
  9. Verfahren nach Anspruch 7 oder 8, wobei das Verzögern ein Empfangen eines Verzögerungssteuersignals von einer Schaltung außerhalb des Schaltkreises umfasst, wobei der Steuerkreis das Steuersignal mit einer Verzögerungsgröße auf der Basis von Informationen in dem Verzögerungssteuersignal erzeugt.
  10. Schaltungsanordnung für einen Leseverstärker in einem Halbleiterbauelement, umfassend: einen zwischen den Leseverstärker und ein Speicherarraysegment geschalteten Schaltkreis, wobei der Schaltkreis den Leseverstärker mit dem Speicherarraysegment verbindet und ihn davon trennt; und einen Steuerkreis, der den Schaltkreis steuert, ein Trennen des Leseverstärkers von dem Speicherarraysegment beim Übergang von einem ausgewählten Zustand des Speicherarraysegments in einen nicht-ausgewählten Zustand des Speicherarraysegments beim Isolieren des Leseverstärkers von dem Speicherarraysegment in seinem nicht-ausgewählten Zustand aufgrund einer Bitleitungsleckstromanomalie in dem Speicherarraysegment zu verzögern.
  11. Schaltungsanordnung nach Anspruch 10, wobei der Steuerkreis den Schaltkreis steuert, das Trennen des Leseverstärkers von dem Speicherarraysegment für eine Zeitperiode zu verzögern, die justiert werden kann.
  12. Schaltungsanordnung nach Anspruch 10 oder 11, wobei der Steuerkreis den Schaltkreis steuert, das Trennen des Leseverstärkers für eine Zeitperiode zu verzögern, die lange genug ist, um ein vollständiges Ausgleichen von Leseknoten des Leseverstärkers zu erzielen.
  13. Schaltungsanordnung nach Anspruch 12, wobei der Steuerkreis den Schaltkreis steuert, das Trennen des Leseverstärkers für die Zeitperiode zu verzögern, die kurz genug ist, um einen Leckstrom von dem Speicherarraysegment effektiv zu eliminieren.
  14. Schaltungsanordnung nach einem der Ansprüche 10 bis 13, wobei der Steuerkreis den Schaltkreis steuert, von einem ersten Zustand in einen zweiten Zustand zu wechseln, um den Le severstärker von dem Speicherarraysegment zu trennen und zu isolieren.
  15. Schaltungsanordnung nach Anspruch 14, wobei der Steuerkreis einen ersten Schaltungspfad und einen zweiten Schaltungspfad umfasst, von denen einer den Schaltkreis steuert, um von dem ersten Zustand in den zweiten Zustand zu wechseln, wobei der erste Schaltungspfad den Schaltkreis schnell in den zweiten Zustand ändert beim Übergang von dem nicht-ausgewählten Zustand in den ausgewählten Zustand des Speicherarraysegments und wobei der zweite Schaltungspfad das Andern des Schaltkreises in den zweiten Zustand beim Übergang von dem ausgewählten Zustand in den nicht-ausgewählten Zustand des Speicherarraysegments verzögert.
  16. Schaltungsanordnung nach Anspruch 15, wobei der zweite Schaltungspfad des Steuerkreises ein oder mehrere Schaltungselemente umfasst, die ausgewählt werden können, um in ein von dem Steuerkreis ausgegebenes Steuersignal eine Verzögerung einzuführen, das bewirkt, dass der Schaltkreis von dem ersten Zustand in den zweiten Zustand wechselt.
  17. Schaltungsanordnung nach Anspruch 15, wobei der zweite Schaltungspfad des Steuerkreises einen Eingang für ein Verzögerungssteuersignal umfasst, das zeitlich gesteuert ist, in ein von dem Steuerkreis ausgegebenes Steuersignal eine Verzögerung einzuführen, die bewirkt, dass der Schaltkreis von dem ersten Zustand in den zweiten Zustand wechselt.
  18. Schaltungsanordnung nach Anspruch 17, wobei der zweite Schaltungspfad als Eingang das von einer Schaltung, die außerhalb des Steuerkreises angeordnet ist, erzeugte Verzögerungssteuersignal empfängt.
  19. Halbleiterspeicherbauelement, das einen Leseverstärker verwendet zum Erfassen einer Ladung in einem Speicherarraysegment, umfassend: Schaltmittel zum Verbinden und Trennen des Leseverstärkers mit und von dem Speicherarraysegment; und Steuermittel zum Steuern des Schaltmittels zum Verzögern eines Trennens des Leseverstärkers von dem Speicherarraysegment beim Übergang von einem ausgewählten Zustand des Speicherarraysegments in einen nicht-ausgewählten Zustand des Speicherarraysegments beim Isolieren des Leseverstärkers von dem Speicherarraysegment in seinem nicht-ausgewählten Zustand aufgrund einer Bitleitungsleckstromanomalie in dem Speicherarraysegment.
  20. Halbleiterspeicherbauelement nach Anspruch 19, wobei das Steuermittel das Schaltmittel steuert zum Schalten von einem ersten Zustand in einen zweiten Zustand, um den Leseverstärker von dem Speicherarraysegment zu trennen und zu isolieren.
  21. Halbleiterspeicherbauelement nach Anspruch 20, wobei das Steuermittel einen ersten Schaltungspfad und einen zweiten Schaltungspfad umfasst, von denen einer den Schaltkreis steuert, um von dem ersten Zustand in den zweiten Zustand zu wechseln, wobei der erste Schaltungspfad den Schaltkreis schnell in den zweiten Zustand ändert beim Übergang von dem nicht-ausgewählten Zustand in den ausgewählten Zustand des Speicherarraysegments und wobei der zweite Schaltungspfad das Ändern des Schaltkreises in den zweiten Zustand beim Übergang von dem ausgewählten Zustand in den nicht-ausgewählten Zustand des Speicherarraysegments verzögert.
  22. Halbleiterspeicherbauelement nach Anspruch 19 oder 20, wobei das Steuermittel gesteuert werden kann, die in das Steuersignal eingeführte Verzögerungsgröße einzustellen.
  23. Halbleiterspeicherbauelement nach einem der Ansprüche 19 bis 22, wobei das Steuermittel die Verzögerungsgröße steuert, so dass sie lang genug ist, um ein vollständiges Ausgleichen vom Leseknoten des Leseverstärkers zu erzielen, aber kurz genug, um einen Leckstrom effektiv von dem Speicherarraysegment zu eliminieren.
  24. Leseverstärkerschaltungsanordnung in einem Halbleiterspeicherbauelement, umfassend: a. einen Leseverstärker mit Leseknoten; b. ein erstes Speicherarraysegment und ein zweites Speicherarraysegment; c. einen ersten zwischen den Leseverstärker und das erste Speicherarraysegment geschalteten Schaltkreis, wobei als Reaktion auf ein erstes Steuersignal der erste Schaltkreis die Leseknoten des Leseverstärkers mit dem ersten Speicherarraysegment verbindet oder die Leseknoten des Leseverstärkers davon trennt; d. einen zweiten zwischen den Leseverstärker und das zweite Speicherarraysegment geschalteten Schaltkreis, wobei als Reaktion auf ein zweites Steuersignal der zweite Schaltkreis die Leseknoten des Leseverstärkers mit dem zweiten Speicherarraysegment verbindet oder die Leseknoten des Leseverstärkers davon trennt; e. einen Steuerblock, der das erste und zweite Steuersignal so erzeugt, dass der erste Schaltkreis eine Trennung des Leseverstärkers von dem ersten Speicherarraysegment beim Übergang von einem ausgewählten Zustand des ersten Speicherarraysegments zu einem nicht-ausgewählten Zustand des ersten Spei cherarraysegments beim Isolieren des Leseverstärkers von dem ersten Speicherarraysegment in seinem nicht-ausgewählten Zustand aufgrund einer Bitleitungsleckstromanomalie in dem ersten Speicherarraysegment verzögert, und so dass der zweite Schaltkreis eine Trennung des Leseverstärkers von dem zweiten Speicherarraysegment beim Übergang von einem ausgewählten Zustand des zweiten Speicherarraysegments zu einem nicht-ausgewählten Zustand des zweiten Speicherarraysegments beim Isolieren des Leseverstärkers von dem zweiten Speicherarraysegment in seinem nicht-ausgewählten Zustand aufgrund einer Bitleitungsleckstromanomalie in dem zweiten Speicherarraysegment verzögert.
  25. Leseverstärkerschaltungsanordnung nach Anspruch 24, wobei der Steuerblock das erste und zweite Steuersignal erzeugt zum Verzögern eines Trennens des Leseverstärkers von dem entsprechenden ersten und zweiten Speicherarraysegment für eine Zeitperiode, die eingestellt werden kann.
  26. Leseverstärkerschaltungsanordnung nach Anspruch 24, wobei der Steuerblock einen ersten und zweiten Steuerkreis umfasst, wobei der erste Steuerkreis das erste Steuersignal für den ersten Schaltkreis erzeugt und der zweite Steuerkreis das zweite Steuersignal für den zweiten Schaltkreis erzeugt.
  27. Leseverstärkerschaltungsanordnung nach Anspruch 26, wobei der erste und zweite Steuerkreis strukturell identisch sind und wobei der erste Steuerkreis mindestens ein Ausgangssignal erzeugt, das als eine Eingabe an den zweiten Steuerkreis gekoppelt wird, und der zweite Steuerkreis mindestens ein Ausgangssignal erzeugt, das als eine Eingabe an den ersten Steuerkreis gekoppelt wird.
  28. Leseverstärkerschaltungsanordnung nach einem der Ansprüche 24 bis 27, wobei der Steuerblock den ersten und zweiten Schaltkreis so steuert, dass das Trennen des Leseverstärkers von dem ersten bzw. zweiten Speicherarraysegment für eine Zeitperiode verzögert wird, die lang genug ist, um ein vollständiges Ausgleichen von Leseknoten des Leseverstärkers zu erzielen, und kurz genug, um einen Leckstrom effektiv von dem ersten Speicherarraysegment bzw. dem zweiten Speicherarraysegment zu eliminieren.
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