DE10329378B3

DE10329378B3 - Halbleiterspeicher

Info

Publication number: DE10329378B3
Application number: DE2003129378
Authority: DE
Inventors: Martin Dr. Brox; Helmut Schneider
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2003-06-30
Filing date: 2003-06-30
Publication date: 2005-02-10
Anticipated expiration: 2023-07-01

Abstract

Die Erfindung betrifft einen Halbleiterspeicher und insbesondere DRAMs mit einer Speicheruntereinheit, die aus einer Speicherzelle, in der ein Datenwert gespeichert ist und die mit einer Bitleitung verbindbar ist, der eine komplementäre Bitleitung zugeordnet ist, und einer der Speicherzelle zugeordneten Precharge/Equalize-Schaltung besteht, die dazu dient, vor dem Auslesen der Speicherzelle die Bitleitung und die komplementäre Bitleitung im Bereich der Speicherzelle auf denselben Spannungspegel aufzuladen und die während des Auslesens der Speicherzelle abgeschaltet ist. Der Halbleiterspeicher umfaßt darüber hinaus eine mit der Precharge/Equalize-Schaltung verbundene Steuerschaltung zum Ein- und Ausschalten der Precharge/Equalize-Schaltung. Die Steuerschaltung zum Ein- und Ausschalten der Precharge/Equalize-Schaltung ist so ausgebildet, daß sie zum Einschalten der Precharge/Equalize-Schaltung und Vorladen der Bitleitungen im normalen Speicherzellenauffrischmodus an die Precharge/Equalize-Schaltung ein Steuersignal mit einem ersten Spannungspegel anlegt und zum Einschalten der Precharge/Equalize-Schaltung und Vorladen der Bitleitungen im normalen Speicherzellenzugriffsmodus an die Precharge/Equalize-Schaltung ein Steuersignal mit einem zweiten Spannungspegel anlegt, der sich von dem ersten Spannungspegel unterscheidet und so gewählt ist, daß die Zeitspanne zwischen der Abgabe des Steuersignals und dem Abschluß des Vorladens der Bitleitungen beim ...

Description

Die Erfindung betrifft einen Halbleiterspeicher und insbesondere einen DRAM (Dynamic Random Access Memory). In DRAMs sind die Speicherzellen, die im wesentlichen aus Kondensatoren bestehen, an Bitleitungen angeschlossen, um einen aus einer Speicherzelle auszulesenden Datenwert oder einen in eine Speicherzelle einzulesenden Datenwert zu übertragen. Beim Auslesen einer Speicherzelle wird durch Aktivierung einer Wortleitung ein mit dem Kondensator einer Speicherzelle verbundener Zugriffstransistor durchgeschaltet und es wird der in dem Kondensator gespeicherte Ladungszustand an die Bitleitung angelegt. Danach wird das vom Kondensator kommende schwache Signal durch einen Leseverstärker verstärkt. Der Leseverstärker weist komplementäre Signaleingänge auf. Die mit diesen Signaleingängen verbundenen Bitleitungen werden als Bitleitung und komplementäre Bitleitung bezeichnet. In heutigen DRAMs werden die Leseverstärker in der Regel geteilt verwendet, um Chipfläche zu sparen. Dabei wird ein Leseverstärker sowohl beim Auslesen einer links als auch einer rechts entlang einer Bitleitung neben dem Leseverstärker angeordneten Speicherzelle verwendet. Vor dem Auslesen der Speicherzellen werden die entsprechenden Bitleitungsabschnitte, d.h. die entsprechenden Abschnitte der nichtkomplementären Bitleitung und der komplementären Bitleitung, durch sogenannte Precharge/Equalize-Schaltungen, die mit den Bitleitungen verbunden sind, auf ein gleiches Potential vorgeladen, das der Hälfte der Spannung einer Bitleitung im H-Zustand entspricht (= VBLH/2). Dadurch wird sichergestellt, daß vor dem Auslesen keine Unterschiede zwischen dem Potential eines Abschnitts der Bitleitung und des ihm zugeordneten Abschnitts der komplementären Bitleitung auftreten, die die geringe von dem Kondensator einer Speicherzelle beim Auslesen auf die Bitleitung übertragene Ladungsmenge überlagern oder verfälschen könnten. Unmittelbar vor dem Auslesen der Speicherzellen werden dann die Precharge/Equalize-Schaltungen, die mit den Bitleitungsabschnitten, die mit der auszulesenden Speicherzelle und dem Leseverstärker verbindbar sind abgeschaltet.

Bekannte DRAMs umfassen darüber hinaus Isolationstransistoren, die dazu dienen, den Leseverstärker beim Auslesen der Zellen von der Seite abzukoppeln, die nicht ausgelesen werden soll. An die Gateanschlüsse der Isolationstransistoren, die in der Regel aus zwei NMOS-FETs bestehen, deren Source-Drain-Strecken die entsprechenden Bitleitungsabschnitte unterbrechen können, werden bei bekannten DRAMs außerhalb der Lese- und Schreibzyklen Vorspannungen angelegt, die der intern auf dem DRAM-Chip erzeugten Spannung (VINT) entsprechen. Unmittelbar vor dem Auslesen einer Speicherzelle wird dann die eine Seite des Leseverstärkers, die mit der nichtauszulesenden Speicherzelle verbindbar wäre, von den Bitleitungen abgekoppelt, indem die an die Gateanschlüsse der auf dieser Seite des Leseverstärkers liegenden Isolationstransistoren auf Massepotential gelegt werden. Gleichzeitig wird dann die andere Seite des Leseverstärkers verbessert angekoppelt, indem die Gatespannung, die an die Gateanschlüsse der auf der anderen Seite des Leseverstärkers liegenden Isolationstransistoren von ihrem Ausgangswert VINT leicht erhöht wird auf einen Spannungswert VPP. Das eigentliche Auslesen der Speicherzelle wird kurz darauf dadurch eingeleitet, wenn entsprechende Wortleitungssignale die mit den Speicherkondensatoren verbundenen Zugriffstransistoren durchschalten. Darauf werden an den Leseverstärker entsprechende Aktivierungsspannungen angelegt, woraufhin dieser die von den Speicherkondensatoren auf die beiden Bitleitungsabschnitte übertragenen Potentialdifferenzen verstärkt.

Bei bisherigen DRAMs entsprach die an die Gateanschlüsse der MOS-FETs der Precharge/Equalize-Schaltung angelegte Spannung (VEQL), die zum Aktivieren der Precharge/Equalize-Schaltungen und zum Vorladen der entsprechenden Bitleitungsabschnitte vor dem eigentlichen Auslesen und/oder Beschreiben einer Speicherzelle führte, der an die Isolationstransistoren vor dem Auslesen/Beschreiben einer Speicherzelle angelegten internen Chipsspannung VINT. Dieses war eine effiziente und einfache Lösung, da VINT praktisch überall auf dem Chip zur Verfügung steht und nicht aufwendig über eine Ladungspumpschaltung erzeugt werden muß. Diese einfache Lösung weist jedoch bei zukünftigen Zellenfeld-Architekturen von DRAMs, die mit verminderten Betriebsspannungen auskommen müssen, um einen geringeren Stromverbrauch des Speicherchips zu realisieren, eine Reihe von Problemen auf. So würde bei der verminderten Betriebsspannung (VINT) die Zeit zum vollständigen Vorladen der Bitleitungen zu lang werden und könnte dadurch vorgegebene Bausteinspezifikationen verletzen. Diesem könnte nur dadurch entgegengewirkt werden, daß für die Ansteuerung der Precharge/Equalize-Schaltungen eine gepumpte Spannung, die z.B. durch eine Ladungspumpschaltung aus der internen Chipspannung (VINT) erzeugt werden würde, verwendet wird. Da die gesamte Kapazität der entlang der Bitleitungen angeordneten Leitung (EQL-Leitung) zum Ansteuern der zahlreichen Precharge/Equalize-Schaltungen sehr groß ist, würde die erhöhte Spannung (VEQL) zu einem deutlich erhöhten Stromverbrauch des DRAMs während des Auslesevorgangs im Vergleich zu einem DRAM führen, der ohne gepumpte Spannung VEQL auskommt. Ein hoher Stromverbrauch ergibt sich insbesondere auch dadurch, daß beim DRAM die Speicherzelleninhalte regelmäßig aufgefrischt werden müssen, so daß sich auch bei nichtaktivem Gerät ein erhöhter Stromverbrauch ergibt. Das wirkt der ursprünglich durch die Reduzierung der Betriebsspannung des Chips zu erreichenden Verminderung des Stromverbrauchs entgegen und wirkt sich insbesondere bei batteriebetriebenen Geräten wie PDAs oder Mobilfunktelephonen, in die der DRAM eingebaut ist, negativ aus. Um eine möglichst lange Batterielebensdauer zu erreichen, muß bei derartigen Geräten der Stromverbrauch so weit wie möglich reduziert werden.

In der US 6 233 188 B1 ist ein Halbleiterspeicher beschrieben, bei dem das Steuersignal für eine Precharge/Equalize-Schaltung vor jedem Speicherzugriff zunächst auf die positive Betriebsspannung, und dann auf einen höheren Betriebsspannungspegel gebracht wird. Aus der US 6 418 073 B1 ist ein Halbleiterspeicher bekannt, dessen Steuersignal unter Verwendung einer ständig erhöhten Booster-Spannung erzeugt werden kann.

Die Aufgabe der Erfindung besteht darin, einen verbesserten Halbleiterspeicher und insbesondere einen verbesserten DRAM zu schaffen, der im Vergleich zu bisherigen Halbleiterspeichern mit geringer Betriebsspannung und darüber hinaus mit einem verminderten Stromverbrauch auskommt.

Diese Aufgabe wird durch Halbleiterspeicher mit einer Speicheruntereinheit gelöst, die aus einer Speicherzelle, in der ein Datenwert gespeichert ist und die mit einer Bitleitung verbindbar ist, der eine komplementäre Bitleitung zugeordnet ist, und einer der Speicherzelle zugeordneten Precharge/Equalize-Schaltung besteht, die dazu dient, vor dem Auslesen der Speicherzelle die Bitleitung und die komplementäre Bitleitung im Bereich der Speicherzelle auf denselben Spannungspegel aufzuladen und die während des Auslesens der Speicherzelle abgeschaltet ist, wobei der Halbleiterspeicher darüber hinaus eine mit der Precharge/Equalize-Schaltung verbundene Steuerschaltung zum Ein- und Ausschalten der Precharge/Equalize-Schaltung umfaßt und dadurch gekennzeichnet ist, daß die Steuerschaltung zum Ein- und Ausschalten der Precharge/Equalize-Schaltung so ausgebildet ist, daß sie zum Einschalten der Precharge/Equalize-Schaltung und Vorladen der Bitleitungen im normalen Speicherzellenauffrischmodus an die Precharge/Equalize-Schaltung ein Steuersignal mit einem ersten Spannungspegel anlegt und zum Einschalten der Precharge/Equalize-Schaltung und Vorladen der Bitleitungen im normalen Speicherzellenzugriffsmodus an die Precharge/Equalize-Schaltung ein Steuersignal mit einem zweiten Spannungspegel anlegt, der sich von dem ersten Spannungspegel unterscheidet und so gewählt ist, daß die Zeitspanne zwischen der Abgabe des Steuersignals und dem Abschluß des Vorladens der Bitleitungen beim Speicherzellenauffrischmodus größer ist als beim normalen Speicherzellenzugriffsmodus.

Vorteilhafte Ausführungsformen der Erfindung sind in den Unteransprüchen angegeben.

Nachfolgend wird die Erfindung anhand des in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert. Es zeigen
1 einen für die Erfindung relevanten Ausschnitt aus einem DRAM;
2 ein Signaldiagramm verschiedener Signale, die beim Auslesen einer Speicherzelle des in der 1 dargestellten DRAMs relevant sind;
3 wesentliche Bestandteile einer bei einer Ausführungsform der Erfindung verwendeten Steuerschaltung zum Ansteuern der Precharge/Equalize-Schaltungen eines DRAMs;
4 ein Signaldiagramm mit verschiedenen Signalen, die bei der in der 3 dargestellten Steuerschaltung auftreten;
5 einen Ausschnitt aus dem Layout eines DRAM-Chips, in dem die Anordnung verschiedener Teile einer Ausführungsform des erfindungsgemäßen Speichers auf einer Chipfläche dargestellt ist.
In dem in der 1 dargestellten Ausschnitt aus einem DRAM ist ein Leseverstärker 1 dargestellt, der aus zwei NMOS-FETs 2 und 3 und zwei PMOS-FETs 3 und 4 besteht, die in der Art eines Flip-Flops geschaltet sind. Das eine Ende der Source-Drain-Strecke des ersten NMOS-FET 2 ist dabei mit der Bitleitung 6 verbunden, während sein Gateanschluß mit der komplementären Bitleitung und das andere Ende der Source-Drain-Strecke mit einem Ende der Source-Drain-Strecke des zweiten NMOS-FETs 3 verbunden ist, dessen Source-Drain-Strecke an ihrem anderen Ende mit der komplementären Bitleitung 7 verbunden ist. Der Gateanschluß des zweiten NMOS-FETs 3 ist mit der Bitleitung 6 verbunden. Das eine Ende der Source-Drain-Strecke des ersten PMOS-FET 4 ist mit der Bitleitung 6 verbunden, während sein Gateanschluß mit der komplementären Bitleitung und das andere Ende der Source-Drain-Strecke mit einem Ende der Source-Drain-Strecke des zweiten PMOS-FETs 5 verbunden ist, dessen Source-Drain-Strecke an ihrem anderen Ende mit der komplementären Bitleitung 7 verbunden ist. Der Gateanschluß des zweiten PMOS-FETs 5 ist mit der Bitleitung 6 verbunden. Beim Aktivieren des Leseverstärkers werden an die Verbindungspunkte der Source-Drain-Strecken der beiden NMOS-FETs 2 und 3 und der beiden PMOS-FETs 4 und 5 die Spannungen SAN bzw. SAP angelegt.
Die in der 1 dargestellte Art einer Leseverstärkerschaltung ist im Stand der Technik bekannt und z.B. in dem Buch „VLSI Memory Chip Design" von Kiyoo Itoh, Springer-Verlag, Berlin, Heidelberg, New York, 2001 auf den Seiten 15-17 beschrieben. Dieser Buchabschnitt wird daher durch diesen Hinweis ausdrücklich in diese Beschreibung miteinbezogen. Auf eine detaillierte Beschreibung der Funktionsweise der in der 1 dargestellten Leseverstärkerschaltung wird daher verzichtet.
Die Leseverstärkerschaltung 1 ist links und rechts jeweils mit einer Isolationsschaltung 8 bzw. 9 verbunden. Die Isolationsschaltungen 8 und 9 bestehen aus jeweils zwei NMOS-FETs 10, 11 bzw. 12, 13, deren Source-Drainstrecken die Bitleitungen 6 und 7 unterbrechen können, um die entsprechende Seite des Leseverstärkers beim Auslesen und/oder Beschreiben der auf der jeweils anderen Seite des Leseverstärkers liegenden Speicherzellen abzukoppeln. Die miteinander verbundenen Gateanschlüsse der NMOS-FETs einer Isolationsschaltung lassen sich über die Steuerspannung ISOL (bei der links vom Leseverstärker angeordneten Isolationsschaltung) bzw. die Steuerspannung ISOR (bei der rechts vom Leseverstärker angeordneten Isolationsschaltung) ansteuern.
Die in der 1 dargestellte Speicheruntereinheit eines DRAMs umfaßt darüber hinaus zwei Precharge/Equalize-Schaltungen 32 und 14, die in der 1 links und rechts neben den Isolationsschaltungen 8 und 9 dargestellt sind. Die Precharge/Equalize-Schaltungen 32 und 14 dienen dazu, die entsprechenden Abschnitte der Bitleitung und der komplementären Bitleitung vor dem Auslesen und/oder Beschreiben einer Speicherzelle auf eine gleiche Spannung aufzuladen, die der Hälfte der Spannung einer Bitleitung im H-Zustand entspricht (VBLH/2).
Jede Precharge/Equalize-Schaltung besteht aus drei NMOS-Transistoren 15, 16, 17 bzw. 18, 19, 20. Dabei ist die Source-Drain-Strecke des einen der drei NMOS-Transistoren 17 bzw. 20 zwischen die Bitleitung und die komplementäre Bitleitung geschaltet. Die Source-Drain-Strecken der beiden anderen NMOS-Transistoren 15, 16 bzw. 18, 19 sind in Reihe geschaltet, wobei die Reihenschaltung ebenfalls zwischen die Bitleitung die komplementäre Bitleitung geschaltet ist. An der Verbindungsstelle der Source-Drain-Strecken dieser beiden NMOS-Transistoren 15, 16 bzw. 18, 19 liegt die Spannung VBLH/2. Die Gateanschlüsse der drei NMOS-FETs 15, 16, 17 bzw. 18, 19, 20 einer Precharge/Equalize-Schaltung sind miteinander und mit einer Steuerspannung EQLL bzw. EQLR verbunden, die von einer (in der 1 nicht dargestellten) Steuerschaltung zum Ein- und Ausschalten der Precharge/Equalize-Schaltung geliefert wird. Die in der 1 dargestellte Precharge/Equalize-Schaltung ist ebenfalls im Stand der Technik bekannt und z.B. in dem oben erwähnten Abschnitt des Buches von Itoh beschrieben.
An die Bitleitungen 6 und 7 sind jeweils eine Vielzahl von Speicherzellen angeschlossen. Die aus einem Speicherkondensator 21 bestehende Speicherzelle ist z.B. über die Source-Drain-Strecke eines Zugriffstransistors 22, der aus einem NMOS-FET besteht und über die Wortleitung 23 angesteuert werden kann, mit der Bitleitung 6 verbindbar. In gleicher Weise sind die aus den Speicherkondensatoren 23, 24 und 25 bestehenden Speicherzellen über entsprechende Zugriffstransistoren 26, 27 bzw. 28 und Wortleitungen 29, 30 und 31 mit den entsprechenden Bitleitungen verbindbar.
Die 2 zeigt die Signalverläufe von in der Schaltung der 1 während eines Lesezyklus vorkommenden Signalen. Dabei werde angenommen, daß der Inhalt der auf der rechten Seite des Leseverstärkers 1 liegenden Speicherzellen ausgelesen werden soll. Ein Lesevorgang wird durch einen entsprechenden Lesebefehl dem DRAM mitgeteilt. Entsprechende Zeilendecoder aktivieren beispielsweise die Wortleitung 31 und die Bitleitung 6, um den Datenwert auszulesen, der in der Speicherzelle 24 gespeichert ist, die an der Kreuzungsstelle der Wortleitung 31 und der Bitleitung 6 angeordnet ist.
Vor dem Beginn des Auslesevorgangs, d.h. vor dem in der 1 dargestellten Zeitpunkt t1, sind die NMOS-FETs 15, 16, 17 und 18, 19, 20 der beiden Precharge/Equalize-Schaltungen 32 bzw. 14 durchgeschaltet. Dabei sind die Steuerspannungen EQLL und EQLR, die durch eine in der 1 nicht dargestellte Steuerschaltung zum Ein- und Ausschalten der Precharge/Equalize-Schaltung angelegt werden, gleich und sollen mit dem Kürzel EQLH bezeichnet werden. Durch die Precharge/Equalize-Schaltungen werden so die entsprechenden Abschnitte der Bitleitung 6 und der komplementären Bitleitung 7 auf die gleichen Spannungspotentiale aufgeladen, die im vorliegenden Fall VBLH/2 entsprechen.
Zum Zeitpunkt t1 wird der Prozeß des Vorladens der rechts vom Leseverstärker angeordneten Bitleitungsabschnitte durch die Precharge/Equalize-Schaltung 14 unterbrochen, um ein Auslesen der rechts vom Leseverstärker angeordneten Speicherzellen 24 und 25 vorzubereiten. Dabei legt die Steuerschaltung zum Ein- und Ausschalten der Precharge/Equalize-Schaltung nun ein Steuersignal EQLR mit einer Spannung von 0 Volt an die Gateanschlüsse der NMOS-FETs der Precharge/Equalize-Schaltung 14, so daß diese sperren, wodurch ein weiteres Aufladen der mit den Source-Drain-Strecken dieser NMOS-FETs verbundenen Abschnitte der Bitleitung 6 und der komplementären Bitleitung 7 verhindert wird. Die Steuerschaltung zum Ein- und Ausschalten der Precharge/Equalize-Schaltung legt weiterhin an die Gateanschlüsse der NMOS-FETs der linken Precharge/Equalize-Schaltung ein EQLL-Signal mit hohem Pegel, so daß der Vorladeprozeß der entsprechenden links vom Leseverstärker in der 1 angeordneten entsprechenden Abschnitte der Bitleitung und der komplementären Bitleitung andauert.
Zum Zeitpunkt t1 wird der Leseverstärker 1 auch gleichzeitig von den links vom Leseverstärker in der 1 angeordneten Schaltungsteilen abgekoppelt, damit sich dieser auf das Auslesen der rechten Speicherzellen „konzentrieren" kann. Für das Abkoppeln ist die links vom Leseverstärker liegende Isolationsschaltung 8 verantwortlich. Vor dem Abkoppeln liegt an den Gateanschlüssen der Isolatortransistoren 10, 11, 12 und 13 der beiden Isolationsschaltungen 8 und 9 eine einheitliche „Vorspannung" an, die in der 2 mit ISOA bezeichnet ist und die der intern auf dem DRAM-Chip erzeugten Spannung VINT entspricht. Wenn ISOA anliegt, ist der Leseverstärker sowohl an die links von ihm liegenden als auch an die rechts von ihm liegenden Schaltungselemente angekoppelt. Zum Zeitpunkt t1 wird nun die Steuerspannung ISOL der NMOS-FETs 10 und 11 der linken Isolationsschaltung 8 auf 0 Volt reduziert, wodurch diese gesperrt werden und der Leseverstärker von der linken Seite abgekoppelt wird. Gleichzeitig erfolgt eine verbesserte Ankopplung der rechten Seite des Leseverstärkers dadurch, daß die Steuerspannung ISOR der NMOS-FETs 12 und 13 der rechten Isolationsschaltung 9 auf einen Wert VPP angehoben wird, der über VINT liegt.
Zu dem auf der Zeitachse in der 2 markierten Zeitpunkt t2 aktiviert die Wortleitung 31 den Zugriffstransistor 28, der dann durchschaltet, so daß die am Speicherkondensator 24 einer Speicherzelle liegende Spannung das Potential BLT der Bitleitung 6 verändert, was in der 2 zwischen den Zeitpunkten t2 und t3 durch das leichte Absinken der Spannung BLT gegenüber der Spannung BLC am gegenüberliegenden Abschnitt der komplementären Bitleitung eingezeichnet ist.
Diese geringe Spannungsdifferenz zwischen den Spannungen BLT und BLC wird nun zum Zeitpunkt t3 durch den Leseverstärker 1 verstärkt, indem die Aktivierungsspannungen SAN und SAP an den Leseverstärker angelegt werden Der aus der Speicherzelle 24 ausgelesene Datenwert liegt nunmehr mit ausreichend verstärktem Signalpegel am Leseverstärker 1 an, so daß er über (in der 1 nicht dargestellte) Transistoren abgegriffen und an den Datenausgang des DRAM weitergeleitet werden kann.
Am Ende des Lesezyklus wird die Wortleitung 31 heruntergefahren, so daß die Speicherzelle 24 den rückverstärkten Datenwert erhält. Zum Zeitpunkt t4 in der 2 werden danach auch ISOL und ISOR auf den Ausgangswert ISOA=VINT zurückgefahren, so daß der Leseverstärker wieder mit seinen beiden Schaltungsseiten angekoppelt wird. Gleichzeitig werden die Versorgungsspannungen SAN und SAP des Leseverstärkers 1 auf ihre Vorladepositionen (= VBLH/2) zurückgebracht. Schließlich steuert die Steuerschaltung zum Ein- und Ausschalten der Precharge/Equalize-Schaltungen die NMOS-Transistoren 18, 19 und 20 der rechten Precharge/Equalize-Schaltung 14 wieder mit EQLR=EQLH an, so daß auch die rechts des Leseverstärkers 1 liegenden Abschnitte der Bitleitung und der komplementären Bitleitung wieder auf die gemeinsame Vorspannung VBLH/2 aufgeladen werden.
Bei DRAM-Schaltungen, die vor der vorliegenden Erfindung konzipiert wurden, genügte es, die Spannungen EQLH und ISOA so zu wählen, daß sie der intern auf dem DRAM-Chip erzeugten Versorgungsspannung VINT entsprachen. Gemäß der Erfindung soll nun die Versorgungsspannung des DRAM-Chips und damit auch VINT zwecks Reduzierung des Stromverbrauchs des DRAM-Chips reduziert sein, wodurch die Wahl EQLH = ISOA = VINT nicht mehr möglich wird, da dann die Vorladezeit für das Vorladen der Bitleitung beim normalen Speicherzugriff zu lang werden würde und Bausteinspezifikationen verletzen würde, die z.B. zwischen zwei Speicherzugriffen eine Zeitdauer von nur 10ns bis 20ns vorsehen. Es ist also bei verminderten Betriebsspannungen des DRAM-Chips erforderlich, für die Erzeugung der für das Vorladen der Bitleitungsabschnitte notwendigen EQLH-Spannung bei normalen Speicherzugriff eine auf dem Chip angeordnete Spannungserhöhungsvorrichtung, z.B. eine Ladungspumpschaltung, die mit VINT verbunden sein kann, vorzusehen.
Wird die gegenüber der reduzierten Spannung VINT erhöhte Spannung EQLH für jeden Speicherzugriff verwendet, so ergibt sich wegen der hohen Kapazität der EQL-Leitung (in einem Leseverstärkerstreifen befinden sich bis zu 8k Leseverstärker !) im Vergleich zu einem DRAM-Chip, der ohne erhöhte EQLH-Spannung auskommt, ein großer zusätzlicher Stromverbrauch des DRAM-Chips, so daß dem ursprünglichen Zweck der Verminderung des Stromverbrauchs durch Reduzierung der Versorgungsspannung des DRAM-Chips teilweise entgegengewirkt wird. Besonders störend ist dieser zusätzliche Stromverbrauch während des sogenannten Auffrischmodus (Self-Refresh-Modus) des DRAMS. Im Auffrischmodus wird lediglich der Inhalt der Speicherzellen periodisch aufgefrischt. Die Periode liegt dabei typischerweise im Bereich von 7,9 Mikrosekunden von einer Wortleitung zur nächsten, so daß nach z.B. 64 ms alle Wortleitungen einmal aktiviert worden sind. Der Auffrischvorgang geschieht durch periodisches Aktivieren aller Wortleitungen, Verstärken der in den aktivierten Speicherzellen enhaltenen Ladungsinformationen durch die Leseverstärker und Rückschreiben der verstärkten Information in die Speicherzellen. Der Auffrischmodus wird immer dann eingesetzt, wenn die DRAMs im System, zu dem sie gehören, nicht aktiv benötigt werden und die lediglich die gespeicherten Informationen behalten sollen. Ein Beispiel für einen solchen Auffrischmodus sind z.B. PDAs (PDS = Personal Digital Assistant), Mobilfunktelephone oder andere mobile Geräte wie Laptops im Standby-Betrieb. Da solche Geräte in der Regel batteriebetrieben sind, ist hier der erhöhte Stromverbrauch besonders unerwünscht, da eines der wichtigsten Ziele bei der Gerätekonzeption eine möglichst lange Batterielebensdauer ist.
Der Erfindung liegt nun der Gedanke zugrunde, daß ein schnelles Vorladen der Bitleitungen nur während des normalen Speicherzellenzugriffsmodus des DRAMs, nicht aber während des periodisch in relativ großen Zeitabständen erfolgenden Speicherzellenauffrischmodus des DRAMs notwendig ist.
Daher ist gemäß der Erfindung die Steuerschaltung zum Ein- und Ausschalten der Precharge/Equalize-Schaltung so ausgebildet, daß sie zum Einschalten der Precharge/Equalize-Schaltung und Vorladen der Bitleitungen im normalen Speicherzellenauffrischmodus an die Precharge/Equalize-Schaltung ein Steuersignal mit einem ersten Spannungspegel anlegt und zum Einschalten der Precharge/Equalize-Schaltung und Vorladen der Bitleitungen im normalen Speicherzellenzugriffsmodus an die Precharge/Equalize-Schaltung ein Steuersignal mit einem zweiten Spannungspegel anlegt, der sich von dem ersten Spannungspegel unterscheidet und so gewählt ist, daß die Zeitspanne zwischen der Abgabe des Steuersignals und dem Abschluß des Vorladens der Bitleitungen beim Speicherzellenauffrischmodus größer ist als beim normalen Speicherzellenzugriffsmodus.
Gemäß einer bevorzugten Ausführungsform ist dabei der erste Spannungspegel niedriger als der zweite Spannungspegel und entspricht vorzugsweise der auf dem DRAM-Chip intern erzeugten Spanung VINT, die vor dem Auslesen von Speicherzellen auch zur Ansteuerung der Isolationsschaltungen 8 und 9 verwendet wird. Der zweite Spannungspegel entspricht einer vorzugsweise aus der internen Spannung VINT über eine Pumpschaltung oder eine andere Spannungserhöhungsschaltung abgeleiteten und gegenüber VINT erhöhten Spannung EQLH.
Dadurch reduziert sich die Zeit erhöhten Stromverbrauchs auf die Speicherzugriffe im normalen Speicherzellenzugriffsmodus des DRAMS. Während des Speicherzellenauffrischmodus ergibt sich ein verminderter Stromverbrauch, was insbesondere bei batteriebetriebenen Geräten ins Gewicht fällt, bei denen ein hoher Anteil des Stromverbrauchs sich durch den zeitlich gegenüber dem aktiven Betrieb überwiegenden Standby-Betrieb ergibt (z.B. Mobilfunktelephone, die nur gelegentlich zwecks Speicherung neuer Daten bedient werden).
Es sind nun verschiedenste Realisierungen für die erfindungsgemäße Steuerschaltung zum Ein- und Ausschalten bzw. Ansteuern der Precharge/Equalize-Schaltungen des DRAMs denkbar, die nur die Aufgabe erfüllen können müssen, im Speicherzellenauffrischmodus während des Aufladens der Bitleitungen die niedrigere Steuerspannung VINT an die Gateanschlüsse der Transistoren der Precharge/Equalize-Schaltungen des DRAMs anzulegen und im normalen Speicherzellenzugriffsmodus während des Aufladens der Bitleitungen die erhöhte Steuerspannung EQLH an die Gateanschlüsse der Transistoren der Precharge/Equalize-Schaltung anzulegen.
Vorzugsweise erhält die Steuerschaltung zum Ansteuern der Precharge/Equalize-Schaltungen dabei aus den übrigen Steuerschaltungen des DRAM-Chips ein Signal, welches anzeigt, ob sich der DRAM gerade in einem Speicherzellenauffrischmodus befindet oder nicht.
In den 3a,b und c sind drei zusammenwirkende Schaltungselemente dargestellt, die gemäß einer Ausführungsform der Erfindung zur Realisierung einer Steuerschaltung zum Ein- und Ausschalten der Precharge/Equalize-Schaltung beitragen können.
Die sich bei den in der 3 dargestellten Schaltungselementen ergebenden Signalverläufe sind in der 4 dargestellt.
In der 3a ist zunächst ein NOR-Gatter 33 dargestellt, dessen Eingänge mit den Signalen SELR und SELL verbunden sind. Das Signal SELR geht auf einen H-Pegel, wenn der Leseverstärker angesprochen wird und der in der 1 rechts vom Leseverstärker angeordnete Bitleitungsabschnitt ausgelesen werden soll. Nimmt SELR H-Pegel an, so fällt EQLR auf null Volt ab. Das Signal SELL geht auf einen H-Pegel, wenn der Leseverstärker angesprochen wird und der in der 1 links vom Leseverstärker angeordnete Bitleitungsabschnitt ausgelesen werden soll. Nimmt SELL H-Pegel an, so fällt EQLL auf null Volt ab.
Der Ausgang des NOR-Gatters 33 ist mit dem taktflankengesteuerten Eingang eines Latch-Speichers 34 (FlipFlop) verbunden. Der Latch-Speicher 34 weist darüber hinaus einen Reseteingang 35 und einen Eingang für ein Signal „Selfrefreshenable" ein, das die Information repräsentiert, ob sich der DRAM-Chip im Speicherzellenauffrischmodus befindet oder nicht. Befindet sich der DRAM im Speicherzellenauffrischmodus, so ist Selfrefreshenable = 1, nimmt also H-Pegel an, befindet sich der DRAM nicht im Speicherzellenauffrischmodus, so ist Selfrefreshenable = 0 und nimmt demzufolge L-Pegel an.
Am Ende eines Speicherzugriffs, d.h. bei der fallenden Flanke des Signals SELR (bzw. SELL) wird die Information, ob sich der DRAM-Baustein im Speicherzellenauffrischmodus befindet, in den Latch-Speicher 34 eingelesen. Der Latch-Speicher gibt an seinem Ausgang die komplementären Signale „RefreshAccess" und „NormalAccess" ab. Der Verlauf dieser Signale ist in der 4 in Abhängigkeit von den Signalen „Selfrefreshenable" und SELR dargestellt.
Es ist wichtig, die Auffrischmodusinformation (Selfrefreshsignal) im Moment des Eintritts in den Vorladezustand zu bewerten, da die Auffrischzugriffe im DRAM-Baustein asynchron zum externen Takt des DRAMs ablaufen. Innerhalb eines laufenden Auffrischzugriffes kann somit der Benutzer das Ende des Auffrischungsmodus programmieren. Für diesen letzten Auffrischzugriff kann somit relativ schnell ein normaler Zellenfeld-Zugriff erfolgen, für den die Bitleitungen schnell korrekt vorgeladen sein müssen.
Gemäß dem weiteren in der 3b dargestellten Schaltungsbestandteil werden die vom Latch-Speicher 34 abgegebenen Signale „RefreshAccess" und „NormalAccess" jeweils auf den Eingang eines NAND-Gatters 36 bzw. 37 gegeben. Die NAND-Gatter 36 und 37 empfangen an ihrem Eingang das vom Ausgang des NOR-Gatters 33 abgegebene Ausgangssignal bSEL, das zuvor über zwei Inverter 38 und 39 geführt wurde. Die von den NAND-Gattern 36 und 37 abgegebenen Signale bSELVINT bzw. bSELEQLH werden dann gemäß der 3c als Steuersignale zweier PMOS-FETs 40 und 41 verwendet.
Die in der 3c dargestellte Schaltung, die sich am Ausgang der Steuerschaltung zum Ein- und Ausschalten der Precharge/Equalize-Schaltungen befindet, weist einen ersten PMOS-FET 41 auf, dessen Source-Drain-Strecke zwischen eine Versorgungsspannung und die Source-Drain-Strecke eines NMOS-FETs 42 geschaltet ist, dessen Gateanschluß durch das Signal SELR gesteuert wird. Zwischen den Verbindungspunkten der Source-Drain-Strecken der beiden Transistoren 41 und 42 wird das Ausgangssignal EQL, das zum Ansteuern der NMOS-FETs der Precharge/Equalize-Schaltung verwendet wird, abgegriffen. Die Source-Drain-Strecke eines zweiten PMOS-FETs 40 ist zwischen die hochgepumpte Spannung EQLH und den Ausgang der Steuerspannung geschaltet, an dem die Spannung EQL auftritt (= EQLR oder EQLL). Der Gateanschluß des zweiten PMOS-FETs 40 wird durch das vom Ausgang des NAND-Gatters 37 abgeleitete Signal bSELEQLH gesteuert.
Wie in der 4 zu erkennen ist, wird nun in Abhängigkeit von der im Latch-Speicher 34 „eingelatchten" Information EQL im Vorladezustand auf EQLH (im normalen Speicherzellenzugriffsmodus) oder lediglich auf VINT (im Speicherzellenauffrischmodus) angehoben.
Die logische NOR-Verknüpfung von SELL und SELR ist aus den folgenden Gründen notwendig. Nach längerer Zeit im Auffrischmodus sind alle EQL-Leitungen im Vorladezustand auf der Spannung VINT. Da beim Ende eines Auffrischmodus nicht alle EQL-Leitungen einfach auf die höhere Spannung EQLH aufgeladen werden können, denn dieses würde den Stromverbrauch wieder erhöhen, verbleiben sie auf VINT. Nach einem Zugriff z.B. auf den Abschnitt des rechts vom Leseverstärker angeordneten Bitleitungspaares soll aber die Vorladung der Bitleitung sowohl über die rechten als auch über die linken EQL-Paare durchgeführt werden. Dafür ist es notwendig, die neue Auffrischinformation sowohl für das rechte als auch für das linke EQL-Paar neu „einzulatchen".
Die 5 zeigt einen Ausschnitt aus dem Layout für die Chipfläche eines DRAMs. Man erkennt, daß die Leseverstärkerstreifen, die die Leseverstärkerschaltungen umfassen, zwischen den Zellenfeldern, die die Speicherzellen umfassen, angeordnet sind. Eine effiziente Layout-Implementierung der erfindungsgemäßen weiteren Schaltungsteile läßt sich nur erreichen, wenn möglichst viele Schaltungsteile aus den flächenkritischen Bereichen des Chiplayouts entfernt werden. Gemäß dem in der 5 dargestellten Entwurf sind die Latch-Speicher 34 und die Treiberschaltungen zum Erzeugen der VINT-Spannung oberhalb des Zellenfeldes und außerhalb des Leseverstärkerstreifens angeordnet. Das ist deshalb möglich, da das Treiben der EQL-Spannungen nach VINT nicht zeitkritisch ist, da der Auffrischmodus mit einer relativ langen Periode von mehreren Mikrosekunden abläuft. Eine lange Laufzeit der Signale auf der EQL-Leitung kann daher toleriert werden. Mit EQL_L und EQL_R sind in der 5 die linke EQL-Leitung bzw. die rechte EQL-Leitung bezeichnet. Die Treiber zum Treiben der EQL-Leitung auf die gepumpte Spannung EQLH bez. zum Teiben gegen Masse (EQLH/Masse-Treiber) liegen dagegen verteilt im Leseverstärkerstreifen. Dadurch ist ein schnelles EQL-Treiben nach Masse und EQLH möglich, was für den normalen Speicherzugriff benötigt wird.
Der erfindungsgemäße Halbleiterspeicher kann gemäß einer weiteren Ausführungsform auch für die Ansteuerung der Precharge/Equalize-Schaltung im Speicherzellenauffrischmodus mit einer außerhalb des Halbleiterspeicherchips erzeugten Spannung (VDD) arbeiten und während des normalen Speicherzellenzugriffsmodus mit einer aus der externen Spannung durch einen Spannungserhöher generierten Spannung (VDD + DELTAV) arbeiten.

1: Leseverstärker
2: Erster NMOS-FET des Leseverstärkers
3: Zweiter NMOS-FET des Leseverstärkers
4: Erster PMOS-FET des Leseverstärkers
5: Zweiter PMOS-FET des Leseverstärkers
6: Bitleitung
7: Komplementäre Bitleitung
8: Erste Isolationsschaltung
9: Zweite Isolationsschaltung
10: Erster NMOS-FET der ersten Isolationsschaltung
11: Zweiter NMOS-FET der ersten Isolationsschaltung
12: Erster NMOS-FET der zweiten Isolationsschaltung
13: Zweiter NMOS-FET der zweiten Isolationsschaltung
14: Zweite Precharge/Equalize-Schaltung
15: Erster NMOS-FET der ersten Precharge/Equalize-Schaltung
16: Zweiter NMOS-FET der ersten Precharge/Equalize-
: Schaltung
17: Dritter NMOS-FET der ersten Precharge/Equalize-
: Schaltung
18: Erster NMOS-FET der zweiten Precharge/Equalize-
: Schaltung
19: Zweiter NMOS-FET der zweiten Precharge/Equalize-
: Schaltung
20: Dritter NMOS-FET der zweiten Precharge/Equalize-
: Schaltung
21: Speicherkondensator einer Speicherzelle
22: Zugriffstransistor für eine Speicherzelle
23: Speicherkondensator einer Speicherzelle
24: Speicherkondensator einer Speicherzelle
25: Speicherkondensator einer Speicherzelle
26: Zugriffstransistor für eine Speicherzelle
27: Zugriffstransistor für eine Speicherzelle
28: Zugriffstransistor für eine Speicherzelle
29: Wortleitung
30: Wortleitung
31: Wortleitung
32: Erste Precharge/Equalize-Schaltung
33: NOR-Gatter
34: Latch-Speicher (FlipFlop)
35: Refresh-Eingang des Latch-Speichers
36: Erstes NAND-Gatter
37: Zweites NAND-Gatter
38: Erster Inverter
39: Zweiter Inverter
40: PMOS-FET
41: PMOS-FET
42: NMOS-FET
BLC: Spannung an der komplementären Bitleitung
BLT: Bitleitungsspannung
bSEL: Ausgangssignal des NOR-Gatters
bSELEQLH Ausgangssignal des ersten NAND-Gatters: bSELVINT Ausgangssignal des zweiten NAND-Gatters
EQL: Ausgangssignal der Steuerspannung zum Ein- und
: Ausschalten der Precharge/Equalize-Schaltung
EQL_L: linke EQL-Leitung
EQL_R: rechte EQL-Leitung
EQLH: maximaler Wert der Steuerspannung der
: Precharge/Equalize-Schaltungen
EQLL: Steuerspannung der linken Precharge/Equalize-Schaltung
EQLR: Steuerspannung der rechten Precharge/Equalize-Schaltung
ISOA: Maximaler Wert der Steuerspannung der
: Isolationsschaltungen
ISOL: Steuerspannung der linken Isolationsschaltung
ISOR: Steuerspannung der rechten Isolationsschaltung
RefreshAccess, NormalAccess: Ausgangssignale des Latch-
: Speichers
SAN: erste Aktivierungsspannung des Leseverstärkers
SAP: zweite Aktivierungsspannung des Leseverstärkers
Selfrefreshenable: Signal, das die Information liefert, ob
: der DRAM im Speicherzellenauffrischmodus ist
SELL: Signal, das aussagt, das eine links vom Leseverstärker
: liegende Bitleitung ausgelesen werden soll
SELR: Signal, das aussagt, das eine rechts vom Leseverstärker
: liegende Bitleitung ausgelesen werden soll
VBLH/2: an die Bitleitungen angelegte Vorspannung

Claims

Halbleiterspeicher mit einer Speicheruntereinheit, die aus einer Speicherzelle, in der ein Datenwert gespeichert ist und die mit einer Bitleitung verbindbar ist, der eine komplementäre Bitleitung zugeordnet ist, und einer der Speicherzelle zugeordneten Precharge/Equalize-Schaltung besteht, die dazu dient, vor dem Auslesen der Speicherzelle die Bitleitung und die komplementäre Bitleitung im Bereich der Speicherzelle auf denselben Spannungspegel aufzuladen und die während des Auslesens der Speicherzelle abgeschaltet ist, wobei der Halbleiterspeicher darüber hinaus eine mit der Precharge/Equalize-Schaltung verbundene Steuerschaltung zum Ein- und Ausschalten der Precharge/Equalize-Schaltung umfaßt und dadurch gekennzeichnet ist, daß die Steuerschaltung zum Ein- und Ausschalten der Precharge/Equalize-Schaltung so ausgebildet ist, daß sie zum Einschalten der Precharge/Equalize-Schaltung und Vorladen der Bitleitungen im normalen Speicherzellenauffrischmodus an die Precharge/Equalize-Schaltung ein Steuersignal mit einem ersten Spannungspegel anlegt und zum Einschalten der Precharge/Equalize-Schaltung und Vorladen der Bitleitungen im normalen Speicherzellenzugriffsmodus an die Precharge/Equalize-Schaltung ein Steuersignal mit einem zweiten Spannungspegel anlegt, der sich von dem ersten Spannungspegel unterscheidet und so gewählt ist, daß die Zeitspanne zwischen der Abgabe des Steuersignals und dem Abschluß des Vorladens der Bitleitungen beim Speicherzellenauffrischmodus größer ist als beim normalen Speicherzellenzugriffsmodus.
Halbleiterspeicher nach Anspruch 1, bei dem der erste Spannungspegel niedriger als der zweite Spannungspegel ist.
Halbleiterspeicher nach Anspruch 2, bei dem der erste Spannungspegel einer intern auf dem Chip des Halbleiterspeichers erzeugten Spannung entspricht und der zweite Spannungspegel aus der intern auf dem Chip des Halbleiterspeichers erzeugten Spannung unter Einsatz eines Spannungserhöhers abgeleitet ist.
Halbleiterspeicher nach Anspruch 2, bei dem der erste Spannungspegel einer außerhalb des Chips des Halbleiterspeichers erzeugten Spannung entspricht und der zweite Spannungspegel aus der außerhalb des Chips des Halbleiterspeichers erzeugten Spannung unter Einsatz eines Spannungserhöhers abgeleitet ist.
Halbleiterspeicher nach einem der vorhergehenden Ansprüche, der mehrere Speicheruntereinheiten aufweist, die entlang der Bitleitungen angeordnet sind.
Halbleiterspeicher nach Anspruch 5, der darüber hinaus mehrere Leseverstärkerschaltungen umfaßt, denen jeweils zwei links und rechts der Leseverstärkerschaltung entlang der Bitleitungen angeordnete Speicheruntereinheiten zugeordnet sind, mit denen die Leseverstärkerschaltung über die Bitleitungen verbunden werden kann.
Halbleiterspeicher nach Anspruch 6, bei dem die Leseverstärkerschaltungen mit der links davon angeordneten Speicheruntereinheit über eine erste Isolationsschaltung und mit der rechts davon angeordneten Speicheruntereinheit über eine zweite Isolationsschaltung verbunden werden können, wobei die Isolationsschaltungen dazu dienen, den Leseverstärker entweder zur Verstärkung des in der links davon angeordneten Speicheruntereinheit erzeugten und von einer Speicherzelle abgeleiteten Signals oder zur Verstärkung des in der rechts davon angeordneten Speicheruntereinheit erzeugten und von einer Speicherzelle abgeleiteten Signals einzusetzen.
Halbleiterspeicher nach Anspruch 7, bei dem jede Isolationsschaltung aus zwei MOS-FETs besteht, von denen mittels des einen die durch die Bitleitung gebildete Verbindung zwischen dem Leseverstärker und der Speicheruntereinheit und mittels des anderen die durch die komplementäre Bitleitung gebildete Verbindung zwischen dem Leseverstärker und der Speicheruntereinheit getrennt werden kann.
Halbleiterspeicher nach Anspruch 8, bei dem die zum Ansteuern der MOS-FETs der Isolationsschaltungen verwendete Spannung vor der Auswahl einer der beiden links und rechts des Leseverstärkers angeordneten Speicheruntereinheiten der intern auf dem Chip erzeugten Spannung entspricht.
Halbleiterspeicher nach Anspruch 9, bei dem die Spannung, die zum Ansteuern der MOS-FETs einer Isolationsschaltung eingesetzt wird, die mit einer gerade auszulesenden Speicherzelle verbunden ist, vor dem Auslesen der Speicherzelle über die auf dem Chip erzeugte Spannung angehoben wird, wobei gleichzeitig die Spannung zum Ansteuern der MOS-FETs der anderen mit dem Leseverstärker verbundenen Isolationsschaltung auf Massepotential gesenkt wird.
Halbleiterspeicher nach einem der vorhergehenden Ansprüche, bei dem die Precharge/Equalize-Schaltung zwei MOS-FETs umfaßt, deren Source-Drain-Strecken eine Reihenschaltung bilden, die zwischen die beiden Bitleitungen geschaltet ist, wobei der Verbindungspunkt der beiden Source-Drain-Strecken mit einer Spannung verbunden ist, die der Hälfte einer Bitleitungsspannung im H-Zustand entspricht, und wobei die Precharge/Equalize-Schaltung einen weiteren MOS-FET umfaßt, dessen Source-Drain-Strecke zwischen die beiden Bitleitungen geschaltet ist, wobei die Gateanschlüsse der drei MOS-FETs miteinander und mit dem Ausgang der Steuerschaltung zum Ein- und Ausschalten der Precharge-Equalize-Schaltung verbunden sind.
Halbleiterspeicher nach einem der Ansprüche 6 bis 11, bei dem jede Leseverstärkerschaltung ein Flip-Flop umfaßt.
Halbleiterspeicher nach einem der vorhergehenden Ansprüche, bei dem jede Speicherzelle aus einem Kondensator besteht, der über einen von einer Wortleitung angesteuerten MOS-FET mit einer der Bitleitungen verbindbar ist.
Halbleiterspeicher nach einem der vorhergehenden Ansprüche, bei dem die Steuerschaltung zum Ein- und Ausschalten der Precharge-Equalize-Schaltung ein Flip-Flop und mehrere Logikgatter umfaßt.
Halbleiterspeicher nach Anspruch 14, bei dem die Logikgatter ein NOR-Gatter und zwei NAND-Gatter umfassen.
Halbleiterspeicher nach einem der vorhergehenden Ansprüche, bei dem die Steuerschaltung zum Ein- und Ausschalten der Precharge-Equalize-Schaltung ein chipinternes Signal empfängt, dessen Zustand die Information repräsentiert, ob sich der Halbleiterspeicher in einem Speicherzellenauffrischmodus befindet oder nicht.
Halbleiterspeicher nach einem der vorhergehenden Ansprüche, bei dem im Layout des Chips des Halbleiterspeichers die Speicheruntereinheiten in zweidimensionalen Zellenfeldern angeordnet sind, wobei entlang einer Seite eines Zellenfeldes ein Streifen („Leseverstärkerstreifen") geführt wird, in dem die Leseverstärkerschaltungen angeordnet sind.
Halbleiterspeicher nach Anspruch 17, bei dem in dem Leseverstärkerstreifen auch die Leitung verläuft, über die die Signale zum parallelen Ein- und Ausschalten der Precharge/Equalize-Schaltungen mehrerer in dem Zellenfeld liegender Speicheruntereinheiten geführt werden können.
Halbleiterspeicher nach Anspruch 18, bei dem Treiberschaltungen zur Erzeugung des ersten Spannungpegels in einem Eckbereich des Zellenfelds außerhalb des Leseverstärkerstreifens lokal zentriert und Treiberschaltungen zur Erzeugung des zweiten Spannungspegels und des Massepegels verteilt entlang einer Seite des Zellenfelds in dem Leseverstärkerstreifen in vorbestimmten Abständen zueinander angeordnet sind.
Halbleiterspeicher nach Anspruch 12 oder Anspruch 19, bei dem in dem Eckbereich auch die Flip-Flops der Steuerschaltung zum Ein- und Ausschalten der Precharge/Equalize-Schaltungen angeordnet sind.
Halbleiterspeicher nach einem der vorhergehenden Ansprüche, der ein DRAM ist.
Batteriebetriebenes Gerät mit einem Halbleiterspeicher nach einem der vorhergehenden Ansprüche.