DE4117846C2 - Integrierter Halbleiterspeicher mit internem Spannungsverstärker mit geringerer Abhängigkeit von der Speisespannung - Google Patents

Description

Die Erfindung bezieht sich auf eine integrierte Schaltung und betrifft insbesondere einen dynamischen Randomspeicher mit einer Schaltungs­ anordnung zum Erzeugen einer im Potential erhöhten oder angehobenen (boosted) Spannung für die Ansteuerung sei­ ner Wortleitungen.

Mit zunehmenden Anforderungen bezüglich hoher Leistung und Zuverlässigkeit digitaler Rechnersysteme ergab sich ein großer Bedarf nach der Entwicklung eines Halblei­ terspeichers einer großen (Speicher-)Kapazität. Im Zuge dieser Bestrebungen sind dynamische Randomspeicher (DRAMs) entwickelt worden. Ein derzeit erhältlicher DRAM enthält ein Array von Speicherzellen, die in Zei­ len und Spalten angeordnet sind. Jede Speicherzelle umfaßt einen Kondensator und einen Isolierschicht-Tran­ sistor (insulated-gate transistor), wie einen Metall­ oxidhalbleiter-Feldeffekttransistor (MOSFET). Der Kon­ densator wirkt dabei als Datenspeicherelement, während der Transistor als Datenübertragungsgatter (gate) dient.

Parallele Datenübertragungsleitungen sind dabei mit stromführenden Elektroden von Zellentransistoren in Spalten der Speicherzellen verbunden. Parallele Steuer­ leitungen sind den Steuerelektroden von Zeilen der Speicherzellen zugeordnet. Wenn eine Steuerleitung ak­ tiviert und eine bestimmte Datenübertragungsleitung angewählt (angesteuert) ist, schaltet der Transistor in einer angewählten Speicherzelle durch, um digitale Information von einer entsprechenden Datenübertra­ gungsleitung zu dem darin befindlichen Zellenkondensa­ tor zu "übertragen". Die Information wird dadurch in der angewählten Speicherzelle gespeichert. Die Daten­ übertragungsleitungen werden als "Bitleitungen", die Steuerleitungen als "Wortleitungen" bezeichnet.

Eine über die Wortleitungen den Steuergates der Spei­ cherzellentransistoren zugespeiste hohe ("H") Span­ nung sollte dabei so gewählt sein, daß sie größer ist als die Informationsspannung hohen Pegels auf den Bitleitungen. Die Differenz zwischen den Span­ nungen ist nötig, um einen Potentialabfall einer Wort­ leitungs-Ansteuer- oder -Treiberspannung aufgrund der Schwellenspannungen der Speicherzellentransistoren zu kompensieren. Die hohe Spannung wird unter Verwendung eines speziellen Kondensators, der innerhalb einer Wortleitungs-Treiberschaltung angeordnet ist, erzeugt. Der Kondensator kann als "Zusatz"-(booting) oder sog. Bootstrap-Kondensator zum Erzeugen einer Wortleitungs- Treiberspannung, die höher ist als die Stromversor­ gungs- oder Speisespannung Vcc des DRAMs, wirken.

Im allgemeinen wird der Bootstrap-Kondensator an seiner einen Elektrode in Richtung auf die Speisespannung auf­ geladen; seine andere Elektrode liegt anfänglich auf Massepotential und wird dann angesteuert, um auf die Speisespannung anzusteigen und damit die Wortleitungs- Treiberspannung eines geeigneten Potentialpegels zu er­ zeugen. Bei einem solchen Spannungserhöhungssystem (voltage booting system) ergibt sich eine Differenz zwischen der Abhängigkeit der Bitleitungsspannung des hohen ("H") Pegels von der Speisespannung und derjenigen der Wortleitungsspannung des hohen ("H") Pegels von der Speisespannung. Insbesondere ist dabei die Ände­ rungsrate der hochpegeligen Wortleitungsspannung zur Speisespannung größer als diejenige der hochpegeligen Bitleitungsspannung. Unter der Annahme, daß sich die Speisespannung Vcc innerhalb des zulässigen, zwischen der Mindestspannung Vccmin und der Höchstspannung Vccmax liegenden Bereichs ändert, erhöht sich die hoch­ pegelige Spannung auf Wortleitungen schneller als die hochpegelige Bitleitungsspannung. Als Ergebnis kann die Potentialdifferenz zwischen diesen hochpegeligen ("H") Spannungen eine(n) konstante(n) Wert oder Größe nicht mehr einhalten.

Wenn die Potentialdifferenz auf einen gewünschten oder Sollwert bei der Mindestspeisespannung Vccmin einge­ stellt werden würde, überschreitet dann, wenn die Spei­ sespannung den größten Pegel Vccmax aufweist, die hoch­ pegelige Wortleitungsspannung ihren Grenzwert. Hier­ durch wird eine unnötige Potentialbeanspruchung auf die Gateisolierschichten der Zellentransistoren ausgeübt; im ungünstigsten Fall erfahren diese Zellentransistoren einen dielektrischen Durchschlag. Diese unerwünschte Er­ scheinung ist auf diesem Fachgebiet als "zeitabhängiger dielektrischer Durchschlag (TDDB)" bekannt.

Zur Vermeidung der TDDB-Erscheinung könnte andererseits daran gedacht werden, die genannte Potentialdifferenz auf einen geeigneten Wert beim Höchstpegel Vccmax zu setzen. Dabei ergibt sich jedoch ein anderes Problem. Wenn die Speisespannung Vcc auf den Höchstpegel Vccmax abfällt, kann die hochpegelige ("H") Wortleitungsspan­ nung nicht länger einen geeigneten Potentialpegel auf­ rechterhalten, der - wie erforderlich - höher ist als die hochpegelige Bitleitungsspannung. Infolgedessen wird es für die Wortleitungs-Treiberspannung unzurei­ chend oder unmöglich, einen Potentialabfall in den Schwellenwerten der Speicherzellentransistoren zu kom­ pensieren. Als Ergebnis verringert sich die "H"-Daten­ einschreibleistung in den DRAMs.

Bei den herkömmlichen DRAMs erwies sich das genannte "TDDB"-Problem für die Halbleiterhersteller als nicht so ernstlich, weil die Speicherintegrationsdichte selbst geringer gehalten wurde. Bei einer geringeren Dichte von Speicherzellen kann jede Zelle etwa so aus­ gelegt werden, daß sowohl ihre Chipfläche als auch ihre Gateisolierfilmdicke größer ist. Der dielektrische Durchschlagpegel der Zellentransistoren war somit hoch genug, um den übermäßigen Potentialanstieg in der Wort­ leitungs-Treiberspannung zu "absorbieren", wenn die (Stromversorgungs-)Speisespannung auf dem höchsten Pe­ gel Vccmax variiert. Dies gilt jedoch nicht mehr für die heutigen hochintegrierten DRAMs. Mit zunehmender Bitzahl in DRAMs verkleinert sich die Zellengröße, wäh­ rend die Gateisolierfilmdicke ebenfalls abnimmt und die Größe der dielektrischen Durchschlagfestigkeit des "Übertragungsgate"-Transistors in jeder Zelle notwen­ digerweise abnimmt. Demzufolge wird es immer schwieri­ ger, das TDDB-Problem in den Zellentransistoren auszu­ schalten und dennoch eine hohe Betriebszuverlässigkeit im gesamten zulässigen Änderungsbereich der Speisespan­ nung Vcc zu gewährleisten. Dieses technische Problem stellt ein bedeutsames Hindernis für die Entwicklung hochintegrierter DRAMs dar.

Eine Schaltung entsprechend dem Oberbegriff des Anspruchs 1 ist aus der Druckschrift IEEE Journal of Solid State Circuits, Bd. 23, Nr. 5, aus dem Oktober 1988, S. 1128-1132 bekannt. Insbesondere zeigt Fig. 3 eine Schaltung, bei der der höhere Wortleitungspegel von einer geregelten Spannung ausgeht. Anders gesagt, das genannte Dokument zeigt eine hochintegrierte DRAM-Vorrichtung mit einem internen Spannungsgenerator für eine Wortleitungsansteuerung einschließlich eines Spannungsregulators, eines Spannungsansteuerungsgliedes, das mit einer gesteuerten oder geregelten Ausgangsspannung unabhängig von Schwankungen der Stromversorgungs-Speisespannung beaufschlagt ist, und ein Verstärkungsglied. Bei diesem Stand der Technik soll erreicht werden, daß die Speicher-Betriebsspannung unabhängig von Schwankungen der Stromversorgungs-Speisespannung im Betriebsbereich der DRAM-Vorrichtung, nämlich zwischen 2,7 und 6,8 Volt, konstant bleibt. In einem höheren Bereich, das heißt oberhalb von 6,8 V wird die Speicher-Betriebsspannung jedoch proportional abhängig von Änderungen in der Stromversorgungs-Speisespannung.

Der konstante Pegel der Speicher-Betriebsspannung im Betriebsbereich der DRAM-Vorrichtung wird in Abhängigkeit des Schaltungsdesigns vor der Ausbildung der Schaltung selbst festgelegt.

Andererseits zeigt das Dokument IEEE Journal of Solid State Circuit, Bd. 25, Nr. 1, Februar 1990, S. 48-54, eine SRAM- Schaltung mit einer Prozeß-Parameter-abhängigen Erzeugung eines Schreibimpulses. Hierbei wird die Dauer des Schreibimpulses in Abhängigkeit von den individuellen Eigenschaften der hergestellten Halbleitervorrichtung eingestellt. Eine derartige zeitliche Steuerung wirkt sich jedoch auch auf die Betriebsgeschwindigkeit aus.

Aufgabe der Erfindung ist es daher die Bezugsspannung innerhalb eines begrenzten Bereiches auf einem geeigneten Potentialpegel zu halten, um so Schwankungen aufgrund unbeabsichtigter Veränderungen während des Herstellungsprozesses einzelner Chips zu kompensieren.

Erfindungsgemäß wird die Aufgabe durch eine integrierte Schaltung nach Anspruch 1 gelöst. Die abhängigen Ansprüche betreffen weitere vorteilhafte Ausgestaltungen der Erfindung.

Ein Vorteil der Erfindung ist damit die Schaffung einer verbesserten Halbleiterspeicheranordnung, die hohe In­ tegrationsdichte sowie ausgezeichnete Leistungsfähig­ keit und Zuverlässigkeit aufweist.

Gegenstand der Erfindung ist eine spezielle integrierte Schaltung für eine Halbleiterspeicheranordnung mit einem Array aus Zeilen und Spalten von Speicherzellen, die Bitleitungen und Wortleitungen zugeordnet sind. Die Schaltung umfaßt erste und zweite Spannungsgeneratoren. Der erste Spannungsgenerator versorgt eine ausgewählte der Wortleitungen mit einer Wortleitungs-Treiberspan­ nung, die potentiell oder potentialmäßig hoch genug ist, um das Einschreiben einer digitalen Information hohen Pegels zu ermöglichen. Der zweite Spannungsgene­ rator ist mit dem ersten Spannungsgenerator verbunden, um eine (Stromversorgungs-)Speisespannung abzunehmen und eine spezifische Spannung eines festen Potentials zu erzeugen, die im wesentlichen unempfindlich ist ge­ genüber einer Potentialänderung in der Speisespannung. Der erste Spannungsgenerator erzeugt die Ansteuer- oder Treiberspannung durch Durchführung einer kapazi­ tiven Trägerspeicherung mittels der spezifischen Span­ nung festen Potentials.

Im folgenden sind bevorzugte Ausführungsformen der Er­ findung anhand der Zeichnung näher erläutert. Es zei­ gen:

Fig. 1 ein Blockschaltbild eines Randomspeichers, wie er nach der Erfindung verkörpert werden kann,

Fig. 2 ein Schaltbild der Hauptschaltungskonfigu­ ration einer Wortleitungs-Treiberschaltung gemäß einer Ausführungsform der Erfindung,

Fig. 3 ein Schaltbild eines der Bezugsspannungs­ generatorkreise nach Fig. 2,

Fig. 4 ein Schaltbild einer Auflade- oder Ladungs­ pumpschaltung zur Erzeugung eines Steuer­ signals, das einem Aufladetransistor in einem Zusatzverstärker- oder Boosterkreis gemäß Fig. 2 zugespeist werden soll,

Fig. 5 ein Zeitsteuerdiagramm der Impulsfolge für den Betrieb der Ausführungsform nach den Fig. 1 bis 4,

Fig. 6 eine graphische Darstellung von Potential­ pegeln verschiedener Spannungen in Abhängig­ keit von der (Stromversorgungs-)Speisespan­ nung Vcc für die Wortleitungen in der Schal­ tung nach Fig. 2,

Fig. 7 und 8 Schaltbilder abgewandelter Schaltungs­ anordnungen eines eine im Potential angeho­ bene Wortleitungsspannung erzeugenden Teils in der Schaltung nach Fig. 2,

Fig. 9 eine graphische Darstellung von Potential­ pegeln verschiedener Spannungen in Abhängig­ keit von der Speisespannung Vcc in den Schaltungen nach den Fig. 7 und 8,

Fig. 10 ein Schaltbild der Hauptschaltungskonfigu­ ration einer Wortleitungs-Treiberschaltung gemäß einer anderen Ausführungsform der Erfindung,

Fig. 11A und 11F Schaltbilder verschiedener Schal­ tungsanordnungen, die vorzugsweise als einer der Bezugsspannungsgeneratoren in Fig. 10 eingesetzt werden,

Fig. 12 eine graphische Darstellung von Potential­ pegeln der Schwellenwertspannungen gegenüber der Gateisolierfilmdicke bei der Ausführungs­ form nach den Fig. 10 und 11,

Fig. 13A bis 13D Schaltbilder verschiedener Schal­ tungsanordnungen, die vorzugsweise als an­ derer Bezugsspannungsgenerator nach Fig. 10 eingesetzt werden,

Fig. 14 eine graphische Darstellung der Ausgangs­ spannungen der Spannungsgeneratoren gegen­ über der Speisespannung Vcc bei obiger Aus­ führungsform,

Fig. 15 eine graphische Darstellung der ersten Be­ zugsspannung Vr1 gegenüber der Speisespan­ nung Vcc bei dieser Ausführungsform,

Fig. 16 eine dreidimensionale graphische Darstellung der Kennlinie nach Fig. 15 gegenüber der Gateisolierfilmdicke und der Schwellenwert­ spannung aufgrund von Abweichung im Her­ stellungsverfahren für DRAMs,

Fig. 17 eine graphische Darstellung der Wortlei­ tungsspannung Vwd gegenüber der Speisespan­ nung bei der Ausführungsform der Erfindung,

Fig. 18 ein Blockschaltbild eines Ableitungskompen­ satorkreises gemäß einer dritten Ausführungs­ form der Erfindung, der einer der ersten und zweiten Ausführungsformen zugeordnet werden kann,

Fig. 19 ein Schaltbild der internen oder inneren Schaltungsanordnung eines Komparatorkreises nach Fig. 18,

Fig. 20 ein Schaltbild der internen Schaltungsanord­ nung eines Ringoszillatorkreises nach Fig. 18 und

Fig. 21 ein Schaltbild einer leicht abgewandelten internen Schaltungsanordnung des Komparator­ kreises nach Fig. 18.

In Fig. 1 ist ein (dynamischer) Randomspeicher (DRAM) gemäß einer bevorzugten Ausführungsform der Erfindung allgemein mit 10 bezeichnet. Der DRAM 10 weist auf sei­ nem Chipsubstrat einen Speicherzellenarray-Teil 12 auf, der ein(e) Anordnung oder Array von wiedereinschreib­ baren, in Zeilen und Spalten angeordneten Speicherzel­ len umfaßt. Diese Speicherzellen sind parallelen Daten­ übertragungsleitungen und Steuerleitungen, welche die Datenübertragungsleitungen unter Isolierung kreuzen, zugeordnet. Die Speicherzellen sind dabei an den Kreu­ zungspunkten dieser Leitungen angeordnet. Die Daten­ übertragungsleitungen können als "Bitleitungen", die Steuerleitungen als "Wortleitungen" bezeichnet werden.

Mit den Wortleitungen ist ein Zeilendecodierer 14 ver­ bunden, um aus den Zeilenleitungen (Wortleitungen) eine derselben zu wählen, die durch eine in einem Zeilen­ adreßverriegelungsglied oder -puffer 16 gespeicherte Zeilenadresse (oder X-Adresse) bestimmt ist. Ein Spal­ tendecodierer 18 wählt eine der Spaltenleitungen (Bitleitungen), die durch eine in einem Spaltenadreßpuffer 20 gehaltene bzw. gespeicherte Spaltenadresse (oder Y-Adresse) bestimmt wird. Diese Adressen enthalten Adreßbits A0, A1, . . ., An und werden den Puffern 16 und 20 mittels einer vorbestimmten Bitzahl (n) von Adreß­ leitungen 22 auf Zeitteilbasis zugespeist. Die Zahl n kann 8, 16 oder 32 betragen.

Eine Steuerschaltung 24 steuert den Zeilenadreßpuffer 16 in Abhängigkeit von einem ihr eingegebenen Zeilen­ adreß-Abtastsignal RAS an; die Schaltung 24 wird im folgenden als "RA-Steuereinheit" bezeichnet werden. Das Ausgangssignal der RA-Steuereinheit 24 wird dem Zeilen­ decodierer 14 über einen Spannungsverstärkerkreis (voltage booster circuit) 26 zugespeist, der auf dem Chipsubstrat des DRAMs 10 angeordnet ist. Der Verstär­ kerkreis 26 erzeugt eine im Potential angehobene (ver­ stärkte) Spannung Vbw, die zur Erzeugung oder Lieferung eines Wortleitungs-Treibersignals benutzt wird. Eine andere Steuerschaltung 27 ist als Spaltenadreßpuffer­ steuereinheit (CA-Steuereinheit) vorgesehen, welche die Pufferoperation des Spaltenadreßpuffers 20 in Abhängig­ keit von einem Spaltenadreß-Abtasteingangssignal CAS steuert. Ein Eingabedatenpuffer (oder -verriegelungs­ glied) 28 und ein Ausgabedatenpuffer 30 sind an einen an sich bekannten Meß- oder Leseverstärkerkreis 32 an­ geschlossen, der den Bitleitungen zugeordnet ist. Ein logisches UND-Glied 33 ist an seinem Ausgang mit den Puffern 28 und 30 verbunden. Ein Einschreibfreigabe­ signal (WE) wird an einen ersten Eingang des UND-Glieds 33 angelegt; das Eingangssignal CAS wird der CA-Steuer­ einheit 27 und einem zweiten Eingang des UND-Glieds 33 zugespeist.

Gemäß Fig. 2 ist eine Wortleitung WLi einer vorgewähl­ ten Zahl von Speicherzellen M1, M2, . . . zugeordnet.

Jede Speicherzelle M weist einen sogenannten "Ein­ transistor"-Aufbau auf; sie enthält einen als Daten­ speicherelement dienenden Kondensator 40 und einen Isolierschicht-Transistor 42, der als "Übertragungs­ gatter oder -gate" zwischen einer betreffenden Daten­ übertragungsleitung WLi und dem Kondensator 40 dient. Der Zellentransistor 42 kann ein Metalloxidhalbleiter- Feldeffekttransistor (MOSFET) sein. Der Zellentransi­ stor 42 ist mit einer stromführenden Elektrode (typi­ scherweise der Drainelektrode) mit einer betreffenden der Bitleitungen BL1, BL2, . . . verbunden. Das gleiche gilt für die anderen Speicherzellen. In einer Zeile von Speicherzellen vorgesehene Zellentransistoren 42 wei­ sen Steuergateelektroden auf, die mit einer betreffen­ den Wortleitung WLi zusammengeschaltet sind. Ein Kon­ densator C1 repräsentiert eine parasitäre Kapazität, welche der Wortleitung WLi inhärent ist; diese wird im folgenden als "Wortleitungskapazität" bezeichnet wer­ den.

Eine den Verstärkerkreis 26 enthaltende Wortleitungs- Treibereinheit ist über eine Verdrahtungsleitung WDRV mit dem Speicherzellenarray 12 verbunden. Diese Leitung wird im folgenden als "Wortleitungs-Treiberleitung" bezeichnet werden. Der Kreis 26 enthält drei MOS-Transi­ storen Q1, Q2, Q3 und einen Kondensator C2. Der Kon­ densator C2 wirkt als "Zusatz-" bzw. "Verstärker-" ("booting") oder Bootstrap-Kondensator und erzeugt oder liefert eine hohe Spannung eines angehobenen Poten­ tials. Eine Gateelektrode des Transistors Q1 ist mit einem Steuersignaleingang ø1 verbunden, während seine Drainelektrode über einen Schaltungsknotenpunkt N1 mit einer Elektrode des Bootstrap-Kondensators C2 ver­ bunden ist. Der Transistor Q1 kann ein N-Kanal-MOSFET des Anreicherungstyps (E-Typs) sein. Der Transistor Q1 erfüllt eine Extra- oder Voraufladefunktion für den Kondensator C2. Die Transistoren Q2 und Q3 sind in Reihe geschaltet, wobei ihre Gateelektroden gemeinsam mit einem Steuersignaleingang ø2 verbunden sind. Ein gemeinsamer oder Sammelknotenpunkt N2 der Transistoren Q2 und Q3 ist an die andere Elektrode des Kondensators C2 angeschlossen. Die Transistoren Q2 und Q3 bilden einen Kondensatorpotential-Steuerteil, welcher das Spannungspotential am Knotenpunkt N2 steuert. Der Tran­ sistor Q2 kann ein Anreicherungstyp-P-Kanal-MOSFET sein; der Transistor Q3 ist ein Anreicherungstyp-N- Kanal-MOSFET.

Gemäß Fig. 2 ist der Transistor Q1 an seiner Source­ elektrode an einen ersten Bezugsspannungsgeneratorkreis 44 angeschlossen. Der Transistor Q1 ist mit seiner Sourcelektrode an einen zweiten Bezugsspannungsgenera­ torkreis 46 angeschlossen. Der erste Bezugsspannungs­ generator(kreis) 44 nimmt von außen her die Stromver­ sorgungs-Speisespannung Vcc des DRAMs 10 ab, um eine vorgewählte Gleichspannung als erste Bezugsspannung Vr1 zu erzeugen. Der zweite Bezugsspannungsgenerator(kreis) 46 erzeugt eine zweite Bezugsspannung Vr2 eines festen Potentialpegels. Die Spannungen Vr1 und Vr2 sind die unabhängigen Spannungen, die im wesentlichen unempfind­ lich gegenüber einer etwaigen Potentialänderung in der Speisespannung Vcc sind. Diese Spannungen werden an die Sourceelektroden der Transistoren Q1 bzw. Q2 angelegt.

In Abhängigkeit vom Eingangssteuersignal ø1 schaltet der Transistor Q1 durch, wobei er den Knotenpunkt N1 in Richtung auf die Spannung Vr1 "vorauflädt". Bevor eine Adresse bestimmt und sichergestellt ist, befindet sich das Taktsignal ø2 auf dem hohen ("H") Potentialpegel. Der Knotenpunkt N2 bleibt auf dem niedrigen ("L") Pegel. Nach der Bestimmung der Adresse fällt das Steu­ ersignal ø2 auf einen "niedrigen" Potentialpegel ab. Dadurch wird der Transistor Q2 durchgeschaltet, während der Transistor Q3 im Sperrzustand bleibt. Der Knoten­ punkt N2 geht auf die Bezugsspannung Vr2 über. Aufgrund der kapazitiven Kopplung zwischen den Knotenpunkten N1 und N2 erscheint am Knotenpunkt N1 eine im Potential angehobene oder "verstärkte" ("booted") Spannung. Die resultierende Spannung wird auf der Wortleitungs-Trei­ berleitung WDRV entwickelt und dann über MOS-Transisto­ ren Q4 und Q5, die einen Teil des Zeilendecodierers 14 bilden, zur gewählten Wortleitung WLi übertragen. Ein Kondensator C3 repräsentiert die gesamte, einem zwi­ schen den Schaltungen oder Kreisen 12 und 26 angeord­ neten Schaltungsteil zugeordnete Kapazität; er enthält eine der Leitung WDRV inhärente parasitäre Kapazität und eine äquivalente Kapazität der Transistoren Q4 und Q5.

Die Bezugsspannungsgeneratoren 44 und 46 können inner­ halb der RA-Steuereinheit 24 zusammen mit der Schaltung zur Erzeugung der Steuersignale ø1 und ø2 angeordnet sein. Der Bezugsspannungsgenerator 44 ist typischer­ weise auf die in Fig. 3 gezeigte Weise angeordnet, wo­ bei drei in Diodenschaltung vorliegende N-Kanal-MOSFETS Q11, Q12 und Q13 in Reihe mit der einen Seite eines Lastwiderstands R1 verbunden sind. Die andere Seite des Widerstands R1 ist an den Stromversorgungs-Speisespan­ nungseingang Vcc angeschlossen. Ein Knotenpunkt N3 zwi­ schen diesen MOSFETs und dem Widerstand R1 dient als Bezugsspannungserzeugungspunkt. Dieser Knotenpunkt ist mit dem invertierenden Eingang eines Operationsverstär­ kers OP verbunden, dessen Ausgang an die Gateelektrode eines P-Kanal-MOSFETs Q14 angeschlossen ist. Der MOSFET Q14 ist in Reihe mit Spannungsteilerwiderständen Ra und Rb zwischen die Speisespannung Vcc und Massepotential geschaltet. Ein gemeinsamer oder Sammelknotenpunkt N4 der Widerstände Ra und Rb ist mit dem nichtinvertieren­ den Eingang des Operationsverstärkers OP verbunden.

Am Knotenpunkt N3 erscheint eine Spannung Vc mit einem festen Potentialpegel, der durch die Schwellenspannun­ gen der drei in Diodenschaltung vorliegenden MOSFETs Q11 bis Q13 bestimmt worden ist, und die im wesentlichen unempfindlich bzw. unabhängig gegenüber einer Änderung oder Schwankung (variation) in der Speisespannung Vcc ist. Der Operationsverstärker OP verstärkt die Diffe­ renz zwischen der Spannung Vc und der Spannung am Spannungsteilungsknotenpunkt N4 der Widerstände Ra und Rb, um damit die Bezugsspannung Vr1 zu erzeugen bzw. zu liefern. Diese Spannung läßt sich wie folgt darstellen:

Vr1 = Vc.(Ra + Rb)/Rb. (1)

Der zweite Bezugsspannungsgenerator 46 besitzt einen ähnlichen Schaltungsaufbau wie der erste Bezugsspan­ nungsgenerator 44. Die Zahl der in Diodenschaltung vor­ liegenden Transistoren und/oder die Schaltungskonstan­ ten (z. B. Entwurfsgrößen der Transistoren, Verstärkung des Operationsverstärkers usw.) können entsprechend einem erforderlichen Potentialwert der Bezugsspannung Vr2 abgewandelt werden. Gewünschtenfalls können erste und zweite Bezugsspannung Vr1 bzw. Vr2 jeweils gleich groß sein; in diesem Fall wirkt der Kreis 44 gemäß Fig. 3 als erster und als zweiter Bezugsspannungsgenerator.

Das Steuersignal ø1 kann lediglich die Stromversor­ gungs-Speisespannung Vcc sein, wenn die Bezugsspannung Vr1 potentiell bzw. potentialmäßig (potentially) nied­ riger ist als ein Potentialpegel Vcc - Vtq1, wobei "Vtq1" den Schwellenwert des Transistors Q1 bedeutet. Wenn die Spannung Vr1 höher ist als die Spannung Vcc, kann ein Ladungspumpkreis 48 gemäß Fig. 4 verwendet werden, um als Steuersignal ø1 eine höhere Spannung als die Speisespannung Vcc zu erzeugen. Der Kreis 48 umfaßt (Ladungs-)Trägerspeicherkondensatoren C11 und C12, einen N-Kanal-MOSFET Q15 für zeitgesteuerte An­ steuerung (timely driving) der Aufladeoperation des Kondensators C11 sowie Ladungsübertragungsvorrichtun­ gen, die in Diodenschaltung vorliegende N-Kanal-MOSFETs Q16 und Q17 sein können. Komplementäre Taktsignale ør, ør werden durch einen noch zu beschreibenden Ringoszillatorkreis den Kondensatoren C11 und C12 zu­ gespeist. Durch Lieferung des Steuersignals ø1 zur Gateelektrode des Auflade-MOSFETs Q1 gemäß Fig. 2 kann der Knotenpunkt N1 effektiv bis auf die Bezugsspannung Vr1 voraufgeladen werden, und zwar ohne jeden Potential­ abfall in der Schwellenspannung des Transistors Q1.

Die Wortleitungs-Treiberoperation bei dieser Ausfüh­ rungsform ist folgende: Gemäß Fig. 5 befindet sich das Steuersignal ø2 zu einem Zeitpunkt t0 vor der Bestim­ mung einer Adresse auf dem (hohen) Pegel H. Ein Po­ tential Vn2 am Knotenpunkt N2 des Kondensators C2 bleibt, auf dem (niedrigen) Pegel L. Abhängig vom ersten Steuer­ signal ø1 schaltet der Auflade-MOS-Transistor Q1 durch, so daß der Knotenpunkt N1 in Richtung auf die Bezugsspannung Vr1 aufgeladen wird. Nach der Bestimmung der Adresse fällt das zweite Steuersignal ø2 zu einem Zeitpunkt t1 vom Pegel H auf den Pegel L ab. Infolgedessen schaltet der P-Kanal-MOS-Transistor Q2 durch, während der N-Kanal-MOS-Transistor Q3 im Sperr­ zustand verbleibt. Die zweite Bezugsspannung Vr2 wird über den Transistor Q2 an den Knotenpunkt N2 angelegt. Aufgrund einer kapazitiven Kopplung des Kondensators C2 entsteht am Knotenpunkt N1 eine angehobene oder ver­ stärkte (booted) Spannung. Diese angehobene Spannung wird sodann zu einer augenblicklich gewählten Wortlei­ tung WLi über die Wortleitungs-Treiberleitung WDRV und Decodierer-Transistoren Q4 und Q5, die selektiv in Ab­ hängigkeit von Taktsignalen ø3 und ø4 durchschalten, übertragen. Die Spannung Vwd auf der gewählten oder angesteuerten Wortleitung WLi (im folgenden als "angehobene Wortleitungs-Treiberspannung" bezeichnet) geht auf den (hohen) Pegel H über. Die der Wortleitung WLi zugeordneten Speicherzellen M1, M2, . . . können nun­ mehr einem Zugriff durch bzw. für Datenträger unter Be­ nutzung der Spannung des Pegels H zwischen den Zellen und den Bitleitungen BL in Übereinstimmung mit einem an sich bekannten Schema unterliegen.

Bei der Schaltungsanordnung gemäß Fig. 2 kann die an­ gehobene (booted) Wortleitungs-Treiberspannung Vwd fol­ gender Gleichung entsprechen:

Wenn die ersten und zweiten Bezugsspannungen Vr1 und Vr2 einander identisch bzw. gleich sind, läßt sich die Treiberspannung Vwd vereinfacht wie folgt ausdrücken:

Wie aus den Gleichungen (2) und (3) hervorgeht, wird die angehobene (booted) Wortleitungs-Treiberspannung Vwd durch erste und zweite Bezugsspannung Vr1 bzw. Vr2 bestimmt, die potentialmäßig von der dem DRAM 10 von außen her zugespeisten Stromversorgungs-Speisespannung Vcc unabhängig sind. Mit anderen Worten, die angehobene Wortleitungs-Treiberspannung Vwd kann unabhängig von einer etwaigen Potentialänderung in der Spannung Vcc einen gewünschten konstanten Potentialpegel beibehal­ ten. Dies läßt sich durch die Tatsache belegen, daß die Spannung Vwd unverändert im zulässigen Bereich der Spannung Vcc gehalten wird bzw. verbleibt, welcher zwi­ schen den Mindest- und Höchstpegeln Vccmin bzw. Vccmax gemäß der graphischen Darstellung von Fig. 6 definiert ist. Die Treiberspannung Vwd des konstanten Potentials ist potentialmäßig größer als die auf den Bitleitungen BL liegende Spannung des Pegels H, die sich mit dem An­ stieg der Spannung Vcc proportional erhöht, wenn die Spannung Vcc auf dem Mindestpegel Vccmin liegt; gleich­ zeitig ist oder wird die Spannung Vwd erfolgreich auf einen geeigneten Potentialpegel gesetzt, der niedriger ist als die dielektrische Durchschlagspannung der Spei­ cherzellentransistoren 42, wenn die Spannung Vcc auf dem Höchstpegel Vccmax liegt. Dies ermöglicht das Ein­ schreiben einer Dateneinheit eines ausreichend hohen Pegels, wenn die Speisespannung Vcc auf ihren Mindest­ pegel Vccmin abfällt, und es kann damit auch eine un­ nötige Beanspruchung oder Belastung des Gateisolier­ dünnfilms der Zellentransistoren vermieden werden. Der zeitabhängige dielektrische Durchschlag (TDDB) kann in den Zellentransistoren erfolgreich ausgeschaltet wer­ den; damit kann die Betriebszuverlässigkeit des DRAMs 10 verbessert werden.

Es ist darauf hinzuweisen, daß in Fig. 2 nicht notwen­ digerweise beide der ersten und zweiten Bezugsspan­ nungsgeneratoren 44 bzw. 46 vorgesehen zu sein brau­ chen; in einigen Fällen braucht lediglich einer dieser Bezugsspannungsgeneratoren im Verstärkerkreis 26 ver­ wendet zu werden. Beispielhafte Schaltungsanordnungen sind in den Fig. 7 und 8 dargestellt. Die Schaltung gemäß Fig. 7 ähnelt derjenigen nach Fig. 2, mit der Ausnahme, daß die Spannung Vr2 durch die Stromversor­ gungs-Speisespannung Vcc ersetzt ist. Andererseits ist die Schaltung gemäß Fig. 8 derjenigen nach Fig. 2 mit dem Unterschied ähnlich, daß die Spannung Vr1 durch die Speisespannung Vcc ersetzt ist. Die Spannung Vwd gemäß Fig. 7 läßt sich durch folgende Gleichung darstellen:

Die gleiche Spannung gemäß Fig. 8 läßt sich ausdrücken zu:

Die Schaltungen oder Kreise gemäß den Fig. 7 und 8 sind bezüglich der "Unabhängigkeit" der angehobenen Wortleitungs-Treiberspannung Vwd von der Speisespannung Vcc ungünstiger (lesser) als die vorher beschriebene Ausführungsform diese Schaltungen vermögen dennoch in praktischer Anwendung ausreichende Vorteile zu bieten. Die Kennlinie der angehobenen Wortleitungs-Treiberspan­ nung Vwd gegenüber der Stromversorgungs-Speisespannung Vcc für jeden Fall ist in Fig. 9 dargestellt.

Fig. 10 veranschaulicht eine andere Ausführungsform der Erfindung mit einer einzigartigen bzw. speziellen Schal­ tung 50, die eine Änderung oder Abweichung der angehobenen Wortleitungs-Treiberspannung Vwd aufgrund von un­ beabsichtigten Abweichungen der Fertigungsprozeßbedin­ gungen zwischen DRAM-Chips kompensiert. Die Schaltung 50 ist funktionsmäßig den Bezugsspannungsgeneratoren 44 und 46 gemäß Fig. 2 äquivalent. Es kann gesagt werden, daß die Schaltung 40 bzw. 50 eine spezifische Bezugs­ spannung Vr erzeugt, welche Abweichungen in den Prozeß­ parametern bei der Herstellung von DRAMs kompensiert oder "absorbiert".

Die Schaltung 50 gemäß Fig. 10 enthält zwei Spannungs­ generatorkreise 52a und 52b. Der Kreis 52a erzeugt oder liefert eine erste Spannung Vc1, deren Potential genau der Dicke der tatsächlich hergestellten Gateiso­ lierfilme der Speicherzellentransistoren proportional ist und nicht von der Stromversorgungs-Speisespannung Vcc abhängt. Die Spannung Vc1 gibt somit die tatsäch­ liche dielektrische Durchschlagspannung auf den her­ gestellten DRAM-Chips an. Diese Spannung wird im fol­ genden als "Tox-Spannung" bezeichnet werden, während der Kreis 52a für die Beschreibungszwecke als "Tox- Spannungsgenerator" bezeichnet werden wird, wobei der Zusatz "ox" für "Oxid" steht. Der andere Spannungsge­ neratorkreis 52b erzeugt eine zweite Spannung Vc2, die potentialmäßig die tatsächliche Schwellenspannung (eine Änderungsgröße, wenn sich die Schwellenspannung ändert) der Speicherzellentransistoren repräsentiert. Diese Spannung Vc2 wird als "Vth-Spannung" der Kreis 52b als "Vth-Spannungsgenerator" bezeichnet werden, wobei der Zusatz "th" für "Schwellenwert" steht. Der Tox-Span­ nungsgenerator 52a ist an seinem Ausgang mit einem Ver­ stärkerkreis 54a verbunden. Letzterer enthält einen Operationsverstärker OP1, einen P-Kanal-MOS-Transistor Q211, dessen Gateelektrode mit dem Ausgang des Verstär­ kers OP1 verbunden ist, und eine Reihenschaltung aus Spannungsteilungswiderständen Ra1 und Rb1. Der Tran­ sistor Q211 und die Widerstände Ra1, Rb1 sind in Reihe zwischen die Speisespannung Vcc und Massepotential ge­ schaltet. Das Potential auf einem gemeinsamen oder Sam­ melknotenpunkt der Widerstände Ra1 und Rb1 ist oder wird zum nichtinvertierenden Eingang des Verstärkers OP1 rückgekoppelt. Die Spannung Vc1 wird an den inver­ tierenden Eingang des Verstärkers OP1 angelegt; an sei­ nem Ausgang erscheint eine verstärkte Spannung. Die Drainelektrode des Transistors Q211 wirkt als Ausgang des Kreises 54a.

Andererseits ist der Vth-Spannungsgenerator 52a mit einem Verstärkerkreis 54b verbunden, der auf ähnliche Weise einen Operationsverstärker OP2, einen P-Kanal- MOS-Transistor Q212, dessen Gateelektrode mit dem Aus­ gang des Verstärkers OP2 verbunden ist, und eine Rei­ henschaltung aus Spannungsteilungswiderständen Ra2 und Rb2 umfaßt. Ein Sammelknotenpunkt dieser Widerstände Ra2 und Rb2 ist zum nichtinvertierenden Eingang des Ver­ stärkers OP2 rückgekoppelt. Wenn die Spannung Vc2 dem invertierenden Eingang des Verstärkers OP2 eingespeist wird, wird die verstärkte Ausgangsspannung dieses Ver­ stärkers an die als Ausgang des Kreises 54b wirkende Gateelektrode des Transistors Q212 angelegt. Die Aus­ gänge der Kreise 54a und 54b sind an einem Schaltungs­ knotenpunkt 56 zusammengeschaltet. Natürlicherweise ist das Potential am Knotenpunkt 56 gleich einer der ver­ stärkten Ausgangsspannungen Va1 und Va2 der Verstärker­ kreise 54a bzw. 54b, die potentialmäßig größer ist als die andere.

Der Tox-Spannungsgenerator 52a kann unter Verwendung einer der Spannungsanordnungen gemäß den Fig. 11A bis 11F angeordnet bzw. aufgebaut werden. Die Schaltung gemäß Fig. 11A umfaßt drei in Diodenschaltung vorliegen­ de (diode-connected) N-Kanal-MOSFETs Q31, Q32 und Q33. Die eine Seite der in Diodenschaltung vorliegenden Transistoren ist über einen Lastwiderstand R2 mit der Speisespannung Vcc verbunden. Die andere Seite liegt am Massepotential. Die Transistoren Q31 bis Q33 können MOSFETs sein, die Silizium-Gateelektroden des N-Lei­ tungstyps und undotierte Kanalbereiche oder -zonen auf­ weisen. Die Transistoren Q31 bis Q33 können auch N- Kanal-MOSFETs mit ionendotierten Kanalzonen sein, wobei die Schwellenspannung praktisch der Dicke der Gateiso­ lier-Dünnfilmschicht proportional ist. Der Widerstands­ wert des Lastwiderstands R2 ist ausreichend größer als derjenige der Transistoren Q31 bis Q33. Es sei ange­ nommen, daß die Stromversorgungs-Speisespannung Vcc potentialmäßig höher ist als der Gesamtwert der Schwel­ lenspannungen der drei in Diodenschaltung vorliegenden Transistoren Q31 bis Q33. In diesem Fall erscheint am Ausgang dieser Schaltung eine Spannung des Gesamt- Schwellenspannungswerts als Tox-Spannung Vc1, welche die tatsächliche oder Ist-Dicke des Gateisolierfilms anzeigt.

Die Erzeugung der Spannung Vc1 erfolgt auf nachstehend beschriebene Weise. Im allgemeinen läßt sich der Schwellenwert Vth des N-Kanal-MOSFETs mit isolierter Gateelektrode aus einem N-Leitungstyp-Halbleitermate­ rial und mit einer undotierten Kanalzone wie folgt de­ finierten:

Vth = -Vfb + 2ϕf + γ(ϕf + Vsub)^1/2.Tox (6)

Darin bedeuten: Vfb = Flachbandspannung (flat-band voltage); øf = Fermi-Niveau; γ = ein Proportionalitätsfaktor; Vsub = Chipsubstrat-Vorspannung; und Tox = Dicke des Gateisolierfilms. Mit der Art oder dem Typ des N-Kanal-MOSFETs läßt sich allgemein die folgende Beziehung aufstellen:

|-Vfb + 2ϕf| << γ(ϕ + Vsub)^1/2.Tox. (7)

Die Spannung Vth ist daher im wesentlichen der Dicke Tox des Gateisolierfilms proportional. Dies geht aus der Betrachtung einer Linie Vth(Tox) in der noch zu erläu­ ternden graphischen Darstellung von Fig. 12 hervor. Wenn im Bezugsspannungsgeneratorkreis gemäß Fig. 11A die Speisespannung Vcc über einem vorgewählten Poten­ tialpegel liegt, kann eine Spannung Vc1 erhalten wer­ den, die unabhängig vom Ist-Wert der Spannung Vcc (der Größe) Tox genau proportional ist. Die Spannung Vc1 ist in diesem Fall gleich:

Vc1 = K.Tox (8)

Darin bedeutet: K = ein Proportionalitätsfaktor.

Der Bezugsspannungsgenerator gemäß Fig. 11B unterschei­ det sich von demjenigen nach Fig. 11A in der Substrat­ vorspannungsbedingung für die in Diodenschaltung vor­ liegenden MOS-Transistoren Q31 bis Q33. Diese Transi­ storen sind zusammen bzw. gemeinsam an das Massepoten­ tial angeschlossen. Die Tox-Spannung Vc1 dieser Schal­ tung läßt sich auf ähnliche Weise durch Gleichung (6) definieren, abgesehen davon, daß die Größe bzw. der Wert von γ(ϕ + Vsub)^1/2 verschieden ist. Die Gleichung (8) gilt auch bezüglich dieser Spannung Vc1.

Wie aus Gleichung (8) hervorgeht, hat die auf diese Weise erzeugte Spannung Vc1 keinen Bezug zu der ver­ wendeten Zahl von in Diodenschaltung vorliegenden Tran­ sistoren. Infolgedessen kann die Schaltung gemäß Fig. 11A oder Fig. 11B zur Verwendung eines einzigen MOSFETs Q31 gemäß Fig. 11C abgewandelt werden. Bei den Schal­ tungen gemäß den Fig. 11A bis 11C weist jeder N-Kanal- MOS-Transistor einen undotierten Kanalbereich auf; es kann somit gesagt werden, daß ungeachtet aller Prozeß­ parameter (Ioneninjektionsbedingung, -temperatur usw.) die Gateisolierfilmdicke nicht variiert. Die Spannung Vc1 ist potentialmäßig stabil.

Bei den Schaltungsanordnungen gemäß den Fig. 11A bis 11C können die MOSFETs Q31 bis Q33 auch solche mit Kanalbereichen oder -zonen mit Ioneninjektion sein. Ist dies der Fall, so empfiehlt es sich, die Ioneninjek­ tionsbedingung so zu wählen, daß die Abweichung Δfb in der Flachbandspannung Vfb aufgrund der Ausführung der Ioneninjektion folgender Bedingung genügt:

-Vfb + Δfb + 2ϕf ~ 0. (9)

Bei dieser Anordnung ist es auch bei Verwendung von MOSFETs mit Ioneninjektions-Kanalzonen möglich, eine Tox-Spannung Vc1 zu erzeugen oder zu liefern, welche der Dicke der Ioneninjektions-Gateisolierdünnfilme der MOSFETs proportional ist. Wenn die Gateelektroden der in Diodenschaltung vorliegenden N-Kanal-MOSFETs Q31 bis Q33 aus einem P-Typ-Halbleitermaterial geformt sind, läßt sich die Schwellenspannung wie folgt ausdrücken:

Vth = Vfb + 2ϕf + γ(ϕf + Vsub)^1/2.Tox. (10)

Die Ioneninjektionsbedingung ist in diesem Fall die gleiche wie im oben angegebenen Fall.

Die Schaltung nach Fig. 11D unterscheidet sich von der­ jenigen nach Fig. 11C dadurch, daß sie einen P-Kanal- MOS-Transistor Q34 mit einer P-Typ-Gateelektrode und einer undotierten Kanalzone verwendet. Die Schwellen­ spannung Vth des Transistors Q34 bestimmt sich durch

Vth = -Vfb + 2ϕf - γ(ϕf + Vsub)^1/2.Tox. (11)

Wenn Tox ausreichend groß ist, gilt die folgende Be­ ziehung:

|-Vfb + 2ϕf| << γ(ϕf + Vsub)^1/2.Tox. (12)

Die resultierende Spannung Vc1 ist der Dicke des Gate­ isolier-Dünnfilms des Transistors Q34 proportional. Der P-Kanal-MOS-Transistor Q34 mit P-Typ-Gateelektrode so­ wie ein N-Kanal-MOS-Transistor mit N-Typ-Gateelektrode unterliegen einer geringeren Abweichung der Fertigungs­ parameter, abgesehen von dem einen Parameter der Gate­ isolierfilmdicke. Dies hat zur Folge, daß die Spannung Vc1 eine geringere Abhängigkeit von der Speisespannung zeigt und daher deutlich stabil ist.

Wenn der P-Kanal-MOSFET Q34 eine N-Typ-Gateelektrode aufweist und seine Kanalzone nicht durch Ioneninjek­ tion mit einem Fremdatom dotiert ist, läßt sich die Schwellenspannung Vth definieren zu:

Vth = Vfb + 2ϕf - γ(ϕf + Vsub)^1/2 . Tox. (13)

Hierdurch wird aufgezeigt, daß die Spannung Vth der Gateisolierfilmdicke nicht proportional ist: dieser Umstand ist auch durch die Linie "-Vth2" in Fig. 12 aufgezeigt. Auch in diesem Fall kann durch Dotieren der Transistor-Kanalzone mit einem bestimmten Fremdatom, wie Bor, eine Flachbandabweichung (flat-band deviation) ΔVfb herbeigeführt werden, welche der folgenden Bedin­ gung genügt:

|Vfb + 2ϕf - ΔVfb| ~ 0. (14)

Auf diese Weise kann eine geeignete, als Spannung Vc1 verwendbare Spannung entwickelt oder erzeugt werden. Im Fall der Verwendung eines P-Kanal-MOSFETs mit P-Typ- Gateelektrode kann auf ähnliche Weise eine Reihenschal­ tung aus mehreren in Diodenschaltung vorliegenden MOSFETs verwendet werden, um den Bezugsspannungsgene­ rator 54a auf die gleiche Weise wie im Fall eines oder mehrerer N-Kanal-MOSFETs zu bilden.

Die Schaltungen nach den Fig. 11E und 11F lassen sich durch Abwandlung der Schaltung nach Fig. 11C in der Weise realisieren, daß der Lastwiderstand R2 durch ent­ weder einen N-Kanal-MOSFET Q35 oder einen P-Kanal- MOSFET Q36 ersetzt wird. Zur Erzielung eines größeren Lastwiderstandswerts werden diese Transistoren Q35 und Q36 so angeordnet, daß sie folgender Bedingung genügen:

Wch/Lch << 1, (15)

Darin bedeuten: Wch = Kanalbreite und Lch = Kanallänge. Mit einer solchen Anordnung kann eine geeignete Span­ nung Vc1 erzeugt werden, welche der Gateisolierfilmdicke zufriedenstellend proportional ist, wie dies auch auf die Anordnung nach Fig. 11C zutrifft.

Die in den Fig. 13A bis 13D dargestellten Schaltungen werden bevorzugt für den zweiten Vth-Spannungsgenerator 52a gemäß Fig. 10 verwendet. Bei der Schaltung gemäß Fig. 13A wird mittels eines ähnlichen Herstellungs­ prozesses ein N-Kanal-MOS-Transistor Q41 so geformt, daß er die gleiche Ausgestaltung aufweist wie die vor­ her beschriebenen Speicherzellentransistoren M1, M2, . . . des DRAMs 10 (vgl. Fig. 2). Der Transistor Q41 ist in Reihe mit Widerständen R3 und R4 zwischen die Spei­ sespannung Vcc und Massepotential geschaltet. Die Wi­ derstandswerte der Widerstände R3 und R4 sind ausrei­ chend größer als der Widerstandswert des MOSFETs Q41. Die an einer stromführenden Elektrode des MOSFETs Q41 als Vth-Spannung Vc2 erscheinende Ausgangsspannung ent­ spricht praktisch:

Darin bedeutet: Vtc = Schwellenspannung des MOSFETs Q41. Aus Gleichung (16) geht folgendes hervor: Die Spannung Vc2 hängt von der Stromversorgungs-Speise­ spannung Vcc ab und ändert sich mit einer Änderung der Gate-Schwellenspannung Vtc des MOSFETs Q41.

Die Schaltung gemäß Fig. 13B wird durch geringfügige Abwandlung oder Änderung der Substrat-Vorspannungsbe­ dingung des MOS-Transistors Q41 in der Schaltung gemäß Fig. 13A realisiert. Dabei ist nur die Schwellenspan­ nung des Transistors Q41 verschieden; die anderen (Schwellenspannungen) sind ähnlich wie bei den vorher beschriebenen Schaltungen. Die durch Gleichung (14) definierte Beziehung bleibt gültig. Die Schaltung nach Fig. 13C ist derjenigen nach Fig. 13A ähnlich, nur mit dem Unterschied, daß die Ankopplungspositionen des Transistors Q41 und des Widerstands R4 umgekehrt sind. Die resultierende Spannung Vc2 ist genau die gleiche wie bei der Schaltung nach Fig. 13A.

Die Schaltung nach Fig. 13D ist der Schaltung gemäß Fig. 13A ähnlich, wobei der MOSFET Q41 durch mehrere parallelgeschaltete MOSFETs ersetzt ist. Die Herstel­ lungs- oder Fertigungsprozeßbedingungen für diese Transistoren sind nahezu die gleichen wie für die Speicherzellentransistoren 42, die in Mikrofertigungs­ technik in einem hochintegrierten DRAM 10 ausgebildet worden sind. In diesem Fall läßt sich die Spannung Vc2 ebenfalls durch Gleichung (14) definieren.

Die Schaltung 50 gemäß Fig. 10 arbeitet wie folgt: Die Tox-Spannung Vc1 und die Vth-Spannung Vc2 werden durch die Operationsverstärker OP1 bzw. OP2 verstärkt. Die verstärkte Ausgangsspannung Va1 des Verstärkers OP1 entspricht:

Die verstärkte Ausgangsspannung des Verstärkers 54b bzw. OP2 bestimmt sich durch

Die Beziehung zwischen den Spannungen Va1, Va2 und der Stromversorgungs-Speisespannung Vcc ist in der graphi­ schen Darstellung von Fig. 14 veranschaulicht. Aus Fig. 14 geht hervor, daß die Spannung Va1 konstantgehalten werden kann, wenn die Speisespannung Vcc über einem spezifischen Potentialpegel liegt, und daß sich die Spannung Va2 mit einer Erhöhung der Speisespannung Vcc erhöht. Die Spannung Va2 ist der Spannung Vcc und der Schwellenspannung des MOS-Transistors proportional. Wie erwähnt, ist das Spannungspotential am verdrahteten Ausgangsknotenpunkt 56, welches als erste Bezugsspan­ nung Vr1 wirkt oder dient, gleich einer der Spannungen Va1 und Va2, die jeweils höher ist als die andere; es ändert sich typischerweise auf die in der graphischen Darstellung von Fig. 15 gezeigte Weise.

Die von der Schaltung nach Fig. 10 gelieferte Bezugs­ spannung Vr1 wird dem MOS-Transistor Q1 im Zusatz- oder Verstärkerkreis 26 gemäß Fig. 2 aufgeprägt. Die ange­ hobene oder verstärkte (booted) Wortleitungs-Treiber­ spannung Vwd ist in diesem Fall folgende: Die Spannung Va1 wird im Bootstrap-Kondensator C2 (Fig. 2) geladen. Wenn die Aufladespannung des Kondensators C2 an eine gewählte Wortleitung WLi angelegt wird, läßt sich die Spannung Vwd definieren zu:

Bezüglich Gleichung (19) ist zu beachten, daß die Kapa­ zität C3 nach Fig. 2 vernachlässigt ist, weil sie sehr klein ist. Berücksichtigt wird nur die durch Gleichung (18) definierte Spannung Va2, und die Wortleitungs- Treiberspannung Vwd bestimmt sich wie folgt:

Von den durch Gleichungen (16) und (17) definierten Spannungen wird die größere Spannung spezifisch als die angehobene oder verstärkte Wortleitungs-Treiberspannung Vwd an eine angewählte Wortleitung WLi angelegt.

Aus Fig. 16 ist ersichtlich, daß die Kennlinie gemäß Fig. 15 so variiert, daß Änderungen in der Gateisolier­ filmdicke Tox und der entsprechenden Schwellenspannung Vth, die in den Speicherzellentransistoren aufgrund von Abweichungen im Fertigungsprozeß für die Herstellung von DRAMs auftreten, kompensiert werden. Zum Zwecke der Erläuterung sei angenommen, daß Tox und Vth größer wer­ den. Zum Kompensieren dieses Zustands erhöht sich der Potentialpegel im flachen Bereich der Bezugsspannung Vr1 (einem Spannungsbereich entsprechend dem konstanten Potential der Spannung Va1 nach Fig. 14) auf die im schraffierten Abschnitt 58 von Fig. 16 gezeigte Weise.

Für die den Zusatz- oder Verstärkerkreis (booster circuit) 26 mit dem Bezugsspannungsgenerator gemäß Fig. 10 verwendende Ausführungsform ist die Abhängigkeit der Wortleitungs-Treiberspannung Vwd von der Stromver­ sorgungs-Speisespannung Vcc durch dicke Linien L1, L2 und L3 in der graphischen Darstellung von Fig. 17 an­ gegeben. Die Spannung Vwd ist am größten, wenn die Bezugsspannung Vr1 potentialmäßig der Speisespannung Vcc gleich ist, und C1 << C2. Dies kann durch Linie L1 ausgedrückt werden; die Linie L1 zeigt, daß die Span­ nung Vwd nur proportional zur Spannung Vcc ansteigt, während die Spannung Vwd überhaupt nicht von der Än­ derung der Spannung Va1 betroffen oder potentialmäßig von ihr unabhängig ist. Die konstant auf 5 V bleibende Linie L2 in Fig. 17 kann dem flachen Bereich der Span­ nung Va1 in Fig. 14 entsprechen, d. h. dem Bereich, in welchem die Spannung nur von der Gateisolierfilmdicke Tox des MOS-Transistors abhängt. Wenn die Spannung Vcc weiter ansteigt, erhöht sich die Treiberspannung Vwd auf die durch die Linie L3 gezeigte Weise in Abhängig­ keit von sowohl der Spannung Vcc als auch der Schwel­ lenspannung und entsprechend dem Potentialpegel der Bezugsspannung Va2.

Die beschriebene Ausführungsform bietet folgende Vor­ teile: Das mit "Emax" bezeichnete maximale elektrische Feld von TDDB läßt sich durch folgende Gleichung aus­ drücken:

Durch Kombinieren von Gleichungen (20) und (21) ergibt sich folgende Gleichung:

Vwd = Emax.Tox. (22)

Gleichung (22) zeigt deutlich, daß die Wortleitungs- Treiberspannung Vwd rein durch das Produkt aus Emax und Tox definiert ist. Mit anderen Worten: wenn sich die Spannung Vcc ändert, bleibt der flache Abschnitt L2 der Spannung Vwd in der graphischen Darstellung gemäß Fig. 17 konstant auf der TDDB-Grenze; außerdem ändert sich die Spannung Vwd proportional zur Änderung des Werts Tox. Aus diesem Grund kann bei dieser Ausführungsform eine etwaige Änderung der Gateisolierfilmdicke Tox der Speicherzellentransistoren 42 aufgrund von Abweichung in den Herstellungsprozeßparametern ebenso wie der Po­ tentialabfall bei der vorher beschriebenen Ausführungs­ form erfolgreich kompensiert werden.

Darüber hinaus erlaubt diese Ausführungsform, daß die Wortleitungs-Treiberspannung Vwd auf den Grenzwert des Zusatz- oder Verstärkerkreises 26, d. h. 2Vcc, ansteigt, wenn C1 ausreichend größer ist als C2 (C1 << C2) und die Stromversorgungs-Speisespannung Vcc kleiner ist als (Emax . Tox)/2. Die obigen Erläuterungen lassen sich in dem Sinn zusammenfassen, daß auch bei einer uner­ wünschten Änderung oder Abweichung der Gateisolier­ filmdicke Tox die Spannung Vwd auf 2Vcc ansteigt, wenn 2Vcc < Emax.Tox gilt, oder konstant auf Vwd = Emax. Tox2Vcc bleibt, wenn 2Vcc ≦ Emax.Tox gilt. Mit einem solchen automatischen "Tox-Änderungsabsorbier"-Merkmal ist es möglich, eine Verschlechterung der Betriebszu­ verlässigkeit des DRAMs 10 aufgrund des TDDB-Problems auszuschalten und außerdem einen ausreichend großen Spielraum für die Hochpegel-Dateneinschreiboperation in eine oder mehrere beliebige Speicherzellen im gesamten zulässigen Bereich der Stromversorgungs-Speisespannung Vcc zu gewährleisten. Da das Potential der Wortleitungs­ spannung Vwd ausreichend hoch ist, ist oder wird auch die Geschwindigkeit der Ausleseoperation erhöht. Zudem wird es dabei möglich, unerwünschte Änderung oder Ab­ weichung des Tox-Werts von Zellentransistoren 42 bei der Fertigung des DRAMs 10 zu kompensieren.

Wenn in Gleichung (20) der folgenden Beziehung

genügt wird, läßt sich die Gleichung (20) wie folgt vereinfachen:

Vwd = Vcc + Vtc . R3/R4. (23)

Diese Gleichung zeigt, daß auch bei einer Abwandlung des Werts von R3/R4 die Bedingung nach Gleichung (23) durch Änderung der Größe von (Ra2 + Rb2)/Rb2 erzielt wer­ den kann. Die für das Einschreiben von hochpegeligen Daten ("H" data) in eine bestimmte Speicherzelle des DRAMs 10 erforderliche Wortleitungs-Treiberspannung Vwd bestimmt sich zu:

Vwd = Vcc + Vtl (24)

Darin bedeutet: Vtl = Schwellenspannung des Zellentran­ sistors 42. Bei dem die Schaltungsanordnung nach Fig. 13A verwendenden Zusatz- bzw. Verstärkerkreis 26 sind der MOS-Transistor Q41 und die Zellentransistoren 42 einander bezüglich der Fertigungsbedingungen, Größe, Form usw. jeweils gleich; die beiden Transistorarten unterscheiden sich lediglich bezüglich der Substrat- Vorspannungen voneinander. Die Substrat-Vorspannung Vsub des Speicherzellenarrays ist praktisch gleich:

Vsub1 = Vcc + Vbb (25)

Darin bedeutet: Vbb = ein Wannenpotential. Die Sub­ strat-Vorspannung Vsub2 des MOS-Transistors Q41 ent­ spricht:

Vsub2 = (Vcc - Vtc) R3/(R3 + R4). (26)

Aus Gleichungen (24) und (25) geht hervor, daß Vsub1 < Vsub2. Damit wird die Beziehung Vtc < Vtl erzielt. Diese Schwellenwertdifferenz wird durch Ände­ rung der Größe von R3/R4 abgewandelt oder geändert, und es wird

Vtl ~ Vtc R3/R4 (27)

definiert, so daß dann eine angehobene oder verstärkte Wortleitungs-Treiberspannung Vwd eingeführt werden kann, die durch folgende Formel definiert ist:

Vwd ~ Vcc + Vtl. (28)

Das gleiche gilt für die Fälle nach den Fig. 13B und 13C mit Ausnahme der Differenz in deren Substratvor­ spannungseinstellungen. Mit einer derartigen Anordnung kann die Leistung bzw. der Wirkungsgrad beim Einschrei­ ben hochpegeliger Daten in eine angewählte Speicherzel­ le auf einer höheren Größe gehalten werden, und die Tox-Änderung kann in Speicherzellentransistoren 42 automatisch kompensiert werden. Dieser Umstand gewähr­ leistet gewisse Vorzüge bezüglich eines Beschleuni­ gungstests für den DRAM 10, d. h. den Zuverlässigkeits­ test am DRAM 10 mittels einer Testspannung, deren Po­ tential zwangsweise erhöht wird. Ein derartiger Test kann ausgeführt werden unter Benutzung der Schaltungs­ anordnung gemäß der obigen Ausführungsform und Nutzung eines durch die ansteigende Kennlinie L3 in Fig. 17 de­ finierten Bereichs. Ein schraffierter dreieckiger Be­ reich in Fig. 17, der durch die dick ausgezogenen Li­ nien L1 bis L3 und eine gestrichelte Linie (Vcc + Vtl) entsprechend der für das Einschreiben von hochpegeli­ gen Daten erforderlichen Mindestspannung festgelegt ist, ist der Bereich, in welchem eine zufriedenstellende Betriebsspanne bzw. ein zufriedenstellender Be­ triebsspielraum gewährleistet werden kann. Dieser Be­ reich ist weiter als bei den bisherigen Vorrichtungen bzw. Anordnungen, so daß die Betriebsspanne entspre­ chend verbessert bzw. erweitert ist.

In Fig. 18 ist ein einer dritten Ausführungsform der Erfindung entsprechender Ableitungskompensatorkreis dargestellt, der zusätzlich im DRAM 10 vorgesehen sein kann, um mit einer der vorher beschriebenen ersten und zweiten Ausführungsformen zusammenzuwirken, und der allgemein mit 60 bezeichnet ist. Der Kreis 60 dient zum aktiven Kompensieren von Änderung oder Abweichung in der Wortleitungs-Treiberspannung Vwd aufgrund z. B. einer Stromableitung auf Wortleitungen WL (beispiels­ weise an den Drainelektroden der Speicherzellentransi­ storen 42) im DRAM 10.

Gemäß Fig. 18 wird die vom Zusatz- oder Verstärker­ kreis 26 erzeugte Treiberspannung Vwd an den ersten Eingang eines Spannungs-Komparators 62 angelegt. Der Komparator 62 weist einen zweiten Eingang auf, an den eine Bezugsspannung Vref, die ein für die Spannung Vwd bevorzugten Standardpotential repräsentiert, angelegt wird. Der Komparator 62 liefert ein Spannungssignal Vro, welches das Vergleichsergebnis zwischen den Span­ nungen Vwd und Vref darstellt. Das Signal Vro wird einem Ringoszillator 64 eingespeist, der mit einem La­ dungspumpkreis (charge-pump circuit) 66 verbunden ist. Der Betrieb des letzteren wird in Abhängigkeit vom Aus­ gangssignal des Ringoszillators 64 gesteuert.

Gemäß Fig. 19 enthält der Komparator 62 N-Kanal-MOS- Transistoren Q51 und Q52 mit Gateelektroden, die für EIN/AUS-Steuerung eines Eingangs Vsw zusammengeschaltet sind. Diese Transistoren sind in Abhängigkeit vom Steuerspannungssignal Vsw selektiv durchschaltbar und sperrbar. Der Transistor Q51 ist mit einer Reihenschal­ tung aus Widerständen R11 und R12 verbunden, deren eine Seite an den Wortleitungs-Spannungseingang Vwd ange­ schlossen ist. Auf ähnliche Weise ist der Transistor Q52 mit in Reihe geschalteten Widerständen R13 und R14 verbunden, die an der einen Seite an den Bezugsspan­ nungseingang Vref angeschlossen sind. Die Gateelektro­ den von N-Kanal-MOS-Transistoren Q53 und Q54 sind je­ weils mit Widerstands-Sammelknotenpunkten Nr1, Nr2 ver­ bunden, während ihre Sourceelektroden zusammengeschal­ tet sind. P-Kanal-MOS-Transistoren Q55 und Q56 sind je­ weils mit den Transistoren Q53 bzw. Q54 verbunden, um diese selektiv mit dem nötigen Strom zu speisen. An die Sourceelektroden der Transistoren Q53 und Q54 ist eine Reihenschaltung aus N-Kanal-Schalt-MOS-Transistoren Q57 und Q58 angeschlossen. Die Gateelektrode des Transi­ sistors Q57 wird mit dem Steuersignal Vsw beschickt; der Transistor Q58 nimmt an seiner Gateelektrode ein anderes Schaltsteuerspannungssignal Vm ab. Die Tran­ sistoren Q53 bis Q58 bilden einen Stromspiegel-CMOS- Differentialverstärker.

Die Gateelektrode des Transistors Q53 dient als erster Eingang des Komparators 62, wobei ihm eine durch Wider­ stände R11 und R12 geteilte Spannung von der Wortlei­ tungsspannung Vwd zugespeist wird. Eine von der Span­ nung Vref durch Widerstände R13 und R14 geteilte Span­ nung wird an die Gateelektrode des Transistors Q54 an­ gelegt, die als zweiter Eingang des Komparators 62 die­ nen kann. Das Ausgangssignal des CMOS-Differentialver­ stärkers erscheint an einem Knotenpunkt Nq und wird als Ringschwingungs- oder Ringoszillator-Steuersignal Vro über einen P-Kanal-MOS-Transistor Q59 und einen Ausgangspuffer 68 zum Ringoszillator 64 übertragen. Der Transistor Q59 ist an seiner Drainelektrode mit der Stromversorgungs-Speisespannung Vcc verbunden und an seiner Sourceelektrode über einen N-Kanal-MOS-Tran­ sistor Q61 an Massepotential angeschlossen. Die Gate­ elektroden der Transistoren Q58 und Q61 sind zusammen­ geschaltet, so daß den beiden Transistoren das Steuer­ signal Vm zuspeisbar ist. Ein P-Kanal-MOS-Transistor Q60 ist zwischen Gate- und Drainelektrode des Tran­ sistors Q59 geschaltet, wobei seiner Gateelektrode das Signal Vsw aufgeschaltet wird.

Das genaue Potential auf einer tatsächlich angewählten Wortleitung WLi im DRAM 10 oder das Potential auf einer Pseudowortleitung (die ersichtlicherweise den gleichen Lastbedingungen wie die Wortleitungen WL unterworfen und zusätzlich im DRAM 10 angeordnet ist) kann als dem Komparator 62 zugespeiste Wortleitungs-Treiberspannung Vwd benutzt werden. Die Ausgangsspannung Vr1 der Schal­ tung 22 gemäß Fig. 2 kann als Bezugsspannung Vref dafür verwendet werden. Die Werte der Spannungsteilungswider­ stände R11 bis R14 sind so gewählt, daß das Ringoszilla­ tor-Steuersignal Vro hoch wird, wenn die Spannung Vwd unter einen vorbestimmten Potentialpegel abfällt.

Der Ringoszillator 64 kann auf die in Fig. 20 gezeigte Weise ausgestaltet sein, wobei mehrere in Reihe ge­ schaltete CMOS-Inverter 70 einer Reihenschaltung aus MOS-Transistoren Q71, Q72 und Q74 zugeordnet sind und ein N-Kanal-MOS-Transistor Q73 mit seiner Gateelektro­ de an diejenige des Transistors Q74 angeschlossen ist. Das Steuersignal Vro wird der Gateelektrode des Tran­ sistors Q74 über einen CMOS-Inverter 72 zugespeist. Die Gateelektroden der Transistoren Q71 und Q72 sind ge­ meinsam an den Ausgang des Inverters der letzten Stufe angeschlossen.

Der Stromableitungskompensator 60 führt die folgende Kompensierfunktion aus: Der Komparator 62 bleibt un­ wirksam, wenn sich die Schaltsteuersignale Vsw und Vm auf dem niedrigen Pegel befinden. Dabei wird der Ausgangstransistor Q60 durchgeschaltet, so daß der Transistor Q59 sperrt, weil seine Gate- und Drainelek­ troden durch den Transistor Q60 zusammengekoppelt bzw. miteinander verbunden sind. Der Transistor Q61 bleibt im Sperrzustand. Das Ringoszillator-Steuersignal Vro besitzt daher den Pegel L. Die Transistoren Q73 und Q74 im Ringoszillator 64 sperren, so daß der Oszillator 64 nicht schwingt.

Wenn die Signale Vsw und Vm hoch werden, wird der Kom­ parator 62 aktiv. Wenn die Wortleitungsspannung Vwd über einem vorgewählten Potentialpegel liegt, liegt die Ausgangsspannung des Differentialverstärkers im Kompa­ rator 62 auf dem (hohen) Pegel H. Demzufolge sperrt der Transistor Q59. Der Transistor Q61 schaltet durch, so daß die Spannung Vro kontinuierlich auf dem Pegel L bleibt. Wenn die Spannung Vwd unter den vorgewählten Potentialpegel absinkt, wird die Ausgangsspannung des Differentialverstärkers niedrig. Infolgedessen sperrt der Transistor Q59. Die Durchschaltwiderstände der Transistoren Q59 und Q61 sind zweckmäßig so (entwurfs­ mäßig) festgelegt worden, daß sie einer vorbestimmten Bedingung genügen; der Transistor Q59 kann dabei durch­ schalten, so daß die Spannung Vro hoch wird bzw. auf einen hohen Wert übergeht. Durch eine derartige Ände­ rung im Potentialpegel der Spannung Vro wird der Ring­ oszillator 64 aktiviert. Dabei setzt in ihm eine Schwin­ gung ein, um geeignete Taktsignale ør und ør zu liefern. In Abhängigkeit von der Schwingung wird der Ladungspumpkreis 66 angesteuert, um den Wortleitungs- Spannungsgenerator 26 in Fig. 2 wirksam zu machen. Damit kann die verringerte Spannung auf einer angewählten Wortleitung WLi auf einen gewünschten oder Soll-Stan­ dardpotentialpegel entsprechend der Spannung Vref er­ höht werden.

Bei der Schaltungsanordnung gemäß der dritten Ausfüh­ rungsform ist es möglich, die tatsächliche Spannung auf einer gegebenen Wortleitung WLi auf dem gewünschten oder Soll-Potentialpegel zu halten, indem ein etwaiger zufälliger oder ungewollter Potentialabfall aufgrund einer den Wortleitungen eigenen Stromableitung kompen­ siert wird. Hierdurch kann die Betriebszuverlässigkeit des DRAMs 10 weiter verbessert werden, während aufgrund der selektiven Aktivierung des Ringoszillators 64 der Strombedarf desselben auf einem Mindestmaß gehalten wird.

Der Komparator 62 kann auf die in Fig. 21 gezeigte Weise abgewandelt werden, wobei der Spannungsteilungs­ widerstand R12 gemäß Fig. 19 aus einem Paar von Wider­ ständen R12a und R12b besteht bzw. durch diese ersetzt ist. Hinzugefügt ist ein N-Kanal-MOS-Transistor Q62, von dem eine der Source- und Drainelektroden mit dem Sammelknotenpunkt Nr3 der Widerstände R12a und R12b verbunden und die Gateelektrode an den Spannungsaus­ gang Vro angeschlossen ist. Das Durchschalten und Sper­ ren des Transistors Q62 erfolgt selektiv in Abhängig­ keit von der Spannung Vro. Im Durchschaltzustand ist der Knotenpunkt Nr3 mit Massepotential verbunden.

Mit der Schaltung gemäß Fig. 21 wird eine spezifische oder spezielle "unempfindliche" Zone in der Stromablei­ tungskompensieroperation definiert. Genauer gesagt: wenn die angehobene oder verstärkte Wortleitungs-Trei­ berspannung Vwd über dem vorgewählten Potentialpegel liegt und die Spannung Vro den (niedrigen) Pegel L auf­ weist, wird der Transistor Q62 zum Sperren gebracht. Das Spannungsteilungsverhältnis an der Seite der Wort­ leitungen entspricht R11/(R12a + R12b). Eine dem Diffe­ rentialverstärkerkreis einzuspeisende Spannung be­ stimmt sich durch

Vin = Vwd.(R12a + R12b)/(R11 + R12a + R12b). (29)

Wenn die Spannung Vin vom vorgewählten Potentialpegel abfällt, beginnt der Komparator 62 zu arbeiten. Das Steuersignal Vro wird dabei hoch. Im Ringoszillator 64 setzt Schwingung ein. Wenn die Spannung Vro den hohen Pegel aufweist oder erreicht, schaltet der Transistor Q62 durch. Das Spannungsteilungsverhältnis zu diesem Zeitpunkt beträgt R11/R12a. Demzufolge ist die Eingangs­ spannung Vin praktisch gleich

Vin = Vwd.R12a/(R11 + R12a + R12b). (30)

Nachdem der Ringoszillator 64 zu schwingen beginnt, wird die Eingangsspannung Vin des Differentialverstär­ kers an einer Änderung auf den Pegel H auch dann ge­ hindert, wenn sich die Spannung auf der angewählten Wortleitung WLi in ihrem Potentialpegel erholt. In Ab­ hängigkeit davon setzt der Ringoszillator seine Schwin­ gung für eine gewisse Zeit fort. Hierdurch wird das Be­ stehen der "unempfindlichen Zone" unterstützt. Auf die­ se Weise kann somit verhindert werden, daß die ange­ wählte Wortleitung WLi während der Ableitungskompen­ sation (leakage-compensation) einer unerwünschten Se­ kundärschwingung unterworfen ist.

Claims (7)

1. Integrierte Schaltung zur Verwendung bei einem Array von in Zeilen und Spalten angeordneten Speicherzellen (M), die Bitleitungen (BL) und Wortleitungen (WL) auf einem Substrat einer Halbleiterspeichervorrichtung zugeordnet sind, mit einer Spannungsgeneratoreinrichtung (26, 44, 46) zum Erzeugen einer gegenüber einer Schwankung einer Stromver­ sorgungs-Speisespannung (Vcc) im wesentlichen unempfindlichen Bezugsspannung (Vr1, Vr2) und zum Liefern einer Wortleitungs- Ansteuerspannung (Vwd), die ausreichend hoch ist, um das Schreiben von Digitalinformation eines hohen Pegels zu erlauben, wobei die Spannungsgeneratoreinrichtung (26, 44, 46, 50) die Wortleitungs-Ansteuerspannung (Vwd) durch kapazitive Ladungsträgerspeicherung mittels der Bezugsspan­ nung (Vr1, Vr2) erzeugt,
dadurch gekennzeichnet, daß die Spannungsgenerator­ einrichtung aufweist:
eine auf dem Substrat angeordnete Kompensatorschaltungs­ einrichtung zum Erzeugen der Bezugsspannung (Vr1, Vr2) mit einem Pegel entsprechend sich ergebenden physikalischen Eigenschaften tatsächlich hergestellter Speicherzellen der Halbleiterspeichervorrichtung, um Schwankungen in der Wortleitungs-Ansteuerspannung zu kompensieren, die aufgrund von Schwankungen in den physikalischen Eigenschaften der Speicherzellen auftreten, und um den Pegel der Bezugsspannung (Vr1, Vr2) in Abhängigkeit von der Stromversorgungs-Speise­ spannung (Vcc) in einem erlaubten Bereich (Vccmin . . . Vccmax) der Stromversorgungs-Speisespannung (vcc) im wesentlichen konstant zu halten, oder mit einer kleineren Steigung (dVr/dVcc), als die an die Bitleitungen (BL) zu legende Hochpegel-Spannung zu versehen.

2. Integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Kompensatorschaltungseinrichtung (50) den Spannungspegel der Bezugsspannung (Vr1, Vr2) bestimmt, um Schwankungen in der dielektrischen Durchbruchsspannung der tatsächlich hergestellten Speicherzellen zu kompensieren.

3. Integrierte Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Kompensatorschaltungs­ einrichtung (50) eine konstante Spannung erzeugt, die unabhängig von Schwankungen in der Stromversorgungs- Speisespannung (Vcc) ist, wenn die Stromversorgungs- Speisespannung (Vcc) niedriger als ein vorbestimmter Pegel ist, und die eine sich ändernde Spannung liefert, die im wesentlichen proportional zu einem dielektrischen Durch­ bruchspegel von Zellentransistoren ist, die in den Speicher­ zellen enthalten sind, die einer gerade gewählten Wortleitung (Wli) zugeordnet sind, wenn die Stromversorgungs-Speise­ spannung (Vcc) höher als der vorbestimmte Pegel ist.

4. Integrierte Schaltung nach Anspruch 3, dadurch gekennzeichnet, daß die sich ändernde Spannung proportional zu einer Dicke von Gateisolierschichten der Zellentransisto­ ren ist.

5. Integrierte Schaltung nach Anspruch 1, gekenn­ zeichnet durch eine zusätzliche Schaltungseinrichtung (60) zum Detektieren einer der angewählten Wortleitung (WLi) inhärenten Stromableitungskomponente und zum selektiven Erzeugen einer Spannung, welche die so detektierte Stromab­ leitungskomponente kompensiert.

6. Integrierte Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die zusätzliche Schaltungseinrichtung (60) eine Komparatoreinheit (62) zum Abnehmen einer tat­ sächlichen Spannung (Vwd) auf der angewählten Wortleitung, zum Abnehmen einer extern zugespeisten Bezugsspannung (Vref), die einen geeigneten Spannungspegel auf der angewählten Wortleitung angibt, und zum Vergleichen dieser Spannungen miteinander zwecks Lieferung eines Vergleichsausgangssignals, einer Oszillatoreinheit (64) zur selektiven Durchführung einer Schwingung in Abhängigkeit vom Vergleichsausgangssignal und eine Aufladeeinheit (66), die in Abhängigkeit von einem Ausgangssignal von der Oszillatoreinheit (64) arbeitet und zum Erzeugen einer kompensierten Wortleitungs-Ansteuerspan­ nung dient, aufweist.

7. Integrierte Schaltung nach Anspruch 3, gekenn­ zeichnet durch eine Einrichtung zum externen Abnehmen der Stromversorgungs-Speisespannung (Vcc) und zum Erzeugen einer internen Stromversorgungs-Speisespannung, welche die externe Stromversorgungs-Speisespannung ersetzt.