JPS5979488A - Mosメモリ回路 - Google Patents
Mosメモリ回路Info
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- JPS5979488A JPS5979488A JP57189717A JP18971782A JPS5979488A JP S5979488 A JPS5979488 A JP S5979488A JP 57189717 A JP57189717 A JP 57189717A JP 18971782 A JP18971782 A JP 18971782A JP S5979488 A JPS5979488 A JP S5979488A
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- Japan
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- signal
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- word line
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Links
- 230000004913 activation Effects 0.000 claims abstract description 16
- 230000003213 activating effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 235000017399 Caesalpinia tinctoria Nutrition 0.000 description 1
- 241000388430 Tara Species 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明に絶縁ゲート形電界トランジスタ(以下〜10S
トランジスタという)を用いたMOSメモリ回路に関す
る。
トランジスタという)を用いたMOSメモリ回路に関す
る。
近年、lトランジスタ形ダイナミックRAMの大容量化
が著しい。それに伴って轟然メモリセルは小形vr−な
るので、電荷を蓄積するメモリセル容量に減少し、−万
デイジツト線の寄生容量が増大する。従ってよみ出し電
圧にかなり減衰をうける。
が著しい。それに伴って轟然メモリセルは小形vr−な
るので、電荷を蓄積するメモリセル容量に減少し、−万
デイジツト線の寄生容量が増大する。従ってよみ出し電
圧にかなり減衰をうける。
センス増幅器に高感度であるが、技術的に困難で感度の
余裕7jXないから、メモリセル容量f−蓄えられた電
荷を極力早く放電させねばならない。このようにメモリ
セルの信号を効率よく使用するためKにセンス増幅器活
性化前にワード線を電源電圧v上の1ノベルI/r、−
J−る必要が生じてさた3、第1図に示す従来の回路で
に上記の要求を満たすことができないことを先ず酸2明
する。この回路はm列(mに4の倍数)に配列σれたワ
ード線のうち、同一デコーダによる4本分の選択回路で
ある。すなわちワード線活性化信号条Wが゛′l″レベ
ルで、トランジスタQloのゲートにデコーダN0i(
節点の信号φNDIが印加されると、4本のワード線が
先ず選択される。ワード線1〜4はトランジスタQ、〜
Q4ヲ介して節点N1に連らなっているからさらにワー
ド線選択信号CA1〜φ44のうちの1コが” l ”
Vヘルl/ci 9−ッ(7) ”)−ド線が選択キ
!1パ1″レベルVCなる。各ワード線はワード線フロ
ーティング防止用信号謁が入力した場合トランジスタQ
A1〜QA4全介して接地される。上記のトランジスタ
QAI〜QA4の作用を以下に説明する。デコーダN
01(、節点の信号ρNDIが非選択の場合1丁なわち
110#レベルのときワード線1〜4はセンス増幅器活
性時に図示していないティジット線との寄性容f&l’
?−よるカツプリングがあるからグラウンドレベルかう
負1ノベルvcfxt)トランジスタQ1〜Q4′f!
:介して節膚N1のレベルを、またトランジスタQ1o
を介してワード憩活恰−化信号〜のレベルを下げるよ′
)にrJ、たら〈。しかしワード線70−ティング防止
用伯号右が“1″レベルに設定されてお9.ワードa!
1〜4μグラウンドレベルに固定されている。次にデコ
ーダNOR節点の信号”MDIが゛′l″レベルで、仮
9にワード線選択信号ρA1が′″1”レベルでワード
線lが選択された場合を考える。
余裕7jXないから、メモリセル容量f−蓄えられた電
荷を極力早く放電させねばならない。このようにメモリ
セルの信号を効率よく使用するためKにセンス増幅器活
性化前にワード線を電源電圧v上の1ノベルI/r、−
J−る必要が生じてさた3、第1図に示す従来の回路で
に上記の要求を満たすことができないことを先ず酸2明
する。この回路はm列(mに4の倍数)に配列σれたワ
ード線のうち、同一デコーダによる4本分の選択回路で
ある。すなわちワード線活性化信号条Wが゛′l″レベ
ルで、トランジスタQloのゲートにデコーダN0i(
節点の信号φNDIが印加されると、4本のワード線が
先ず選択される。ワード線1〜4はトランジスタQ、〜
Q4ヲ介して節点N1に連らなっているからさらにワー
ド線選択信号CA1〜φ44のうちの1コが” l ”
Vヘルl/ci 9−ッ(7) ”)−ド線が選択キ
!1パ1″レベルVCなる。各ワード線はワード線フロ
ーティング防止用信号謁が入力した場合トランジスタQ
A1〜QA4全介して接地される。上記のトランジスタ
QAI〜QA4の作用を以下に説明する。デコーダN
01(、節点の信号ρNDIが非選択の場合1丁なわち
110#レベルのときワード線1〜4はセンス増幅器活
性時に図示していないティジット線との寄性容f&l’
?−よるカツプリングがあるからグラウンドレベルかう
負1ノベルvcfxt)トランジスタQ1〜Q4′f!
:介して節膚N1のレベルを、またトランジスタQ1o
を介してワード憩活恰−化信号〜のレベルを下げるよ′
)にrJ、たら〈。しかしワード線70−ティング防止
用伯号右が“1″レベルに設定されてお9.ワードa!
1〜4μグラウンドレベルに固定されている。次にデコ
ーダNOR節点の信号”MDIが゛′l″レベルで、仮
9にワード線選択信号ρA1が′″1”レベルでワード
線lが選択された場合を考える。
ワード線1はワード線活性化信号〜によって、トランジ
スタQ、。、Q、ffi介して゛(、qレベルになる。
スタQ、。、Q、ffi介して゛(、qレベルになる。
しかしこの場合にもトランジスタQAu’!4通してい
るから、ワード線1i)ランジ2りQA1ヲ介して直流
電流を流[〜なから°゛1″1″レベルしなければなら
ない。従ってワード線活性化信号へそ電流電圧以上にす
るために電流宵、圧工9高い)・イ・フロート信号を用
いても、負荷が大きいのでワード線活性化信号へn低い
レベルにおと芒れてしまう結果1/Cなる。それ故従来
の回路ではワード線活性化信号φWぼノ・イ・フロート
信号を使用でさず。
るから、ワード線1i)ランジ2りQA1ヲ介して直流
電流を流[〜なから°゛1″1″レベルしなければなら
ない。従ってワード線活性化信号へそ電流電圧以上にす
るために電流宵、圧工9高い)・イ・フロート信号を用
いても、負荷が大きいのでワード線活性化信号へn低い
レベルにおと芒れてしまう結果1/Cなる。それ故従来
の回路ではワード線活性化信号φWぼノ・イ・フロート
信号を使用でさず。
電源電圧レベルの信号までしか使用できなかった。
ワード線を電源電圧以上のレベルにするため回路構成を
第1図と異に、した従来例を第2図に示す。
第1図と異に、した従来例を第2図に示す。
第1図でげワード線にトランジスタQ、、1〜QA4カ
接続されていたが、この回路でにフリップフロップ回路
1〜4の一端子がワード線1〜4に接続されろ。このフ
リップフロップ回路はすべて同一であるが、フリップフ
ロップ回路1について説明するとトランジスタQ1□l
Q1□は7リツノ70ツブの対のトランジスタであり、
トランジスタQ1.■ドレインがワード線I Vc*
まfcトランジスタQ1□のド1ツインH7kT、源v
9DとトランジスタQ、3Th介して接続される。トラ
ンジスタQ13のゲートにプリチャージ信号l71Pが
入力式れる。第2図の回路でにワード線活性化信号へよ
電源電圧以上のレベルにすることができること全以下説
明する。デコーダN OrL節点の信号φNDIが1”
レベルで、ワード線選択信号鏝4□が゛1″レベルの場
合にワード線1が選択される。このときワードm1はワ
ード線活性化信号〜がトランジスタQ、。、Qlを介し
て入力され゛′l″レベルVCする。このときフリップ
フロッグ回路1のトランジスタQ1□のゲートがtt
、prレヘルVCするカラ、)ランジスタQ1□fl
、t 7 VC3L対のトランジスタQ11げオフにな
る。従ってワード線1に直流霜、流に流れず、ワード線
清注化情号φwt市源電圧以上のハイ・フロート信号を
用イテもワード線10レベルに電源電圧以上のレベルを
保持でさる。またデコーダN OR節点の信号φND、
カt(o n v ヘルで非選択の場合、フリッフロッ
グ回路1のトランジスタQ1□はオン、トランジスタQ
1□はオフとなるからワード線1がグラウンドレベルに
固定される。このよ51’C第2図の回路はセンス増幅
器活性化前にワード線fc電源電圧以上のレベルI’C
するという目的を達しているが。
接続されていたが、この回路でにフリップフロップ回路
1〜4の一端子がワード線1〜4に接続されろ。このフ
リップフロップ回路はすべて同一であるが、フリップフ
ロップ回路1について説明するとトランジスタQ1□l
Q1□は7リツノ70ツブの対のトランジスタであり、
トランジスタQ1.■ドレインがワード線I Vc*
まfcトランジスタQ1□のド1ツインH7kT、源v
9DとトランジスタQ、3Th介して接続される。トラ
ンジスタQ13のゲートにプリチャージ信号l71Pが
入力式れる。第2図の回路でにワード線活性化信号へよ
電源電圧以上のレベルにすることができること全以下説
明する。デコーダN OrL節点の信号φNDIが1”
レベルで、ワード線選択信号鏝4□が゛1″レベルの場
合にワード線1が選択される。このときワードm1はワ
ード線活性化信号〜がトランジスタQ、。、Qlを介し
て入力され゛′l″レベルVCする。このときフリップ
フロッグ回路1のトランジスタQ1□のゲートがtt
、prレヘルVCするカラ、)ランジスタQ1□fl
、t 7 VC3L対のトランジスタQ11げオフにな
る。従ってワード線1に直流霜、流に流れず、ワード線
清注化情号φwt市源電圧以上のハイ・フロート信号を
用イテもワード線10レベルに電源電圧以上のレベルを
保持でさる。またデコーダN OR節点の信号φND、
カt(o n v ヘルで非選択の場合、フリッフロッ
グ回路1のトランジスタQ1□はオン、トランジスタQ
1□はオフとなるからワード線1がグラウンドレベルに
固定される。このよ51’C第2図の回路はセンス増幅
器活性化前にワード線fc電源電圧以上のレベルI’C
するという目的を達しているが。
ワード線1本ごとにフリップフロップ回路を接続するこ
とげ回路素子数全増加σせ、またワード線間の間隔を減
少させることに制限を与えるから、チップザイズを犬き
く(7ないかぎりメモリを大容量化で@ないという欠点
を有する。
とげ回路素子数全増加σせ、またワード線間の間隔を減
少させることに制限を与えるから、チップザイズを犬き
く(7ないかぎりメモリを大容量化で@ないという欠点
を有する。
本発明の目的a上記の欠点を除去し、センス増幅器の活
性化前にワード線を電源電圧以上のレベルにしてメモリ
セルの信号を効率的に使用し、しかも大容量化に適した
MOSメモリ回路ケ提供することにめる0 本発明によるMOBメモリ回路は選択6丁能な手段を有
する複数個のワード線を連ねる節点・ワード線活性化信
号入力端子間にテコーダ出力vcエク開閉されるトラン
ジスタと、該節点・グラウンド間にフリップフロッグ回
路と全備え、該フリップフロップ回路は出力の一端が前
記節点に接続でれ。
性化前にワード線を電源電圧以上のレベルにしてメモリ
セルの信号を効率的に使用し、しかも大容量化に適した
MOSメモリ回路ケ提供することにめる0 本発明によるMOBメモリ回路は選択6丁能な手段を有
する複数個のワード線を連ねる節点・ワード線活性化信
号入力端子間にテコーダ出力vcエク開閉されるトラン
ジスタと、該節点・グラウンド間にフリップフロッグ回
路と全備え、該フリップフロップ回路は出力の一端が前
記節点に接続でれ。
他端が同回路をプリチャージする手段に接続されている
ことを!特徴とする。
ことを!特徴とする。
本発明に工ろ回路を図面により詳しく説明する。
第3図が本発明の一実施例である。第3陶μm列(mは
4の倍数)に配列妊れたワード線の9ち同一デコーダで
♂ぺ択されたワー ド線4本分の選択回路の中にフリッ
プフロップ回路を1個接続した例である。ワード線1〜
4にはそれぞれワード線選択信号りA1〜ρA4がゲー
トに入力するトランジスタQ、−Q4が接続され、4本
のワード線の節点N1とワード線活性化信号ρいの入力
端子との間にデコーダN0IL節点の信号’ND1がゲ
ートに入力ずろトランジスタQ1oが接続される。さら
に節点N1とグラウンドとの間1’cH1コのフリップ
フロップ回路5を設けろ。このフリップフロッグ回路5
の対になるトランシフタQ1011Q102のうち一万
のトランジスタQ1.1のドレインμ節点N11c 、
他方のトランジスタQ102のドレインぼチャージ信号
lPが入力するゲートをもつトランジスタQ1oJ!:
介して’AU RV DDに接続される0、 次にこの回路の動作を2コの場合VCわけて説明する。
4の倍数)に配列妊れたワード線の9ち同一デコーダで
♂ぺ択されたワー ド線4本分の選択回路の中にフリッ
プフロップ回路を1個接続した例である。ワード線1〜
4にはそれぞれワード線選択信号りA1〜ρA4がゲー
トに入力するトランジスタQ、−Q4が接続され、4本
のワード線の節点N1とワード線活性化信号ρいの入力
端子との間にデコーダN0IL節点の信号’ND1がゲ
ートに入力ずろトランジスタQ1oが接続される。さら
に節点N1とグラウンドとの間1’cH1コのフリップ
フロップ回路5を設けろ。このフリップフロッグ回路5
の対になるトランシフタQ1011Q102のうち一万
のトランジスタQ1.1のドレインμ節点N11c 、
他方のトランジスタQ102のドレインぼチャージ信号
lPが入力するゲートをもつトランジスタQ1oJ!:
介して’AU RV DDに接続される0、 次にこの回路の動作を2コの場合VCわけて説明する。
先ずρNDIが非選択の場合、センス増幅器が活性時に
ぼワード線1〜4 PI図示していないティ ′ジット
線との′X駐容斬によるカップリングによりグラウンド
レベルから負のレベルに、従ってまた節点N1のレベル
も負になるようVCV′X、たらく。しかしフリップフ
ロップ回路5のトランジスタQ1o3のゲートvcプリ
チャーシイg号pPがl″で、トランジスタQ1otが
オンの状態にあf)節点1’JfLグラウントサレテイ
ル。従って節点N、はグラウンドレベルVC固定された
状態を保持している。次にデコーダN 01L節点の信
号φNIIHが゛l″レベルで、ワード線1〜4のうち
仮りにワード線選択信号ρえ、が°゛l″l″レヘルド
線1が選択σれ1こ場合にはワード線活囲化信号へ趙ト
ランジスタQ1o + Ql k介してワード線1f:
I11”レベルにする0このときフリップフロッグ回路
5の対のトランジスタQ1o、Q、。2は反転して、ト
ランジスタQ+otがオフ、トランジスタQ1o2がオ
ンの状態(C々る。フリラグフロッグ回路5μワード線
活曲化信号いがこ幻して単に谷星注の負荷になるだけで
ある。−万ワード+iJi!2〜4に]角折びれlかっ
たのでグラウンドレベルから負のレベルになり節点N1
のレベルケ負にしようとするが、節点N1[附加された
フリップフロップ回路5の容置に比較しそこれらのワー
ド線2〜4の答惜は非常に微少であり1節点N1のレベ
ルを殆ど下げない。以上のことからワード線活性化信号
へ次電源電圧以上のハイ・フロート信号にすることが可
能である。
ぼワード線1〜4 PI図示していないティ ′ジット
線との′X駐容斬によるカップリングによりグラウンド
レベルから負のレベルに、従ってまた節点N1のレベル
も負になるようVCV′X、たらく。しかしフリップフ
ロップ回路5のトランジスタQ1o3のゲートvcプリ
チャーシイg号pPがl″で、トランジスタQ1otが
オンの状態にあf)節点1’JfLグラウントサレテイ
ル。従って節点N、はグラウンドレベルVC固定された
状態を保持している。次にデコーダN 01L節点の信
号φNIIHが゛l″レベルで、ワード線1〜4のうち
仮りにワード線選択信号ρえ、が°゛l″l″レヘルド
線1が選択σれ1こ場合にはワード線活囲化信号へ趙ト
ランジスタQ1o + Ql k介してワード線1f:
I11”レベルにする0このときフリップフロッグ回路
5の対のトランジスタQ1o、Q、。2は反転して、ト
ランジスタQ+otがオフ、トランジスタQ1o2がオ
ンの状態(C々る。フリラグフロッグ回路5μワード線
活曲化信号いがこ幻して単に谷星注の負荷になるだけで
ある。−万ワード+iJi!2〜4に]角折びれlかっ
たのでグラウンドレベルから負のレベルになり節点N1
のレベルケ負にしようとするが、節点N1[附加された
フリップフロップ回路5の容置に比較しそこれらのワー
ド線2〜4の答惜は非常に微少であり1節点N1のレベ
ルを殆ど下げない。以上のことからワード線活性化信号
へ次電源電圧以上のハイ・フロート信号にすることが可
能である。
本発明の実施例にm列(rnは4の倍数)に配列きれた
ワード線のうちワード線4本分の選択回路内にフリップ
フロップ回路をlコ接続しているが。
ワード線のうちワード線4本分の選択回路内にフリップ
フロップ回路をlコ接続しているが。
In列(mにnの倍数)に配列されたワード線のうち同
一デコーダで選択されたワード線n本分の選択回路中V
c7リツプフロツプ回路を1個接続した場合も本発明は
同様に成立することにいうまでもない。
一デコーダで選択されたワード線n本分の選択回路中V
c7リツプフロツプ回路を1個接続した場合も本発明は
同様に成立することにいうまでもない。
以上説明したように1本発明によるメモリ回路1PJ−
デコーダで選択されfc複数個のワード線の選択回路に
ただ1個のフリップフロップ回路全附加することによっ
て、センス増幅器の活性化前にワード線のレベルを電流
甫圧以」二V?−′1−ることKj9効率的にメモリセ
ル信号を利用することを可能としたものである。これY
CよV素子数の極めて少ない大容量のMOSメモリ回路
′?f:笑現することができる。
デコーダで選択されfc複数個のワード線の選択回路に
ただ1個のフリップフロップ回路全附加することによっ
て、センス増幅器の活性化前にワード線のレベルを電流
甫圧以」二V?−′1−ることKj9効率的にメモリセ
ル信号を利用することを可能としたものである。これY
CよV素子数の極めて少ない大容量のMOSメモリ回路
′?f:笑現することができる。
第1図は従来のMOSメモリ回路回路ケス、第2図はワ
ード線のレベルを電源電圧以上にすることのできる従来
のMOSメモリ回路を示す図、第3図は本発明の実施例
を示す図である。1〜5・・・フリップフロッグ回路5
〜・・・ワード線活注化信号。 φNDI・・・デコーダNOR節点の信号、pい1〜ρ
44・・・ワード線選択信号、nF・・・ワード線フロ
ーテインク防止用信号、右1・・プリチャージ信号、Q
1〜Q4 + QIOrQIOI國103 ”・トラン
ジスタ、N1・・・1m点。 吟2F)7 図 +7−7季亀l ワ斗季泉Z ワード奮
[ワーL寺泉4篤 3 図 クー1−棄褒f 口斗櫓? ワ斗(槃3
w−p°棄檗4520−
ード線のレベルを電源電圧以上にすることのできる従来
のMOSメモリ回路を示す図、第3図は本発明の実施例
を示す図である。1〜5・・・フリップフロッグ回路5
〜・・・ワード線活注化信号。 φNDI・・・デコーダNOR節点の信号、pい1〜ρ
44・・・ワード線選択信号、nF・・・ワード線フロ
ーテインク防止用信号、右1・・プリチャージ信号、Q
1〜Q4 + QIOrQIOI國103 ”・トラン
ジスタ、N1・・・1m点。 吟2F)7 図 +7−7季亀l ワ斗季泉Z ワード奮
[ワーL寺泉4篤 3 図 クー1−棄褒f 口斗櫓? ワ斗(槃3
w−p°棄檗4520−
Claims (1)
- 選択可能な手段を有する複数個のワード線を連ねる節点
・ワード線活性化信号入力端子間にデコーダ出力vc、
cv開閉されるトランジスタと、該節点・グラウンド間
vc7リツプフロツク回路とを備え、該フリップフロッ
プ回路に出力の一端が前記節点に接続され、他端が同回
路全プリチャージする手段に接続されていることを特徴
とするMOSメモリ回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57189717A JPS5979488A (ja) | 1982-10-28 | 1982-10-28 | Mosメモリ回路 |
US06/546,759 US4610002A (en) | 1982-10-28 | 1983-10-28 | Dynamic memory circuit with improved noise-prevention circuit arrangement for word lines |
EP83110822A EP0107864A3 (en) | 1982-10-28 | 1983-10-28 | Dynamic memory circuit with improved noise-prevention circuit arrangement for word lines |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57189717A JPS5979488A (ja) | 1982-10-28 | 1982-10-28 | Mosメモリ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5979488A true JPS5979488A (ja) | 1984-05-08 |
Family
ID=16246007
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57189717A Pending JPS5979488A (ja) | 1982-10-28 | 1982-10-28 | Mosメモリ回路 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4610002A (ja) |
EP (1) | EP0107864A3 (ja) |
JP (1) | JPS5979488A (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0210454B1 (en) * | 1985-07-01 | 1991-01-30 | Nec Corporation | Memory circuit with improved word line noise preventing circuits |
JPS62165788A (ja) * | 1986-01-16 | 1987-07-22 | Sharp Corp | 半導体集積回路装置 |
JP3107556B2 (ja) * | 1990-06-01 | 2000-11-13 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
JP2829135B2 (ja) * | 1990-12-27 | 1998-11-25 | 株式会社東芝 | 半導体記憶装置 |
JPH07254275A (ja) * | 1994-01-31 | 1995-10-03 | Toshiba Corp | 半導体記憶装置 |
US5544112A (en) * | 1995-06-02 | 1996-08-06 | International Business Machines Corporation | Word line driver circuit |
EP0953983A3 (en) * | 1996-03-01 | 2005-10-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with clamping circuit for preventing malfunction |
US7142446B2 (en) * | 2004-07-29 | 2006-11-28 | Micron Technology, Inc. | Apparatus and method to reduce undesirable effects caused by a fault in a memory device |
TWI543166B (zh) | 2010-09-13 | 2016-07-21 | 半導體能源研究所股份有限公司 | 半導體裝置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5458321A (en) * | 1977-10-19 | 1979-05-11 | Hitachi Ltd | Ram semiconductor integrated circuit |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5539073B2 (ja) * | 1974-12-25 | 1980-10-08 | ||
JPS56117390A (en) * | 1980-02-16 | 1981-09-14 | Fujitsu Ltd | Semiconductor memory device |
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-
1982
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-
1983
- 1983-10-28 EP EP83110822A patent/EP0107864A3/en not_active Withdrawn
- 1983-10-28 US US06/546,759 patent/US4610002A/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Also Published As
Publication number | Publication date |
---|---|
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