DE3028778C2

DE3028778C2 - Decodiereinrichtung

Info

Publication number: DE3028778C2
Application number: DE19803028778
Authority: DE
Inventors: David Dr. Edwards; Rüdiger Dr.rer.nat. 8000 München Hofmann
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1980-07-29
Filing date: 1980-07-29
Publication date: 1983-06-16
Also published as: DE3028778A1

Description

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Die Erfindung betrifft eine Decodiereinrichtung, bestehend aus Decodergattern und diesen nachgeschalteten Halteschaltungen, die die jeweiligen Decoderaus- gänge auf definierte Ausgangspotentiale halten.

In hochintegrierten MOS-Speicherbausteinen müssen die einzelnen Speicherzellen mit möglichst kleinem Flächenbedarf ausgelegt werden. Dies führt dazu, daß die notwendigen Aussteuerleitungen für die Zellen (Wortleitungen, Bitleitungen) in sehr engem Raster anzuordnen sind.

Um während der Speicheroperation Störsignale auf diesen Leitungen auszuschließen, müssen die Ausgänge des Wortdecoders (Wortleitungen) bzw. die Ausgänge des Bitdecoders (Bit-Schalter) auf ein festes Bezugspotential gelegt werden. Dieses Bezugspotential ist bei ausgewählten Leitungen die Betriebsspannung, bei nicht ausgewählten das Massepotential. Da die hierzu nötigen Schaltungen (Treiberschaltungen, Halteschaltungen) aus mehreren Bauelementen aufgebaut sind (Transistoren, Kondensatoren), lassen sie sich im allgemeinen nicht im gewünschten, engen Leitungsraster der

Zellenfeldleitunjgen unterbringen.

Das Zellenfel'draster muß daher aufgeweitet werden, um den notwendigen Platz für eine störsichere Halteschaltung zu schaffen. Eine solche Halteschaltung ist die sogenannte »zurückgekoppelte Niederhalteschaltung« (DE-AS 23 24 300) mit flip-flop-artiger Struktur. In F i g. 1 ist ein Decodergatter 1 dargestellt, dem eine solche Halteschaltung 2, bestehend aus einem Schalttransistor und der rückgekoppelten Niederhalteschaltung nachgeschaltet ist Sein Platzaufwand ist nicht unbeträchtlich, da es pro Leitung drei Bauelemente (Flip-Flop aus zwei Transistoren und ein weiterer Transistor) mit der die Flip-Flop-Struktur ergebenden kreuzkoppelnden Leitungsführung benötigt

Diese kreuzkoppelnde Leitungsfuhrung läßt sich nur -.n einem zusätzlichen Leitungsschacht unterbringen. Außerdem muß das Flip-Flop über die ausgewählte Leitung umgeworfen werden, was bei langen, widerstandsbehafteten Leitungen zu Geschwindigkeitsverlusten bei der Speicheroperation führt

Eine vom Platzaufwand her günstigere Lösung ist in der DE-OS 23 31 442 gezeigt Bei der Halteschaltung wird ein Quertransistor zwischen Decodergatter und Decoderausgangsleitung benützt Diese Lösung bietet jedoch weniger Sicherheit, da die nicht ausgewählten _€ Leitungen relativ hochohmig (Serienschaltung dreier ' Transistoren) sin Masse geklemmt werden und die ausgewählten Leitungen bei ungünstigen Flankensteilheiten des Auswahltaktes nicht den geforderten Pegel erreichen können. Außerdem wird der Quertransistor am Ende des Speicheraufrufs, wenn der Decoderauswahltakt WA abgeschaltet wird, unwirksam. Die Leitungen können danach frei »schwimmen«.

Eine andere Lösung wie in der DE-OS 24 43 490 gezeigt, benützt ebenfalls nur einen Haltetransistor pro Decoderausgang. Da er jedoch nicht vom Decodergatter her, sondern durch einen eigenen Takt S3 gesteuert wird, läßt er sich; ohne großen Verdrahtungsaufwand auf engerem Platz als die oben beschriebene Schaltung unterbringen. Der Ansteuertakt 53 ist für alle Haltetransistoren und damit sowohl für ausgewählte als auch nichtausgewählte Decoderausgänge gemeinsam. Nachteilig bei dieser Lösung wirkt sich aus, daß sowohl die nichtausgewählten als auch die ausgewählten Leitungen hochohmig (Ansteuertakt 53 auf niedrigem Potential) während der Speicheroperation an Masse geklemmt sind. Dies führt dazu, daß im Falle der Nichtauswahl schnelle Störungen nicht abgeblockt, im Falte der Auswahl die Leitungen durch einen Gleichstrom belastet werden (Geschwindigkeit Verlustleistung).

Aufgabe der vorliegenden Erfindung ist es, eine Decodiereinrichtung zu schaffen, die es erlaubt, auch platzaufwendigi: Halteschaltungen auf engstem Raum unterzubringen.

Zur Lösung dieser Aufgabe wird die Decodiereinrichtung derart ausgebildet, daß für η Spaten bzw. für π Zeilen einer gpcichermatrix jeweils nur-Wortdecodergatter bzw.- Bitdecodergatter vorgesehen sind, daß jedem dieser Decodergatter zwei Halteschaltungen zugeordnet sind, zu deren Decodierung die freigewordenen Adressen als Wortauswahltakte dienen, und daß auf dem jeweiligen Chip nach jedem Decodergatter ein Schacht für Verdrahtungszwecke der Halteschaltungen freigelassen ist.

Durch diese Maßnahmen ist nur noch pro zwei Wortleitungen ein Verdrahtungsschacht erforderlich, wodurch die Zahl der Verdrahtungsschächte halbiert

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und damit das Platzangebot vergrößert wird. Dadurch können selbst platzaufwendige Halteschaltungen untergebracht werden, ohne daß das Leitungsraster allzu stark aufgeweitet werden muß.

Eine vorteilhafte Halteschaltung ist dabei derart ausgebildet, daß sie aus einem volldynamisch arbeitenden Inverter für das decodierte Signal und je mindestens zwei Schalttransistoren, die von je einem Wortauswahltakt angesteuert sind sowie je einem zwischen Schalttransistorausgang und Masse liegenden Haltetransistor besteht, und daß die Torelektroden der Haltetransistoren über eine gemeinsame Leitung mit dem Ausgang des Inverters verbunden sind. Der Inverter besteht dabei aus zwei in Reihe geschalteten Transistoren, von denen die Torelektrode des einen von einem ersten Takt PR und die Torelektrode des anderen über einen dritten Transistor 73 von einem aus der abfallenden Flanke des Decodersignals gewonnenen zweiten Taktsignal angesteuert wird.

Dieses Signal ist bei heutigen Bausteinen in den Peripherieschaltungen immer vorhanden, da es zur Ansteuerung der Wortauswahl-Flanke notwendig ist Der Inverter besteht aus insgesamt drei Transistoren und läßt sich bei entsprechender Organisation der Decoder platzsparender als ein »Quiet-Word«-F!ip-Flop auslegen. Da der Halteschalter bereits bei Beginn des Wortauswahltakts gesetzt ist, tritt nicht wie beim »Quiet-Word«-Flip-FIop ein Geschwindigkeitsverlust auf der Wortleitung ein.

Eine weitere vorteilhafte Halteschaltung kann auch derart ausgebildet sein, daß der Inverter aus einer UN D-Verknüpfung besteht, der das decodierte Signal und ein von der Decoderentladung getastetes Taktsignal zugeführt ist

Dabei kann die UN D-Verknüpfung aus nur einem Transistor bestehen, dessen Torelektrode das decodierte Signal und dessen Senkenelektrode ein Taktsignal zugeführt ist

Diese Halteschaltung weist noch weniger Transistoren auf, als die vorhergehende und ist daher noch platzsparender. Auch bei dieser Schaltung wird die Anstiegsflanke des Wortleitungssignals nicht beeinflußt. Anhand der Fig.2 sowie der Ausführungsbeispiele nach den F i g. 3 bis 8 wird die Erfindung näher erläutert Es zeigt

F i g. 1 ein herkömmliches Decodergatter mit einer nachgeschalteten nach dem Prinzip der rückgekoppelten Niederhalteschaltung in Flip-Flop-Struktur aufgebauten Halteschaltung,

F i g. 2 eine herkömmliche Decodiereinrichtung, bei der jedem Decodergatter eine eigene Halteschaltung nachgeschaltet ist,

F i g. 3 eine Decodiereinrichtung nach der Erfindung, bei der jedem Decodergatter zwei Halteschaltungen nachgeschaltet sind,

F i g. 4 eine modifizierte rückgekoppelte Niederhalteschaltung,

Fig.5 eine erste Halteschaltung nach der Erfindung,

Fig.6 das Taktdiagramm für die Anordnung nach Fig. 5,

Fi g_ä 7 eine zweite Halteschaltung nach der Erfindung,

F i g. 8 das Taktdiagramm nach einer Anordnung nach F i g. 7.

F i g. 2 zeigt zwei von π Decodergattern herkömmlieher Art mit jeweils riachgeschalteten Halteschaltungen 2. Jedem der Decodergatter sind η Adreß-Signale entSDrechend der Anzahl der Decodiertransistoren

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60 zugeführt. Die jeweiligen Wortleitungen WLq bis WL_n sind an die Sßnkenelektroden der SchalttransistGren S geführt

Eine erfindungsgemäße Decodiereinrichtung zeigt F i g. 3. Den einzelnen Decodergattern 1 sind dabei nur noch (n—\) Adreß-Signale zugeführt und jedem der Decodergatter sind zwei Halteschaltungen nachgeschaltet Den Decodergattern werden jetzt zwei Wortauswahltakte WAo und WA\ zugeführt, die zugleich von der jeweils η-ten Adresse und deren Komplement dazu angesteuert werden. Bei gleicher Anzahl der Wortleitungen halbiert sich damit die Anzahl der Decodergatter. Nach jedem Decodergatter wird außerdem ein Verdrahtungskanal freigehalten, der jeweils für die kreuzkoppelnden Leitungen der beiden Halteschaltungen gemeinsam ist Dadurch halbiert sich auch die Zahl der erforderlichen freizuhaltenden Verdrahtungsschächte.

Durch diese platzsparende Ausführung ist es möglich, auch modifizierte rückgekoppelte Niederhalteschaltungen zu verwenden, die für zwei Wortle-ungen anstelle von sechs fünf Transistoren aufweisen, so uaT> für jeweils zwei Wortleitungen ein Transistor eingespart wird. Die Rückführung dieser modifizierten Flip-Flops erfolgt dabei in dem vorgesehenen freigehaltenen Leitungssehacht E'«i solches Flip-Flop ist in F i g. 4 dargestellt Über einen Transistor 7*4 mit dem Steuertakt PR wird die Spannung VDD an die Senkenelektrode zweier Transistoren TS und Ti geführt, die zugleich mit den Torelektroden zweier weiterer Transistoren 7*5 und 7*7 verbunden sind. Alle vier Transistoren liegen quellenseitig an Masse und die Wortleitungen sind jeweils mit den Senkenelektroden der Transistoren 7*5, Tl und den Torelektroden der Transistoren 7*6 und TS verbunden. Durch diese Ausgestaltung wird für jeweils zwei Wortleitungen nur eine Flip-Flop-Rückführung benötigt

Eine vereinfachte Halteschaltung ist in F i g. 5 gezeigt Dem Decoder 1, dem (n-1)-Adressen zugeführt sL-id, ist ein Inverter, der aus zwei Transistoren Ti, 7*2 besteht, wobei der zweite Transistor T2 über einen dritten Transistor 7*3 mit dem decodierten Signal angesteuert wird, nachgeschaltet Der Inverterausgang führt an die Torelektroden zweier Haltetransistoren H, deren Quellenelektroden an Masse und deren Senkenelektroden mit den Wortleitungen WLo und WLi verbunden sind. Die Quellenelektroden zweier Schalttransistoren 5 sind ebenfalls mit den Wortleitungen IVLo und VVLi verbunden, während an deren Senkenelektroden die Wortauswahltakte WA₀ und WA\ geführt werden, die wiederum von der noch verbleibenden Adresse AN bzw. AN gesteuert werden. Das decodierte Signal wird außerdem über zwei weitere Transistor e-i T9, TiO an die Torelektroden der Schalttransistoren 5 geführt Die vorgeschlagene Halteschaltung 2 besteht somit aus einem volldynamisch arbeitenden Inverter mit einem Taktsignal WDK, das aus der abfallenden Flanke der Decoderentladung gewonnen wird.

Das zugehörige Tdktdiagramm ist aus F i g. 6 zu entnehmen. Die strichlierte Linie zeigt den Verlauf bei Adressierung.

Eine weitere Möglichkeit der Ausbildung der Halteschaltung 2 ist in F i g. 7 gezeigt. Sie unterscheidet sich von der Anordnung nach F i g. 5 lediglich im Aufbau des Inverters, der im vorliegenden Fall aus einer volldynamisch arbeitenden UND-Verknüpfung zwischen dem decodierten Signal DEC und einem

komplementären Takt WDK sowie einem Haltetransistor H pro Schalttransistor 5 besteht. Für die richtige Funktion der Halteschaltung muß die abfallende Flanke des komplementären Taktes WDK von der Decoderentladung gesteuert werden.

Da der Inverter nur aus einem Transistor besteht, läßt sich diese Halteschaltung noch platzsparender als die vorhergehende Schaltung auslegen. Wie bei der vorhergehenden Schaltung wird die Anstiegsflanke des Wortleitungssignals WL nicht beeinflußt.

Der zeitliche Verlauf der einzelnen Takte ist aus dem Taktdiagramm nach Fig. 8 zu entnehmen. Dabei stellt die strichlierte Linie den Verlauf bei vorhandener Adressierung dar.

Die Decoderorganisation nach der Erfindung und die entsprechenden Halteschaltungen sind anhand von Wortdecodern beschrieben, die lassen sich aber analog und sinngemäß auf Bitdecoder anwenden. Die Anordnung nach der Erfindung läßt sich bei allen bekannten Technologien, z. B. AL-Gate, SI2-Gate. V-MOS und dergleichen durchführen.

Hierzu 4 Blatt Zeichnungen

Claims

Patentansprüche;

1. Decodiereinrichtung, bestehend aus Decodergattern und diesen nachgeschalteten Halteschaltun- gen, die die jeweiligen Decoderausgänge auf definierte Ausgangspotentiale halten, dadurch gekennzeichnet, daß für η Spalten bzw. für π Zeilen einer Speichermatrix jeweils nur-Wortdecodergatter bzw.- Bitdecodergatter vorgesehen sind, daß jedem Tlieser Decodergatter (1) zwei Halteschaltungen (2) zugeordnet sind, zu deren Decodierung die freigewordenen Adressen (AN, AN') als Wortauswahltakte dienen, und daß auf dem jeweiligen Chip nach jedem Decodergatter (1) ein Schacht für Verdrahtungszwecke der Halteschaltungen (2) freigelassen ist.

2. Decodiereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Halteschaltung aus einem volldynamisch arbeitenden Inverter für das decodierte Signa*und je mindestens zwei Schalttransistoren (S), die von je einem Worlauswahkakl (WA i, WA 2) angesteuert sind sowie je einem zwischen Schalttransistorausgang und Masse liegenden Haltetransistor (H) besteht und daß die Torelektroden der Haltetransistoren (H)öber eine gemeinsame Leitung mit dem Ausgang des Inverters verbunden sind.

3. Decodiereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der Inverter aus drei Transistoren besteht, und daß der Inverter von einem aus der abfallenden Flanke des Signals bei Decoderentladung gewonnenen Taktsignal angesteuert wird.

4. Decodiereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß der Inverter aus einer UND-Verknüpfung besteht, der das dfcodierte Signal und 3s ein von der Decoderentladung getastetes Taktsignal zugeführt ist

5. Decodiereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die UN D-Verknüpfung aus nur einem Transistor (T4) besteht, dessen Torelektrode das decodierte Signal (DEQund dessen Senkenelektrode das komplementäre Taktsignal (WDK) zugeführt ist