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Decodiereinrichtung
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Die Erfindung betrifft eine Decodiereinrichtung, bestehend aus Decodergattern
und diesen nachgeschalteten Halteschaltungen, die die jeweiligen Decoderausgänge
auf definierte Ausgangspotentiale halten.
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In hochintegrierten MOS-Speicherbausteinen müssen die einzelnen Speicherzellen
mit möglichst kleinem Flächendarf ausgelegt werden. Dies führt dazu, daß die notwendigen
Aus steuerleitungen für die Zellen (Wortleitungen, Bitleitungen) in sehr engem Raster
anzuordnen sind.
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Um während der Speicheroperation Störsignale auf diesen Leitungen
auszuschließen, müssen die Ausgänge des Wortdecoders (Wortleitungen) bzw. die Ausgänge
des Bitdecoders (Bit-Schalter) auf ein festes Bezugspotential gelegt werden. Dieses
Bezugspotential ist bei ausgewählten Leitungen die Betriebsspannuflg, bei nicht
ausgewählten das Massepotential. Da die hierzu nötigen Schaltungen (Treiberschaltungen,
Halteschaltungen) aus mehreren Bauelementen aufgebaut sind (Transistoren, Kondensatoren),
lassen sie sich im allgemeinen nicht im gewUnschten, engen Leitungsraster der Zellenfeldleitungen
unterbringen.
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Das Zellenfeldraster muß daher aufgeweitet werden,um den notwendigen
Platz für eine störsichere Halteschaltung zu schaffen. Eine solche Halteschaltung
ist das sogenannte "Quiet-Word"-Flip-Flop. In Fig. 1 ist ein Decodergatter 1 dargestellt,
dem eine Halteschaltung 2, bestehend aus einem Schalttransistor und dem Quiet-Word=Flip-Flop
nachgeschaltet ist. Sein Platzaufwand isXnicht unbeträchlich, da es pro Leitung
drei Bauelemente (Transistoren) mit einer internen Leitungsrückführung benötigt.
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Diese Leitungsrückführung läßt sich nur in einem zusätzlichen Leitungsschacht
unterbringen. Außerdem muß das Flip-Flop über die ausgewählte Leitung umgeworfen
werden, was bei langen, widerstandsbehafteten Leitungen zu Geschwindigkeitsverlusten
bei der Speicheroperation führt.
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Eine vom Platzaufwand her günstigere Lösung ist in der DOS 23 31 442
gezeigt. Bei der Halteschaltung wird ein Quertransistor zwischen Decodergatter und
Decoderausgangsleitung benützt. Diese Lösung bietet jedoch weniger Sicherheit, da
die nichtlausgewählten Leitungen relativ hochohmig (Serienschaltung dreier Transistoren)
an Masse geklemmt werden und die ausgewählten Leitungen bei ungünstigen Flankensteilheiten
des Auswahltaktes nicht den geforderten Pegel erreichen können. Außerdem wird der
Quertransistor am Ende des Speicheraufrufs, wenn der Decoderauswahltakt WA abgeschaltet
wird, unwirksam. Die Leitungen können danach frei "schwimmen".
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Eine andere Lösung wie in der DOS 2443490 gezeigt, benützt, ebenfalls
nur einen Haltetransistor pro Decoder ausgang . Da er jedoch nicht vom Decodergatter
her, sondern durch einen eigenen Takt S3 gesteuert wird, läßt er sich ohne großen
Verdrahtungsaufwand auf engerem Platz Schaltung unterbringen.
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als die oben beschriebene/Der Ansteuertakt S3 ist für alle Haltetransistoren
und damit sowohl für ausgewählte als auch nichtausgewählte Decoderausgänge gemeinsam.
Nachteilig bei dieser Lösung wirkt sich aus, daß sowohl die nichtausgewählten als
auch die ausgewählten Leitungen hochohmig (Ansteu takt S3 auf niedrigem Potential)
während der Speicheroperation an Masse geklemmt sind.
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Dies führt dazu, daß im Falle der Nichtauswahl schnelle Störungen
nicht abgeblockt, im Falle der Auswahl die Leitungen durch einen Gleichstrom belastet
werden (Geschwindigkeit, Verlustleistung) Aufgabe der vorliegenden Erfindung ist
es, eine Decodier-
einrichtung zu schaffen, die es erlaubt, auch
platzaufwendige Halteschaltungen auf engstem Raum unterzubringen.
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Zur Lösung dieser Aufgabe wird die Decodiereinrichtung derart ausgebildet,
daß für n Spalten bzw. für n Zeilen einer Speichermatrix jeweils nur n - Wortdecodergatter
bzw.
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n Bitdecodergatter vorgesehen sind, daß Jedem dieser Decodergatter
zwei Halteschaltungen zugeordnet sind, zu deren Decodierung die freigewordenen Adressen
als Wortauswahltakte dienen, und daß auf dem jeweiligen Chip nach jedem Decodergatter
ein Schacht für Verdrahtungszwecke der Halteschaltungen freigelassen ist.
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Durch diese Maßnahmen ist nur noch pro zwei Wortleitungen ein Verdrahtungsschacht
erforderlich, wodurch die Zahl der Verdrahtungsschächte halbiert und damit das Platzangebot
vergrößert wird. Dadurch können selbst platzaufwendige Halteschaltungen untergebracht
werden, ohne daß das Leitungsraster allzu stark aufgeweitet werden muß.
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Eine vorteilhafte Halteschaltung ist dabei derart ausgebildet, daß
sie aus einem volldynamisch arbeitenden Inverter für das decodierte Signal und je
mindestens zwei Schalttransistoren, die von Je einem Wortauswahltakt angesteuert
sind sowie Je einem zwischen Schalttransistorausgang und Masse liegenden Haltetransistor
besteht, und daß die Torelektroden der Haltetransistoren über eine gemeinsame Leitung
mit dem Ausgang des Inverters verbunden sind. Der Inverter besteht dabei aus zwei
in Reihe geschalteten Transistoren, von denen die Torelektrode des einen von einem
ersten Takt PR und die Torelektrode des anderen über einen dritten Transistor T3
von einem aus der abfallenden Flanke des Decodersignals gewonnenen zweiten Taktsignal
angesteuert wird.
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Dieses Signal ist bei heutigen Bausteinen in den Peri-
pherieschaltungen
immer vorhanden, da es zur Ansteuerung der Wortauswahl-Flanke notwendig ist. Der
Inverter besteht aus insgesamt drei Transistoren und läßt sich bei entsprechender
Organisation der Decoder platzsparender als ein "Quiet-Words'-Flip-Flop auslegen.
Da der Halteschalter bereits bei Beginn des Wortauswahltakts gesetzt ist, tritt
nicht wie beim '.'Quiet-Wordn -Flip-Flop ein Geschwindigkeitsverlust auf der Wortleitung
ein.
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Eine weitere vorteilhafte Halteschaltung kann auch derart ausgebildet
sein, daß der Inverter aus einer UND-Verknüpfung besteht, der das decodierte Signal
und ein von der Decoderentladung getastetes Taktsignal zugeführt ist.
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Dabei kann die UND-Verknüpfung aus nur einem Transistor bestehen,
dessen Torelektrode das decodierte Signal und dessen Senkenelektrode ein Taktsignal
zugeführt ist.
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Diese Halteschaltung weist noch weniger Transistoren auf, als die
vorhergehende und ist daher noch platzsparender.
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Auch bei dieser Schaltung wird die Anstiegsflanke des Wortleitungssignals
nicht beeinflußt. Anhand der Figur 2 sowie der Ausführungsbeispiele nach den Figuren
3 bis 8 wird die Erfindung näher erläutert.
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Es zeigen: Fig. 1 ein herkömmliches Decodergatter mit einer nachgeschalteten
nach dem"Quiet-Word"-Prinzip aufgebauten Halteschaltung, Fig. 2 eine herkömmliche
Decodiereinrichtung, bei der Jedem Decodergatter eine eigene Halteschaltung nachgeschaltet
ist, Fig. 3 eine Decodiereinrichtung nach der Erfindung, bei der Jedem Decodergatter
zwei Halteschaltungen nachgeschaltet sind, Fig. 4 ein modifiziertes nQuiet-Word't-Flip-Flop,
Fig. 5 eine erste Halteschaltung nach der Erfindung,
Fig. 6 das
Taktdiagramm für die Anordnung nach Fig. 5, Fig. 7 eine zweite Halteschaltung nach
der Erfindung, Fig. 8 das Taktdiagramm nach einer Anordnung nach Fig. 7.
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Fig. 2 zeigt zwei von n Decodergattern herkömmlicher Art mit jeweils
nachgeschalteten Halteschaltungen 2. Jedem der Decodergatter sind n Adressen entsprechend
der Anzahl der Decodiertransistoren zugeführt. Die Jeweiligen Wortleitungen WLO
bis WLn sind an die Senkenelektroden der Schalttransistoren S geführt.
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Eine erfindungsgemäße Decodiereinrichtung zeigt Fig. 3.
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Den einzelnen Decodergattern 1 sind dabei nur noch (n-1) Adressen
zugeführt, und Jedem der Decodergatter sind zwei Halteschaltungen nachgeschaltet.
Den Decodergattern werden Jetzt zwei Wortauswahltakte WAO und WA1 zugeführt, die
zugleich von der Jeweils n-ten Adresse und deren Komplement dazu angesteuert werden.
Bei gleicher Anzahl der Wortleitungen habiert sich damit die Anzahl der Decodergatter.
Nach Jedem Decodergatter wird außerdem ein Verdrahtungskanal freigehalten, der Jeweils
für die Rückführleitungen der beiden Halteschlangen gemeinsam ist. Dadurch halbiert
sich auch die Zahl der erforderlichen freizuhaltenden Verdrahtungsschächte.
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Durch diese platzsparende Ausführung ist es möglich, auch modifizierte
"Quiet-Word'-Flip-Flops zu verwenden, die für zwei Wortleitungen anstelle von sechs
fünf Transistoren aufweisen, so daß für Jeweils zwei Wortleitungen ein Transistor
eingespart wird. Die Rückführung dieser modifizierten Flip-Flops erfolgt dabei in
dem vorgesehenen freigehaltenen Leitungsschacht. Ein solches Flip-Flop ist in Fig.
4 dargestellt. Uber einen Transistor T4 mit dem Steuertakt PR wird die Spannung
VDD an die Senkenelektrode zweier Transistoren T6 und T8 geführt, die gleichzeitig
mit den Torelektroden zweier weiterer Transistoren T5 und T7 verbunden sind. Alle
vier Tran-
sistoren liegen quellenseitig an Masse und die Wortleitungen
sind Jeweils mit den Senkenelektroden der Transistoren T5, T7 und den Torelektroden
der Transistoren T6 und T8 verbunden. Durch diese Ausgestaltung wird für jeweils
zwei Wortleitungen nur eine Flip-Flop-Rückführung benötigt.
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Eine vereinfachte Halteschaltung ist in Fig. 5 gezeigt.
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Dem Decoder 1, dem (n-1)-Adressen zugeführt sind, ist ein Inverter,
der aus zwei Transistoren TI, T2 besteht, wobei der zweite Transistor T2 über einen
dritten Transistor T3 mit dem decodierten Signal angesteuert wird, nachgeschaltet.
Der Inverterausgang führt an-die Torelektroden zweier Haltetransistoren H, deren
Quellenelektroden an Masse und deren Senkenelektroden mit den Wortleitungen WLO
und WLI verbunden sind. Die Quellenelektroden zweier Schalttransistoren S sind ebenfalls
mit den Wortleitungen WLO und WLI verbunden, während an deren Senkenelektroden die
Wortauswahltakte WAO und WA1 geführt werden, die wiederum von der noch verbleibenden
Adresse AN bzw. AN gesteuert werden. Das decodierte Signal wird außerdem über zwei
weitere Transistoren T9, T10 an die Torelektroden der Schalttransistoren S geführt.
Die vorgeschlagene Halteschaltung 2 besteht somit aus einem volldynamisch arbeitenden
Inverter mit einem Taktsignal WDK, das aus der abfallenden Flanke der Decoderentladung
gewonnen wird.
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Das zugehörige Taktdiagramm ist aus Fig. 6 zu entnehmen.
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Die strichlierte Linie zeigt den Verlauf bei Adressierung.
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Eine weitere Möglichkeit der Ausbildung der Halteschaltung 2 ist in
Fig. 7 gezeigt. Sie unterscheidet sich von der Anordnung nach Fig. 5 lediglich im
Aufbau des Inverters, der im vorliegenden Fall aus einer volldynamisch arbeitenden
UND-Verknüpfung zwischen dem deco-
dierten Signal DEC und einem
komplementären Takt WDK sowie einem Haltetransistor H pro Schalttransistor S besteht.
Für die richtige Funktion der Halteschaltung muß die abfallende Flanke des komplentären
Taktes WDK von der Decoderentladung gesteuert werden.
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Da der Inverter nur aus einem Transistor besteht, läßt sich diese
Halteschaltung noch platzsparender als die vorhergehende Schaltung auslegen. Wie
bei der vorhergehenden Schaltung wird die Anstiegsflanke des Wortleitungssignals
TzL nicht beeinflußt.
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Der zeitliche Verlauf der einzelnen Takte ist aus dem Taktdiagramm
nach Fig. 8 zu entnehmen. Dabei stellt die strichlierte Linie den Verlauf bei vorhandener
Adressierung dar.
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Die Decoderorganisation nach der Erfindung und die entsprechenden
Halteschaltungen sind anhand von Wortdecodern beschrieben, sie lassen sich aber
analog und sinngemäß auf Bitdecoder anwenden. Die Anordnung nach der Erfindung läßt
sich bei allen bekannten Technologien z. B. AL Gate, SI2 Gate, V-MOS und dergleichen
durchführen.
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8 Figuren 5 Patentansprüche.