DE2450528A1 - Speichergesteuerte signalverteilungseinrichtung - Google Patents

Speichergesteuerte signalverteilungseinrichtung

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DE2450528A1 DE19742450528 DE2450528A DE2450528A1 DE 2450528 A1 DE2450528 A1 DE 2450528A1 DE 19742450528 DE19742450528 DE 19742450528 DE 2450528 A DE2450528 A DE 2450528A DE 2450528 A1 DE2450528 A1 DE 2450528A1
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Description

Speichergesteuerte Signalverteilungseinrichtung
Die vorliegende Erfindung betrifft eine speichefgesteuerte Signalverteilungseinrichtung, insbesondere zur "Verteilung von Taktsignalen in Datenverarbeitungsanlagen.
In Datenverarbeitungsanlagen, die mit hohen Geschwindigkeiten arbeiten, bildet die \ferteilung von Takt- oder ZeitgeberimpuLsen zur Ablaufsteuerung ein Problem. Vorgegebene Takt- bzw. Zeitgeberimpulse müssen von der Schaltung, die diese Impulse erzeugt, mittels Leitungen an die verschiedenen Funktionseinheiten der Anlage verteilt werden. Diese Leitungen sowie im Uebertragungsweg liegende.Torschaltungen etc
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bewirken für die Taktsignale unterschiedliche Verzögerungen. Ein Parameter, der die Verzögerung bzw. Laufzeit beeinflusst, ist z. B. die Länge der Leitung.
Um die unerwünschten Verschiebungen oder Phasenunterschiede in den Zeitgebersignalen zu vermeiden, hat man abgestimmte Uebertragungsleitungen vorgesehen. Hierbei werden durch geeignete Schaltungsniassnahmen die Taktsigiiale in den kürzeren Leitungen soweit verzögert, dass sie schli.esslich bei der Benützung mit den Taktsignalen, die durch die 'längsten Leitungen übertragen werden, phasengleich sind. Die Abstimmung einer grossen Zahl von Uebertragungsleitungen ist ein zeitraubender Vorgang. Ausserdem sind die zusätzlichen passiven Abstimixielemente ungünstig bei der Grossintegration von Schaltungen (LSI), bei der überdies die zur Abstimmung erforderlichen Messpunkte kaum noch zugänglich sind.
Der Erfindung liegt die Aufgabe zugrunde, eine Einrichtung für die Verteilung von Taktgebersignalen zu schaffen, die eine einfache Anpassung an vorliegende Verhältnisse erlaubt und deren Verteilschema durch gespeicherte und damit änderbare Daten festgelegt werden
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kann, und die eine Auswahl aus und Kombination von verschiedenen Eingangssignalen erlaubt.
Gelöst wird diese Aufgabe durch die im Hauptanspruch angegebenen Merkmale.
Weitere vorteilhafte Ausgestaltungen und Weiterbildungen des Gegenstandes der Erfindung sind den Unteransprüchen zu entnehmen.
Die Signalverteilungseinrichtung nach der Erfindung gestattet in sehr vorteilhafter Weise die programmierbare Verteilung von Zeitsteuersignalen, insbesondere in Datenverarbeitungsanlagen. Sie ist an nahezu alle Betriebsund Konstruktxonsgegebenheiten, die sich aus Belastung- und Raumverhältnissen ergeben, anpaßbar. Sie kann ferner dazu verwendet werden, die in einer Datenverarbeitungsanlage erforderlichen Signalfolgen für das Hochfahren der Signalverhältnisse im Einschaltfall bereitzustellen. Außerdem ist sie geeignet, durch Kombination·der Eingangssignale, Impulse vorgegebener Länge zu erzeugen.
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Ein .Ausführungsbeispiel der Erfindung wird nachfolgend anhand von Zeichnungen beschrieben. Es zeigen:
Fig. 1 ein Blockschaltbild der beschriebenen Signalverteilungseinrichtung;
Fig. 2 die zur Steuerung der in Fig. 1 gezeigten Signalverteilungseinrichtung verwendeten Signale;
Fig. 3 Schaltungseinzelheiten eines Ausschnitts der in Fig. 1 gezeigten Matrixanordnung;
Fig. 4 genauere Einzelheiten eines Speicherelementes und eines Koordinatenschalters sowie der Spaltenausgangspuffer der in Fig. 1 gezeigten Matrixanordnung;
Fig. 5 ein Blockschaltbild der Adressiereinrichtungen der in Fig. 1 dargestellten Signalverteilungseinrichtung;
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Fig. 6 Schaltungseinzelheiten eines der in Fig. 5 gezeigten Wortdecodierer WD; und
Fig. 7 Schaltungseinzelheiten eines der in Fig. 5 gezeigten Bitdecodierer. BD.
In Fig. 1 und Fig. 3 ist das Kernstück der Einrichtung dargestellt: Eine Matrixanordnung 10 von Koordinatenschaltern 12 mit zwölf Zeilen und vierzehn Spalten (12 χ 14 - Matrix). Jedem Koordinatenschalter 12 ist eine Speicherzelle 14 zugeordnet. Jede Speicherzelle 14 kann entsprechend ihrem jeweiligen Inhalt den zugeordneten Koordinatenschalter 12 steuern. Die Funktion der Matrixanordnung 10 ist am besten aus Fig. 3 ersichtlich, in der die Koordinatenschalter 12 funktionell als je zwei separate UND-Glieder 16 und 18 gezeigt sind. Jedes der beiden UND-Glieder 16 und 18 wird von der zugehörigen Speicherzelle 14 (SP. Z. ) gesteuert. Die Eingabe- · Taktsignale Xa und Xa1 werden an die einzelnen UND-Glieder 16 und 18 angelegt, und werden von diesen je nach dom Inhalt der betreffenden Speicherzelle 14 entweder durchgelassen oder gesperrt
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Wenn die Speicherzelle eine "l" enthält und z. B. Xa = 1 ist (also Xa' = O)1 dann gibt das obere UND-Glied 16 an seinem Ausgang eine "l" ab, weil an seinen beiden Eingängen eine "1" vorliegt. Der Positiv- oder Aktivausgang 20 des Koordinatenschalters ist mit der Ya-Ausgangsleitung 22 verbunden. Gleichzeitig gelangen das "1"- Signal von der Speicherzelle 14 und das "O'f-Signal von der Leitung Xa1 an das andere UND-Glied 18, das eine "θ" auf dem Komplementgang 24 abgibt.
Die Ausgänge aller zu je einer Spalte gehörenden Koordinatenschalter-UND-Glieder sind mit der Ya-Leitung 22 bzw. der Ya'-Leitung 2 6 der betreffenden Spalte im Vielfach verbunden. Die Ausgabe-Taktsignale a und a1 werden von den betreffenden Leitungen 22 (Ya) und 26 (Ya1) abgenommen. Da es sich um eine 12 χ 14 - Matrixanordnung handelt, müssen mit jeder Ya-Leitung 22 und jeder Ya'-Leitung 26 je zwölf Koordinatenschalterausgänge 20 bzw. 24 im Vielfach verbunden werden. Die Matrixanordnung 10 hat vierzehn Spalten 22, 26, deren jeder zwölf Paare von Eingabe-Taktsignalen (Xa, Xa') zugeführt werden.
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In die Speicherzellen 14 der Matrixanordnung 10 kann mit Hilfe eines Wortdecodiertreibers 28, eines Bitdecodiertreibers 30 und eines Schieberegisters 32 eingeschrieben werden. Adressen werden mit Hilfe der Schiebetaktsignale 1 und 2 in das Schieberegister 32 eingeschoben. Eine Adresse wird in Parallelform aus dem Schieberegister entnommen; die ersten vier Bits der Adresse gehen an den Wortdecodiertreiber 28, und die letzten vier Bits gehen an den Bitdecodiertreiber 30.
Zwölf Leitungspaare mit den Signalpaaren XA und XA bilden den Ausgang des Wortdecodiertreibers 28. Diese Signale werden der Matrixanordnung 10 zugeführt zur Bestimmung der Zeile einer ausgewählten Speicherzelle 14. Der Bitdecodiertreiber 30 erzeugt zwölf Ausgangssignale YA, mit den diejenige Spalte in der Matrixanordnung 10 ausgewählt wird, welche der vorliegenden Adresse entspricht. Die Speicherzelle 14 und der Koordinatensehalter 12, welche am Schnittpunkt der ausgewählten Zeile und Spalte liegen, entsprechen der vorliegenden Speicheradresse.
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Die Eingabe-Taktsignalpaare a und a1 werden der Takt-Treiberschaltung 34 zugeführt, und von deren Ausgängen gelangen die Taktimpulspaare Xa1 Xa1 zu den Koordinatenschaltern. Derjenige Schalter, dessen zugehörige Speicherzelle 12 eine "l" enthält, ist geschlossen; die Taktimpulse durchlaufen diesen Schalter und erscheinen am Ausgang als positives Taktsignal a und als komplementäres Taktsignal a'.
Aus dem oben Gesagten ist ersichtlich, dass immer jeweils nur eine Bitstelle adressiert bzw. nur ein Bit eingeschrieben wird. Für ein vollständiges Verteilungsmuster sind also 168 Schreiboperationen erforderlich. Sobald eine Adresse in das Schieberegister SZ eingegeben ist, erscheint ein Impuls auf der Schreibfreigabeleitung, und die einzuschreibenden Daten werden durch den Wortdecodierer 28 und den Bitdecodierer 30 eingegeben. Jede Adresse besteht aus acht Bits; zur Bitzeit 8 wird das Schieberegister also voll, und dann.erscheint der Impuls auf der Schreibfreigab eleitung. In diesem Zeitpunkt findet die Adressierung in der Matrixanordnung statt, und es wird eine "l" oder eine "θ" eingeschrieben entsprechend dem auf
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.β.
der Dateneingabeleitung vorliegenden Signal ("1" oder "θ"). Die Zeit, welche benötigt wird, um einen Bitwert in die Matrixanordnung einzugeben, beträgt 9 T, wobei T gleich der Periode des Schiebetaktes ist (s. Fig. 2). Una alle 168 Bitwerte in die Matrixanordnung einzugeben, wird also ein Zeitraum von I1518 T benötigt. Wenn in einer Speicherzelle 14 eine "l" steht, so bedeutet dies, dass der zugeordnete Koordinatenschalter geschlossen ist, wodurch eine Verbindung zwischen einem Takteingang und einem Taktausgang hergestellt ist. Andererseits bedeutet eine gespeicherte "0", dass der Koordinatenschalter geöffnet und damit die Verbindung unterbrochen ist.
Wenn das Verteilungsmuster eingeschrieben ist, können die Taktsignale a, a1 mittels der Koordinatenschalter 12 einfach dadurch verteilt werden, dass das Signal auf der Taktfreigabeleitung aktiviert wird, während alle übrigen Steuerleitungen deaktiviert werden. · Währ.end der Einschreibeperiode (Taktfreigabesignal inaktiv) erscheint an allen Taktausgängen das Signal für "θ" unabhängig vom Zustand der Taktsignaleingänge. Mit anderen Worten: bei einer Schreiboperation werden die Ausgänge nicht beeinflusst. Während der Leae-
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periode, d. h. wenn das Taktfreigabesignal aktiv und das Schreibfreigabesignal inaktiv ist, werden die Werte an den Ausgängen durch die Werte an den Takteingängen beeinflusst. Die Adresse im Schieberegister 32 hat keinen Einfluss auf das Verteilungsmuster in der Matrixanordnung und somit auch keinen Einfluss auf die Taktausgabe. Wenn die Einrichtung nur zum Vex-teilen benützt wird, wird in jeder Spalte nur eine einzige "l" gespeichert. Die übrigen gespeicherten Bits sind dann alle "0". Wenn Taktimpulse unterschiedlicher Dauer benötigt werden, so kann man dies dadurch erreichen, dass man mehr als nur eine "1" pro Spalte speichert. Da zwischen einer Spalte und allen Eingängen eine "ODER11-Verknüpfung besteht (Vielfachverbindung), können Impulse unterschiedlicher Dauer dadurch erreicht werden, dass man unterschiedliche Eingabetaktsignale verwendet. Die Dauer der· Ausgangsimpulse hängt dann von dex- Dauer und vom Abstand der Eingabe-Taktimpulse ab.
Schaltungseinzelheiten eines Koordinatenpunktes der Matrixanordnung sind in Fig. 4 gezeigt. Die Transistoren Tl, T2, T3 und T4 mit den Kollektor widerständen Rl und R2 bilden eine Speicherzelle 14. Der
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Ausgang der Speicherzelle 14 ist mit einem Koordinate ns ehalte rpaar 16, 18 verbunden, das als Paar von UND-Gliedern wirkt, wie es in Fig. 3 gzeigt ist. Der Koordinatenschalter besteht aus zwei Teilen: den Eingabegliedern 16 und 18 und den Ausgabepuffern 40 und 41. Die Eingabeglieder bestehen aus den Transistoren T5 und T6 und den Widerständen R3 und R4. Jeder Ausgabepuffer besteht aus den Transistoren T7, T8 und T9 sowie den. Widerständen R5, R6, R7 und R8. Die aus einer Speicherzelle 14 und einem Paar Eingabegliedern 16 und 18 gebildete Einheit wird als Matrixzelle bezeichnet mit T2 EIN (Tl AUS) = binär "1" und mit T2 AUS (Tl EIN) = binär "θ". Um Daten in eine Speicherzelle einzugeben, wird die Leitung YA erregt, und komplementäre Signale werden auf die Leitungen XA und XA gegeben. Eine binäre "1" wird gespeichert, wenn XA erregt und XA im Ruhezustand ist. Wenn dagegen XA im Ruhezustand und XA erregt ist, wird eine binäre "0M gespeichert.
Wenn die Speicherzelle eine binäre "θ" enthält, bleiben die Ausgangs-Taktsignale a und a1 immer passiv (im Ruhezustand) und werden nicht von den Eingängen Xa und Xa1 beeinflusst. Die Ausgangs-Taktsignale entsprechen dagegen den Eingangs Signalen, wenn eine binäre "1" ge-, speichert ist. ' .
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Einzelheiten der Speicherzelle sind in Fig. 4 dargestellt. Wenn die Speicherzelle eine binäre "θ" enthält, ist T2 im A US-Zustand (Tl im EIN-Zustand), und sein Kollektor ist auf dem oberen Potential. Dadurch ist T5 im AUS-Zustand unabhängig davon, ob sich T6 im AUS- oder EIN-Zustand befindet. Da T5 im AUS-Zustand ist, ist die Basis von T8 auf dem oberen Potential; damit ist T 8 im AUS-Zustand, so dass der Ausgang des Emitter-Folgers T9, d.h. das Ausgangssignal a, auf dem unteren Pegelwert ist.
Wenn T2 im EIN-Zustand und Tl im AUS-Zustand ist, was die Bedingungen für eine gespeicherte "l" sind, ist der Kollektor von T2 auf niedrigem Potential; demzufolge ist T5 entweder im EIN- oder AUS-Zustand je nachdem, in welchem Zustand sich T6 befindet. Wenn das Signal Xa auf dem oberen Pegelwert ist, was die Eingabe einer "1" bedeutet, dann ist T6 im AUS-Zustand. Demzufolge ist die Basis von T5 auf dem oberen. Potential und T5 ist im EIN-Zustand. Der Kollektor von T5 ist dabei auf niederem Potential, dadurch auch die Basis von T8, wodurch T8 im AUS-Zustand ist. Folglich ist der Kollektor von T8 und damit auch die Basis von T9 auf dein oberen
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Potential; also ist T9 im EIN -Zustand. Das Ausgabe-Taktsignal wird vom Emitter von T9 abgenommen; es ist auf dem oberen Wert, wenn T9 im EIN-Zustand ist. Diese Tatsachen gelten sowohl für die Schaltung 16 am Xa-Eingang als auch für die Schaltung 18 am Xa'-Eingang. Ergebnis: wenn eine Speicherzelle im "1"-Zustand ist, entsprechen die betreffenden Ausgabe-Taktsignale a und a' aen . zur betreffenden Zeile gehörenden Eingabesignalen Xa bzw. Xa1.
Der Transistor T7 dient dazu, die Kollektorspannung von T5 zu begrenzen, um T5 ausserhalb der Sättigung zu halten. Dadurch wird eine wesentliche Verbesserung bezüglich der Verzögerung, welche durch die Vielfachschaltung der Transistoren T5 beeinflusst wird, · erzielt. Bekanntlich sind elf andere T5-Kollektoren von elf anderen Zellen der Anordnung an den Spaltenleitungen 22 bzw 26 im Vielfach angeschlossen, was einer ODER-Funktion entspricht, und mit den betreffenden Ausgabepuffern 40 bzw. 41 verbunden.
Die Adressiereinrichtungen für die Speicherzellen 14 der Matrixanordnung sind in Fig. 5 als Blockschaltbild gezeigt. Die verschiedenen Funktionen, welche die Blöcke in Fig. 5 ausführen, können durch zahlreiche bekannte Schaltungen verwirklicht werden.
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Die Wortdecodieranordnung WD ... WD der Adressiereinrichtungen besteht aus in Serie verbundenen Stromschaltern (Fig. G). Wie aus den Fig. 5 und 6 ersichtlich ist, werden von der Dateneingabeleitung über den Dateneingabetreiber Dl und Leitung 42 die zwölf oberen Stromschaltereingänge (Basis von Tl 6) beaufschlagt. Wenn bei einem, nämlich dem gewählten, Wortdecodierer alle vier von den Schieberegisterpuffern B kommenden Adress-Sigriale auf dem unteren Pegelwert sind, dann bewirt die aus den Transistoren TIl bis T14 bestehende UND-Schaltung, daa ein von der Stromquelle CSG abgegebener Strom von 2mA durch den oberen Stromschalter fliesst. Als Folge davon wird je nach dem anliegenden Dateneingabewert - der Signalpegel entweder auf der Leitung XA oder auf der Leitung XA auf den unteren Wert gehen. Bei den elf anderen Wortdecodierern ist je mindestens ein Adress-Signal auf dem oberen Pegelwert, so dass bei ihnen kein Strom durch die oberen Stromschalter (Tl6, T17) fliessen kann; damit bleiben sowohl XA als auch XA auf dem oberen Pegelwert. Einzelheiten, der Wortdecodierer-Schaltung sind in Fig. 6 dargestellt.
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Wenn ein Wortdecodierer ausgewählt wird (jeweils einer von zwölf), ist das Eingangssignal für die vier Transistoren TIl, Tl2, Tl3 und T14 auf dem unteren Pegelwert, die Transistoren sind also im AUS-Zustand. Demzufolge ist T15, der als Stromschalter angeordnet ist, im EIN-Züstand. T15 wirkt als Stromquelle für die oberen Stromschalter Tl 6 und Tl 7. Im oben angegebenen Zustand (T15 EIN) bewirkt ein hoher Pegelwert (binäre "1") auf der Dateneingabe-Leitung 42, dass Tl 6 in den EIN-Zustand geht, während Tl 7 im A US-Zustand bleibt, so dass XA auf dem oberen und XA. auf dem unteren Pegelwert ist. Als Folge davon wird eine binäre 11I" in die Speicherzelle eingeschrieben, wie sie in Fig. 4 gezeigt ist. Wenn· dagegen das Signal auf der Dateneingabe-Leitung 42 auf dem unteren Pegelwert ist (binäre "θ"), bleibt Tl 6 im A US-Zustand, während Tl 7 in den EIN-Zustand geht, so dass XA auf dem unteren und XA auf dem oberen Pegelwert ist. Dies bewirkt das Einschreiben einer binären "0" in die Speicherzelle. Wenn ein Wortdecodier-er WD nicht ausgewählt ist, d. h. wenn das Eingangssignal für mindestens einen der Transistoren TIl, Tl2, Tl3 und Tl4' auf dem oberen Pegelwert ist, dann ist Tl5 im AUS-Zustand, wodurch die Stromquelle von Tl6 und Tl7 abgetrennt wird, so dass
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sowohl XA und XA auf hohem Potential bleiben. In diesem Zustand kann die Speicherzelle (Fig. 4) nicht von der Bitleitung YA beeinflusst werden.
Aus Fig. 5 ist ersichtlich, dass der Wortdecodier-Treiber aus zwölf Wortdecodierern WD . . . WD1. besteht. Jeder dieser Wortdecodierer gibt ein Paar von Signalen XAj XA ab, die komplementär sind und mit denen jeweils ein ausgewähltes von den zwölf Wortleitungspaaren der programmierbaren Matrixschalteranordnung 12 erregt werden kann. Das Schieberegister 32 hat acht Stufen SRO . . . SR7; die ersten vier davon werden zur Adressierung der zwölf Wortleitungspaare benützt. Die vier Ausgangssignale de.r vier ersten Stufen des Schieberegisters werden zwischengespeichert und den ^wölf Wortdecodierern WD . . . WD als 4-Bit-Eingabe-Codewörter zugeführt. Durch die verschiedenen Zustandskombinationen der vier Schieberegisterstufen SRO. . . SR3 wird jeweils ein bestimmter der Worttreiber WD ... WD11 erregt; dies ist eine Decodierung der in das Schieberegister eingegebenen Daten. Der jeweils gewählte Worttreiber aktiviert mit seinem Ausgangssignalpaar eines der zwölf Wortleitungspaare der Anordnung. Die zum Betrieb
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der Worttreiber WD WD benötigten Ströme werden von den
Stromquellen CSG abgegeben. Das Dateneingabesignal wird durch den Treiber Dl an jeden der Worttreiber WD . .. WD 1 angelegt. Das Eingabebit durchläuft nur den Worttreiber, der durch den jeweiligen Schieberegisterinhalt ausgewählt wurde. Wenn das Schieberegister geladen wird, oder wenn der Zustand der Eingabedaten (d. h. des Eingabebits) geändert wird, erregt der Schreibfreigabe-Treiber D3 die beiden Ausgangsleitungen der Pufferspeichelemente bei der Schieberegisterstufe SRO. Da jeder Worttreiber mit einer dieser beiden Leitungen verbunden ist, wird während dieser Zeit keine der Wortleitungen ausgewählt; Es werden nur die Ausgangssignale des Puffers B aufrecht erhalten^., wogegen die Ausgänge des Schieberegisters 32 selbst sich frei ändern können, so dass man das Schieberegister einwandfrei- laden kann. Das Taktfreigabesignal schaltet über den Treiber D2 alle Stromquellen CSG ab. während der Leseperiode, um die Verlustleistung und den Stromverbrauch herabzusetzen.
Der Bitdecodierer 30, der in Fig. 1 gezeigt ist, besteht aus vierzehn Bitdecodierern BDn. . .BD1 (Fig. 5). Sie sind mit den letzten vier
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Stufen SR4. . . SR7 des achtstufigen Schieberegisters 32 über die Puffer B und .die Bitaddierteiler BAS verbunden, um eine Decodierung der möglichen 4-Bit-Kombinationen zu bewirken, Man sieht, dass die Ausgänge YA der Bitdecodierer je eine der vierzehn Bitleitungen in der Anordnung 10 auswählen. Es wird schliesslich diejenige Speicherzelle ausgewählt, für die einerseits die mit den Transistorbasen verbundene Leitung YA auf dem oberen Potential ist, und für die andererseits eine der beiden Wortleitungen XA. und XA. auf niedrigem Potential ist.
Der in Fig. 7 dargestellte Bitdecodierer ist im wesentlichen eine Dioden-UND-Schaltung mit vjer Eingängen. Wenn alle vier Signale von den Bitaddierteilern (BAS) auf dem hohen Pegelwert sind, leiten die vier Transistoren T20, T21, T22 und T23, welche als Dioden arbeiten, nicht. Der Ausgang YA ist dann auf dem oberen Potential. Damit wird die betreffende Spalte der Koordinate ns chaltermatrix, die in Fig. 4 gezeigt ist, ausgewählt (eine aus vierzehn). Wenn aber eines der vier Eingangssignale auf dem unteren Pegelwert ist, leitet der betreffende Transistor, und damit geht Ausgang YA auf das niedrige Potential. Die entsprechende Spalte der Koordinatenschslier matrix ist dann nicht gewählt.
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Claims (8)

  1. PATENTANSPRÜCHE
    U Speichergesteuerte Signalverteileinrichtung, gekennzeichnet y durch:
    a) eine Mehrzahl von Signaleingängen (Xa, Xa1) und eine Mehrzahl von Signalausgängen (Ya, Ya1);
    b) eine Matrixanordnung (10) von Koordinatenschaltern (12), durch welche die Eingänge wahlweise mit den Ausgängen verbunden werden können;
    c) eine Mehrzahl von Speicherzellen (14) , wobei mit jedem der Koordinatenschalter je eine Speicherzelle verbunden ist in der Weise, daß ihr Inhalt den Schaltzustand des zugehörigen Koordinatenschalters bestimmt; und
    d) Einrichtungen (28, 30, 32, Fig. 1; Fig. 5), um in jede der Speicherzellen einen Datenwert einzugeben.
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  2. 2. Signalverteilungseinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Eingänge (Xa, Xa1) und Ausgänge (Ya, Ya1) paarweise angeordnet sind zur Eingabe bzw. Ausgabe von komplementären Signalen (a, a1), und daß jeder Koordinatenschalter (12) zwei Durchschaltwege (16, 20; 18, 24) aufweist.
  3. 3. Sxgnalvertexlungseinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß jeder Koordinatenschalter (12) ein Paar von UND-Gliedern (16, 18) aufweist, deren erste Eingänge mit je einer der beiden Eingangsleitungen (Xa, Xa1) der betreffenden Zeile und deren zweite Eingänge mit einem Ausgang der zugeordneten Speicherzelle (14) verbunden sind.
  4. 4. Signalverteilungseinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Ausgänge aller ersten UND-Glieder
    (16) der Koordinatenschalter (12) einer Spalte gemeinsam mit der einen Ausgangsleitung (22) , und die Ausgänge aller zweiten UND-Glieder (18) der Koordinatenschalter dieser Spalte gemeinsam mit der zweiten Ausgangleitung (26) der betreffenden Spalte verbunden sind.
    PO 9-73-025 -2°-
    509823/0598
  5. 5. Signalverteilungseinrichtung nach einem oder mehreren der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß'jede Speicherzelle (14, Fig. 4) durch eine bistabile Kippschaltung gebildet wird, die mit den Elementen (16, 18) des zugeordneten Koordinatenschalters eine Schaltungseinheit bildet.
  6. 6. Signalverteilungseinrichtung nach einem oder mehreren der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Eingabeeinrichtungen mindestens ein Adreßregister (32) sowie
    Decodierschaltungen (28, 30) aufweisen, mit denen jeweils eine Zeile und eine Spalte der Matrixanordnung (10) ausgewählt werden können derart, daß bei Vorliegen eines aktiver Datensignals auf einer zu den Deckodierschaltungen führenden Dateneingabeleitung in die im Schnittpunkt der ausgewählten Zeile und Spalte liegenden Speicherzelle (14) ein den zugeordneten Koordinatenschalter (12) aktivierenden
    Binärwert eingegeben wird.
  7. 7. Speichergesteuerte Signalverteilungseinrichtung nach einem oder mehreren der Ansprüche 1 bis 6, gekennzeichnet durch die Verwendung der Einrichtung zur selektiven Verteilung
    unterschiedlicher Zeitgebersignale auf verschiedenen Ausgangsleitungen.
    PO 9-73-025 -21-
    509823/0598
  8. 8. Signalverteilungseinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß .mindestens zwei Eingängen zwei verschiedene Zeitgebersignale mit zeitlich sich aneinanderfügenden oder überlappenden Impulsen zugeführt werden, und daß durch Aktivieren der beiden zu den Zeilen der betreffenden Eingänge und zu einer gemeinsamen Spalte gehörenden Koordinatenschalter, auf der Ausgangsleitung der betreffenden Spalte Impulse längerer Dauer abgegeben werden, als an den beiden Eingängen auftreten.
    PO 9-73rO25 -22-
    509823/0598
    L e e r s e i t e
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