DE4211950A1 - Halbleiter-speicheranordnung - Google Patents

Description

Die vorliegende Erfindung betrifft eine integrierte Halbleiter-Speicheranordnung, die in eine Vielzahl von Speichereinheiten aufgeteilt, ist, speziell eine Halbleiteranordnung mit Speichereinheiten, die in einer Matrix-Anordnung eine Vielzahl von Speicherzellen besitzen, und eine Decodieranordnung, die der Auswahl der Speicherzellen dient.

Allgemein bekannte Kreise für Halbleiter-Speicheranordnungen sind auf den Seiten 264 bis 265 des ISSCC-Journal veröffentlicht, welches 1987 herausgegeben wurde. Diese Art der Halbleitertechnologie bildet die Grundlage für die Verbesserungen nach der vorliegenden Erfindung.

Es ist im Stand der Technik bekannt, wie durch das schematische Blockschaltbild der Fig. 4 veranschaulicht, eine integrierte Halbleiter-Speicheranordnung in eine Vielzahl von Speicherblocks aufzuteilen, um einen effektiven Zugriff zu den einzelnen Speicherzellen in einem Hochkapazitätsspeicher zu ermöglichen. Solch eine Einrichtung verringert die Verzögerungszeit, die für den Zugriff von der Haupt-Wortleitung zur Block-Wortleitung erforderlich ist, weil die Speicherzellen in eine Vielzahl von Speichereinheiten aufgeteilt sind. Eine bestimmte Speicherzelle wird ausgewählt, wenn ein Speicherblock aus einer aufgeteilten Vielzahl von Speicherblocks ausgewählt ist; damit ist für eine Verringerung der Zugriffzeit und des Leistungsverbrauchs durch die Speicherzelle gesorgt.

In dem Speicher nach dem Stand der Technik, wie er in Fig. 4 gezeigt ist, bezeichnen die Bezugszeichen 1, 2, . . . i jede einen Speicherblock und jeder dieser Blocks enthält eine Reihe von Speicherzellen, die in Form einer Matrix angeordnet sind.

Jeder der Speicherblocks wird durch ein Blockauswahlsignal ₁, ₂, . . . _i selektiert, das von einem Blockauswahldecoder 10 als Antwort auf ein Eingangssignal ausgegeben wird.

Eine Wortleitung WL₁, WL₂ oder WL_n in den Speichereinheiten wird durch ein Reihen-Auswahlsignal ₁, ₂ . . . _n ausgewählt, das wiederum von einem Reihendecoder 11 als Antwort auf ein Reihen-Adressiereingangssignal ausgegeben wird.

In einem Hochkapazitäts-Speicherkreis werden Wortleitung-Auswahllogikschaltungen 12 benötigt, wenn eine Speicherzelleneinrichtung in eine Vielzahl von Speichereinheiten aufgeteilt ist, und diese erhalten die Form von NOR- oder NAND-Logikkreisen zur Decodierung der unterteilten Einheiten. NOR-Logikkreise 13 sind in Fig. 4 veranschaulicht.

Ein derartiger Logikkreis enthält eine Vielzahl von Transistoren; im einzelnen benötigt ein NOR- oder NAND-Logikkreis vier bis sechs Transistoren, um die Logik des Kreises zu bilden. Deshalb ist, wenn Hochkapazitäts-Speicherzellen erzeugt werden, die Chipfläche, die zur Bildung der benötigten logischen Kreise zum selektiven Zugriff zu den Speicherzellen erforderlich ist, vergrößert und die Geschwindigkeit, mit welcher die Logikkreise arbeiten, ist geringer als vergleichsweise bei einem Inversions-Logikkreis. Darüber hinaus verursacht die Eingangsgate-Kapazität der Logikkreise, die mit einer der Wortleitungen WL₁, WL₂ . . . WL_n verbunden sind, innerhalb der Speichereinheiten das Problem einer Verschlechterung der Hochgeschwindigkeits-Arbeitsweise.

Der Erfindung lag die Aufgabe zugrunde, eine Halbleiter-Speicheranordnung zu schaffen, die eine Wortleitung-Auswahllogik verbesserter und vereinfachter Konstruktion besitzt, um eine Hochgeschwindigkeits-Arbeitsweise zu ermöglichen und um die Chipsfläche zu verkleinern, die für den Aufbau der Logikkreise zum Zugriff auf die Speicheranordnung benötigt wird.

Ein Hauptmerkmal der Erfindung ist, daß eine Wortleitung in eine Vielzahl von Blockeinheiten aufgeteilt ist und daß, wenn eine Blockeinheit ausgewählt ist, in dem ausgewählten Block eine Wortleitung selektiert wird. Die Wortleitung-Auswahllogikkreise sind in eine Vielzahl von Gruppen der Wortleitungsblocks aufgeteilt und jeder Block besitzt Schaltmittel, die durch ein Ausgangssignal eines Blockauswahldecoders geschaltet werden, um einen bestimmten Wortleitungsblock zu aktivieren. Ein Ausgangssignal von einem Reihendecoder wird an den aktivierten Wortleitungsblock gelegt und damit ist eine der Wortleitungen in den Speicherblocks ausgewählt.

Die Logikelemente, die mit dem jeweiligen Schaltmittel verbunden sind, und die Wortleitungen werden selektiv entsprechend der Ausgangssignale der Logikkreise, wie NOR- oder NAND-Kreis als Inverter, miteinander verbunden.

Dadurch, daß die Anzahl der aktiven Komponenten, die zur Bildung der Logikkreise erforderlich sind, verringert ist, wird für eine Verbesserung der Zugriffzeit und eine Verringerung der benötigten Chipfläche gesorgt.

Mit der vorliegenden Erfindung wird eine Halbleiter-Speicheranordnung ermöglicht, die Speichereinheiten besitzt, die aus einer Vielzahl von in einer Matrix angeordneten Speicherzellen bestehen. Ein Reihendecoder gibt ein Signal zur Auswahl der Wortleitungen innerhalb der Speichereinheiten ab und ein Speicherblock-Auswahldecoder besorgt die Auswahl eines aus einer Vielzahl von Speicherblocks, wobei jeder Speicherblock Wortleitung-Auswahllogikkreise zur Auswahl der Wortleitungen in den Speicherblocks in Abhängigkeit von einem Ausgangssignal eines Reihendecoders und den Speicherblock-Auswahldecoder enthält.

Die Wortleitung-Auswahllogikkreise teilen die Wortleitungen in Gruppen; dadurch liegt eine Vielzahl von Wortleitungsblocks vor, von denen jede Inverter zur Invertierung eines Ausgangssignals des Reihendecoders besitzt, um danach das entsprechende invertierte Signal an jede Wortleitung zu legen. Die Wortleitungsblocks enthalten weiterhin Schaltmittel zur Selektierung eines Speicherblocks entsprechend eines Ausgangssignals des Speicherblock-Auswahldecoders zur Kontrolle der Aktivierung des Inverters.

Es ist weiterhin Gegenstand der vorliegenden Erfindung, eine Halbleiter-Speicheranordnung zu erstellen, die Speicherblocks besitzt, die eine Vielzahl von in einer Matrix angeordneten Speicherzellen aufweisen, einen Reihendecoder, der ein Auswahlsignal zur Auswahl von Wortleitungen innerhalb der Speicherblocks abgibt und einen Speicherblock-Auswahldecoder zur Auswahl eines aus einer Vielzahl von Speicherblocks, wobei jeder Speicherblock Wortleitung-Auswahllogikkreise zur Auswahl der Wortleitungen in den Speicherblocks in Abhängigkeit von einem Ausgangssignal eines Reihendecoders und den Speicherblock-Auswahldecoder enthält.

Die Wortleitung-Auswahllogikkreise teilen die Wortleitungen in Gruppen; dadurch liegt eine Vielzahl von Wortleitungsblocks vor. Jeder Wortleitungsblock enthält einen NOR-Logikkreis, der sich aus Transistoren zusammensetzt, die ein Ausgangssignal von dem Speicherblock-Auswahldecoder erhalten und Inverter, die mit jeder Wortleitung in Parallelschaltung verbunden sind zur Invertierung des Ausgangssignals des Reihendecoders, wodurch der NOR-Logikkreis gebildet ist.

Es ist ein weiterer Gegenstand der vorliegenden Erfindung, eine Halbleiter-Speicheranordnung zu erstellen, die Speicherblocks besitzt, die eine Vielzahl von in einer Matrix angeordneten Speicherzellen aufweisen, einen Reihendecoder, der ein Auswahlsignal zur Auswahl von Wortleitungen innerhalb der Speicherblocks abgibt und einen Speicherblock-Auswahldecoder zur Auswahl eines aus einer Vielzahl von Speicherblocks, wobei jeder Speicherblock Wortleitung-Auswahllogikkreise zur Auswahl der Wortleitungen in den Speicherblocks in Abhängigkeit von einem Ausgangssignal eines Reihendecoders und den Speicherblock-Auswahldecoder enthält. Die Wortleitung-Auswahllogikkreise teilen die Wortleitungen in Gruppen; dadurch liegt eine Vielzahl von Wortleitungsblocks vor. Jeder Wortleitungsblock enthält MOS-Schalttransistoren, die von einem Ausgangssignal des Block-Auswahldecoders angesteuert werden sowie Inverter, die mit den MOS-Schalttransistoren verbunden sind und von Reihendecoder-Ausgangssignalen angesteuert werden, um Wortleitungen zu selektieren, während durch das Einschalten der MOS-Schalttransistoren Leistung bereitgestellt wird.

Die Merkmale und Vorteile der vorliegenden Erfindung sollen zum besseren Verständnis anhand von Ausführungsbeispielen erläutert werden, für die die dazugehörigen Zeichnungen zutreffen. In der Zeichnung zeigt

Fig. 1 ein Schaltschema eines Wortleitung-Auswahllogikkreises für eine Halbleiter-Speicheranordnung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;

Fig. 2 ein Schaltschema eines Wortleitung-Auswahllogikkreises für eine Halbleiter-Speicheranordnung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;

Fig. 3 ein Schaltschema eines Wortleitung-Auswahllogikkreises unter Verwendung von NAND-Logikkreisen für eine Halbleiter-Speicheranordnung gemäß einer dritten Ausführungsform der vorliegenden Erfindung und

Fig. 4 ein Schaltschema einer Halbleiter-Speicheranordnung entsprechend des Standes der Technik.

Die erste und zweite bevorzugte Ausführungsform, wie sie in den Fig. 1 und 2 enthalten sind, stellen einen Logikkreis zur Auswahl von einer aus einer Vielzahl von Wortleitungen in Speicherblockeinheiten dar, welche Teile einer Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung sind. Die Ausgänge der Inverter, welche ein Ausgangssignal eines Reihendecoders invertieren, sind mit Wortleitungen von Speicherblockeinheit-Schaltmitteln verbunden, d. h. die Invertiermittel ermöglichen die Auswahl jeder Wortleitung dadurch, daß das invertierte Signal eines Blockauswahlsignals als ein Steuersignal ausgegeben wird, um die Gruppe von Invertern zu steuern.

Fig. 1 zeigt die Details einer bevorzugten Ausführung eines Wortleitung-Auswahllogikkreises gemäß der vorliegenden Erfindung.

Diese Schaltung ist eine Verbesserung der Wortleitung-Auswahllogikkreise 12, wie sie als Teil der Halbleiter-Speicheranordnung zum Stand der Technik zuvor beschrieben und in Fig. 4 gezeigt sind.

Somit ist verständlich, daß die vorliegende Erfindung eine Halbleiter-Speicheranordnung mit einem Wortleitung-Auswahllogikkreis betrifft, der Blockeinheiten aufweist. Fig. 1 zeigt ein Schaltschema eines mit dem Bezugszeichen 14₁ versehenen ersten Blockes. Alle weiteren Blöcke sind in der gleichen Weise aufgebaut. Beim Betrieb des Kreises nach Fig. 1 ist z. B. davon auszugehen, daß die Anzahl der Wortleitungen 512 beträgt und der 16. Inverter I₁₆ innerhalb der ersten Wortleitung-Auswahlkreiseinheit 14₁ ausgewählt wird.

Mit anderen Worten: Ein Ausgangssignal ₁₆ wird von einem Reihendecoder 11 und zur gleichen Zeit ein Ausgangssignal ₁ von dem Block-Auswahldecoder 10 geliefert mit der Absicht, eine Speicherzelle in der Speichereinheit 1 zu selektieren. Als Schaltmittel für den ganzen Block dienen die Transistoren T₁ und T_c. Die Wortleitung-Auswahlsignale ₁, ₂, . . . ₁₆ werden von dem Reihendecoder 11 ausgegeben und entsprechend zu den Invertern I₁, I₂, . . . I₁₆ geführt. Jeder Inverter besteht, wie zu sehen ist, aus zwei Transistoren. Die Inverter I₁, I₂, . . . I₁₆ sind unterteilt in Form einer Blockeinheit für 16 Wortleitungen. Somit ist zu erkennen, daß eine erste Blockeinheit innerhalb der verschiedenen Blockeinheiten die ist, die die Bezugsnummer 14₁ trägt. Ein Ausgangssignal ₁ von dem Block-Auswahldecoder 10 wird zu den die Inversion bildenden Transistoren T₁ und T_c geliefert, d. h. es wird ein reversibel-invertiertes Signal durch das Ausgangssignal ₁ gebildet, das an den durch die Transistoren T₁ und T_c gebildeten Inverter zur Auswahl von Wortleitungen gegeben wird.

Die Leistung wird selektiv in den Wortleitungsblock einschließlich die Inversionsmittel durch das Ausgangssignal ₁ vom Block-Auswahldecoder 10 zur Inverterauswahl und -aktivierung bereitgestellt.

Wie in Fig. 2 gezeigt, ist ein PMOS-Transistor T₁ in jeder der 16 Wortleitungen angeordnet und zur Leistungsführung angeschlossen. Ein NMOS-Transistor T_c ist anschließbar um zu erden, wie gezeigt, und arbeitet in einem Leistungs-(Antrieb-)Verhältnis mit einem PMOS-Transistor, so daß ein CMOS-Inverter gebildet ist, d. h. ein Schaltmittel. Unter der o. g. Voraussetzung wird die Drain-Spannung des PMOS-Transistors T₁ als Leistungsantrieb für den ersten Wortleitung-Auswahlblock 14₁ bereitgestellt, wenn das Eingangssignal ₁ zu einem niedrigen Potential wechselt und der Inverter I₁₆, der mit dem Signal ₁₆ angesteuert und mit Leistung versehen ist, wird aktiviert. Als ein Ausgangssignal wird das Auswahlsignal an die Wortleitung ₁₆ angelegt und damit an eine Speicherzelle innerhalb der Speichereinheit.

Wie bereits gesagt, ist die Zahl der Wortleitungen 512 und die Wortleitungen sind in 16 Wortleitungseinheiten aufgeteilt, so daß 32 Wortleitungsblocks gebildet sind. Jeder Wortleitungsblock schließt 16 CMOS-Inverter ein. Der PMOS-Transistor T₁, der zum Antreiben anschaltbar ist, wird für jeden Wortleitungsblock vorgesehen, wobei 32 Transistoren benötigt werden.

Nur ein NMOS-Transistor T_c ist zum Zusammenwirken mit einem PMOS-Transistor als ein Paar für jeden Wortleitungsblock erforderlich.

Dadurch ist, wenn die Anzahl der Wortleitungen ansteigt, die Anzahl der Elemente, die in einer hochintegrierten Speicheranordnung benötigt werden, geringer und dadurch ist die Chipfläche vorteilhaft ausnutzbar.

Gemäß dem speziellen Kreis nach der bevorzugten Ausführung entsprechend Fig. 1, bei dem einer der Speicherblocks ausgewählt ist, wird wenn das Signal ₁ vom Block-Auswahldecoder mit niedrigem Potential, d. h. mit OV, bereitgestellt wird, der PMOS-Transistor T₁ eingeschaltet und der NMOS-Transistor T_c ausgeschaltet.

Dementsprechend beträgt die Spannung am Knoten N 5 V und wechselt von niedrigem zu hohem Potential. Die Spannung am Knoten N wird als Antriebsleistung für den CMOS-Inverter I₁₆ bereitgestellt, welcher ein niedriges Signal-Potential ₁₆ erhält und der Inverter I₁₆ gibt ein Hochpotential-Signal ab, welches die benötigte Zugriffszeit für die Selektion einer Speicherzelle verringert.

In physikalischen Größen ausgedrückt: Wenn ein MOS-Transistor eingesetzt wird und das Breiten-/Längen-Verhältnis des Gate 1 µm/1 µm ist, beträgt die Gate-Kapazität 1,4 pF. Angenommen, daß die physikalische Größe der PMOS-/MNOS-Transistoren 20,5×1 ohne irgendeine Maßgabe in Fig. 4 ist, so ist die Verzögerung des Signals durch den NOR-Logikkreis durch die Größe des Kondensators, d. h. 20,5×512×1,4 pF, verursacht. Im Vergleich zur Kapazität der Transistoren, die ein NOR-Gate durch 512 Wortleitungen bilden, hängt die Kapazität der Transistoren bei der vorliegenden Erfindung nur von den 32 Transistoren ab, die ein ₁-Signal erhalten, wodurch eine kurze Zugriffszeit erreicht wird.

Im Ergebnis werden einfache Inverter gemäß der vorliegenden Erfindung benötigt, im Vergleich zu NOR- oder NAND-Logikkreisen, die eine Vielzahl von aktiven Elementen benötigen, um eine Zeitauswahl zu erstellen, wobei eine sehr schnelle Betriebsweise entsprechend der vorliegenden Erfindung erreicht werden kann. Somit ist im Hinblick auf das vorher Gesagte eine Vorteilhaftigkeit darin zu sehen, daß die vorliegende Erfindung eine Halbleitereinrichtung ergibt, die eine hohe Integrationsdichte besitzt und im Hochgeschwindigkeitsbetrieb arbeitet.

Fig. 2 veranschaulicht eine Ausführungsform der vorliegenden Erfindung, in der ein NOR-Logikkreis gebildet und ein Verfahren zur Auswahl von Speicherzellen durch eine NOR-Logik angegeben ist.

Ein PMOS-Transistor 31, verbunden mit der Leistungsquelle über die Transistoren, die die NOR-Logik bilden, wird für jeden Wortleitungsblock benötigt. Der Transistor 31 der Blockeinheiten erhält die Ausgangssignale ₁, ₂, . . . _i. Die Transistoren 32, 33 und 34 sind, wie gezeigt, für jede Wortleitung angeordnet und erhalten ein Ausgangssignal MWL₁, MWL₂, . . ., MWL_i von dem Reihendecoder. Der Transistor 31, zugeordnet jedem Wortleitungsblock, bildet zusammen mit den Transistoren 32, 33 und 34 für jede Wortleitung einen NOR-Logikkreis.

Fig. 3 illustriert eine Ausführungsform der vorliegenden Erfindung, bei der ein NAND-Logikkreis gebildet ist. Die Kombination der Transistoren 41, 42, 43 und 44 bildet diesen NAND-Logikkreis und der Speicherkreis der vorliegenden Erfindung ist wieder in Blockeinheiten gebildet. Dabei erhalten die Transistoren 43 und 44 ein Ausgangssignal BSWL₁ vom Block-Auswahldecoder 10 und bilden eine Konfiguration eines CMOS-Inverters. Für jede Wortleitung sind die Transistoren 41 und 42, wie gezeigt, angeschlossen und diese Wortleitungstransistoren sind in Parallelschaltung angeordnet, um die Konfiguration der CMOS-Inverter zu bilden; diese sind selektiv mit den Transistoren 43 und 44 zur Bildung eines NAND-Logikkreises verbunden.

Die vorliegende Erfindung ergibt einen Decodierkreis, welcher geeignet ist, eine Halbleiter-Speicheranordnung zu erstellen, die eine hohe Integrationsdichte und einen Hochgeschwindigkeitsbetrieb ermöglicht. Ferner gibt sie ein Verfahren für den Zugriff zu den Speicherzellen an, welches Vorteile für die Leistungsversorgung besitzt.

Während die vorliegende Erfindung in Verbindung mit einer bevorzugten Ausführung anhand der verschiedenen Abbildungen beschrieben ist, muß hinzugefügt werden, daß andere ähnliche Ausführungen benutzt oder Modifikationen und Zusammensetzungen getätigt werden können, ohne von der in der beschriebenen Ausführungsform beschriebenen Funktion abzuweichen. Deshalb läßt sich die Erfindung nicht auf eine einzelne Auführungsform begrenzen Es lassen sich viele Konstruktionen in Breite und Ausdehnung unter Berücksichtigung der beigefügten Patentansprüche angeben.

Claims (6)

1. Halbleiter-Speicheranordnung, die Speicherblocks besitzt, die aus einer Vielzahl von in Matrixform angeordneten Speicherzellen bestehen, weiterhin einen Reihendecoder, der ein Auswahlsignal zur Auswahl der Wortleitungen innerhalb der Speicherblocks abgibt, und einen Speicherblock-Auswahldecoder zur Auswahl eines aus einer Vielzahl von Speicherblocks, wobei jeder Speicherblock Wortleitung-Auswahllogikkreise zur Auswahl der Wortleitungen im Speicher in Abhängigkeit von einem Ausgangssignal des Reihendecoders und des Speicherblock-Auswahldecoders besitzt, dadurch gekennzeichnet, daß die Wortleitung-Auswahllogikkreise die Wortleitungen in Blocks unterteilen und dadurch eine Vielzahl von Wortleitungsblocks bilden, von denen jeder Inverter zur Invertierung eines Ausgangssignals des Reihendecoders besitzt, um das entsprechende invertierte Signal an jede Wortleitung zu legen, daß die Wortleitungsblocks weiterhin Schaltmittel zur Auswahl eines Speicherblocks in Abhängigkeit eines Ausgangssignals des Speicherblock-Auswahldecoders und zur Steuerung der Aktivierung der Inverter aufweisen.

2. Halbleiter-Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Inverter der Wortleitung-Auswahllogikkreise PMOS- und NMOS-Transistoren enthalten, die als Schaltmittel arbeiten.

3. Halbleiter-Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltmittel PMOS- und NMOS-Transistoren enthalten, daß ein Typ der PMOS- und NMOS-Transistoren mit einer Vielzahl von Wortleitungsblocks verbunden ist und in Abhängigkeit von einem Ausgangssignal des Blockauswahldecoders mit Leistung beaufschlagt wird und daß der zweite Typ der PMOS- und MNOS-Transistoren zwischen dem ersten Transistortyp und Masse geschaltet ist, wobei nur der NMOS- und PMOS-Transistor mit einer gemeinsamen Verbindung in Abhängigkeit von einem Ausgangssignal des Blockauswahldecoders auf EIN oder AUS schaltet.

4. Halbleiter-Speicheranordnung mit aus einer Vielzahl von in Matrix-Form angeordneten Speicherzellen bestehenden Speicherblocks, einem Reihendecoder, der ein Auswahlsignal zur Auswahl der Wortleitungen innerhalb der Speicherblocks abgibt und einem Speicherblock-Auswahldecoder zur Auswahl eines aus einer Vielzahl von Speicherblocks, wobei jeder Speicherblock Wortleitung-Auswahllogikkreise zur Auswahl der Wortleitungen im Speicherblock in Abhängigkeit von einem Ausgangssignal des Reihendecoders und dem Speicherblock-Auswahldecoder besitzt, dadurch gekennzeichnet, daß die Wortleitung-Auswahllogikkreise die Wortleitungen in Blöcke aufteilen und dadurch eine Vielzahl von Wortleitungen bilden, wobei jeder Wortleitungsblock einen NOR-Logikkreis enthält, der folgendes einschließt: Transistoren, die ein Ausgangssignal vom Speicherblock-Auswahldecoder erhalten, und Inverter, die in Parallelschaltung mit jeder Wortleitung verbunden sind zur Invertierung des Ausgangssignals des Reihendecoders, wodurch NOR-Logikkreise gebildet sind.

5. Halbleiter-Speicheranordnung mit aus einer Vielzahl von in Matrix-Form angeordneten Speicherzellen bestehenden Speicherblocks, einem Reihendecoder, der ein Auswahlsignal zur Auswahl der Wortleitungen innerhalb der Speicherblocks abgibt und einem Speicherblock-Auswahldecoder zur Auswahl eines aus einer Vielzahl von Speicherblocks, wobei jeder Speicherblock Wortleitung-Auswahllogikkreise zur Auswahl der Wortleitungen im Speicherblock in Abhängigkeit von einem Ausgangssignal des Reihendecoders und dem Speicherblock-Auswahldecoder besitzt, dadurch gekennzeichnet, daß die Wortleitung-Auswahllogikkreise die Wortleitungen in Blöcke aufteilen und dadurch eine Vielzahl von Wortleitungen bilden, wobei jeder Wortleitungsblock MOS-Schalttransistoren enthält, die auf ein Ausgangssignal des Blockauswahldecoders ansprechen, sowie Inverter, die mit den MOS-Schalttransistoren verbunden sind und auf die Ausgangssignale des Reihendecoders ansprechen, um Wortleitungen auszuwählen, während durch den Einschaltzustand der MOS-Transistoren Leistung bereitgestellt wird.

6. Halbleiter-Speicheranordnung nach Anspruch 5, dadurch gekennzeichnet, daß die MOS-Schalttransistoren und die Inverter NAND-Logikkreise bilden.