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TECHNISCHES
GEBIET DER ERFINDUNG
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Die vorliegende Erfindung betrifft
allgemein Halbleiter-Speichervorrichtungen und insbesondere eine
statische Direktzugriffs-Speicherzelle mit niedriger Spannung und
niedriger Leistungsaufnahme.
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HINTERGRUND
DER ERFINDUNG
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Die 1A und 1B zeigen schematische Ansichten
von zwei typischen statischen Direktzugriffsspeichern (SRAMs). Die
Zelle in 1A wird als sechs
Transistoren (6T) aufweisende SRAM-Zelle bezeichnet und weist ein
Paar Inverter, die über Kreuz
geschaltet sind, zum Speichern eines Datenbitzustands und ein Paar
von Durchlaßtransistoren zum
Lesen und Schreiben eines Datenbits zwischen den Invertern, die über Kreuz
geschaltet sind, und ein Paar von Bitleitungen auf. Der Bus, der
die Gate-Anschlüsse
der Durchlaßtransistoren
verbindet, wird als Wortleitung bezeichnet. Um zum Lesen oder Schreiben
auf eine bestimmte Zelle in einer Gruppe zuzugreifen, wird die Wortleitung,
die an die Gate-Anschlüsse ihrer
Durchlaßtransistoren
angeschlossen ist, aktiviert, um die Durchlaßtransistoren durchzuschalten.
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Die Zelle in 1B ist eine acht Transistoren (8T) aufweisende
SRAM-Zelle, und
sie weist ein Paar Inverter, die über Kreuz geschaltet sind,
zum Speichern eines Datenbitzustands und ein Paar zweier in Serie
geschalteter Transistoren zwischen den Ausgangsknoten der Inverter,
die über
Kreuz geschaltet sind, und ein Paar von Bitleitungen auf. Die zwischen dem
Ausgang eines Inverters und einer Bitleitung in Serie geschalteten
zwei Transistoren werden auch als ein X-Durchlaßtransistor und ein Y-Durchlaßtransistor
bezeichnet. Die Gate-Anschlüsse
der X-Durchlaßtransistoren
sind an einen als X-Adressenansteuerung bezeichneten, in X-Richtung
verlaufenden Zeilenwählbus
angeschlossen, und die Gate-Anschlüsse der
Y-Durchlaßtransistoren
sind an einen als Y-Adressenansteuerung bezeichneten, in Y-Richtung verlaufenden
Spaltenwählbus
angeschlossen. Zum Zugreifen auf eine Zelle in einer Gruppe zum
Lesen oder Schreiben müssen
sowohl die X-Adressenansteuerung als auch die Y-Adressenansteuerung
eingeschaltet werden.
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Die Gleichspannungseigenschaften
einer statischen Direktzugriffs-Speicherzelle
(SRAM-Zelle) sind durch drei Parameter bestimmt, nämlich den
Lesestrom, die Bitleitungs-Schreibspannung (also die Auslösespannung)
und den statischen Rauschabstand. Der statische Rauschabstand wirkt
sich auf die Stabilität
der Zelle gegenüber
Rauschen in der Schaltung während
eines Lesevorgangs aus. Ein verhältnismäßig hoher
Rauschabstand ist ein erwünschtes Merkmal
einer statischen Direktzugriffs-Speicherzelle. Für Vorrichtungen mit niedriger
Spannung und niedriger Leistungsaufnahme mit einer Versorgungsspannung
von typischerweise 1 Volt oder weniger ist das Erhalten eines guten
statischen Rauschabstands jedoch schwierig, weil die Schwellenspannungen
der Transistoren innerhalb einer Zelle niedrig gehalten werden,
um ein bestimmtes Niveau des Ansteuerstroms für die Transistoren aufrechtzuerhalten.
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Der statische Rauschabstand kann
durch Vergrößern des
Betaverhältnisses
einer Zelle vergrößert werden.
Das Betaverhältnis
für eine
6T-Zelle ist als das Verhältnis
zwischen den Ansteuerströmen
für den
Ansteuertransistor (Pull-Down-Transistor)
und denjenigen für
den Durchlaßtransistor
definiert, wenn sie die gleiche Schwellenspannung aufweisen. Für die 8T-Zelle
ist das Betaverhältnis
als das Verhältnis zwischen
dem Ansteuerstrom für
den Ansteuertransistor und demjenigen für die Serienkombination der X-Durchlaßtransistoren
und der Y-Durchlaßtransistoren
definiert. Für
die 6T-Zelle gleicht das Betaverhältnis auch dem Breitenverhältnis zwischen
dem Aassteuer- und dem Durchlaßtransistor,
falls sie die gleiche Gate-Länge
und die gleiche Schwellenspannung aufweisen.
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Ein Nachteil eines hohen Betaverhältnisses besteht
darin, daß es
schwierig ist, in eine Zelle zu schreiben, weil eine Erhöhung des
Betaverhältnisses die
Bitleitungs-Schreibspannung für
die Zelle verringert. Dieses Problem wird schwerwiegender, wenn die
Versorgungsspannung Vcc für
Niederspannungs- oder Niederleistungsanwendungen verringert wird. Typischerweise
wird eine Spannung von weniger als 1,5 V als eine Niederspannungsimplementation
angesehen. Es ist daher wünschenswert,
das Betaverhältnis
der Speicherzelle zu vergrößern, ohne
ihre Schreibfähigkeit
zu beeinträchtigen.
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Beispiele statischer Direktzugriffs-Speicherzellen
sind in den folgenden Dokumenten dargestellt. In US-A-5 422 857
ist eine Speicherzelle offenbart, die ein Paar Inverter aufweist,
die über
Kreuz geschaltet sind, wobei zwischen einem Ausgangsknoten und einem
Durchlaßknoten
jedes Inverters ein Durchlaßtransistor
und ein Schreib-Durchlaßtransistor
geschaltet sind, und es ist darin der Oberbegriff der unabhängigen Ansprüche 1, 2
und 3 offenbart. Eine von Eilhard Haselhoff in Elektronik, Band
21, München,
Deutschland auf den Seiten 263 – 264
erschienene Veröffentlichung "Ein MOS-Speicher
und seine Schaltungstechnik",
XP002064954 beschreibt eine Anzahl von Techniken zum Verringern
des Leistungsverbrauchs von Speicherzellen einschließlich einer
Technik, bei der ein zusätzliches
Transistorpaar verwendet wird, um den Leistungsverbrauch einer nicht
ausgewählten
Zelle in ähnlicher
Weise wie vorstehend mit Bezug auf 1B beschrieben (8T-Schaltung)
zu verringern.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Es wird anhand des vorstehend Erwähnten verständlich geworden
sein, daß ein
Bedarf an einer Speicherzelle mit einem vergrößerten statischen Rauschabstand
entstanden ist, ohne daß ihre Schreibfähigkeit
beeinträchtigt
wird. Gemäß der vorliegenden
Erfindung ist eine SRAM-Zelle mit niedriger Spannung und niedriger
Leistungsaufnahme vorgesehen, die die Nachteile und Probleme, die
bei herkömmlichen
SRAM-Zellenkonstruktionen auftreten, im wesentlichen beseitigt oder
verringert.
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Gemäß einem ersten Aspekt sieht
die vorliegende Erfindung eine Speicherzelle vor, welche aufweist:
einen ersten und einen zweiten Inverter, die über Kreuz geschaltet sind,
wobei der erste Inverter einen ersten Ausgangsknoten aufweist und
der zweite Inverter einen zweiten Ausgangsknoten aufweist, einen
ersten Durchlaßtransistor,
der zwischen den Ausgangsknoten des ersten Inverters und einen ersten
Durchlaßknoten
geschaltet ist, einen ersten Schreib-Durchlaßtransistor, der zwischen den
Ausgangsknoten des Inverters und den ersten Durchlaßknoten
geschaltet ist, einen zweiten Durchlaßtransistor, der zwischen den
Ausgangsknoten des zweiten Inverters und einen zweiten Durchlaßknoten
geschaltet ist, und einen zweiten Schreib-Durchlaßtransistor,
der zwischen den Ausgangsknoten des zweiten Inverters und den zweiten
Durchlaßknoten
geschaltet ist, dadurch gekennzeichnet, daß die Zelle weiter aufweist:
einen ersten Bitleitungs-Wähltransistor,
der zwischen den ersten Durchlaßknoten
und eine erste Bitleitung geschaltet ist, und einen zweiten Bitleitungs-Wähltransistor,
der zwischen den zweiten Durchlaßknoten und eine zweite Bitleitung
geschaltet ist, wobei der erste und der zweite Schreib-Durchlaßtransistor
Nurschreib-Durchlaßtransistoren
sind.
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Gemäß einem anderen Aspekt sieht
die vorliegende Erfindung eine Speicherzelle vor, welche aufweist:
einen ersten und einen zweiten Inverter, die über Kreuz geschaltet sind,
wobei der erste Inverter einen ersten Ausgangsknoten aufweist und
der zweite Inverter einen zweiten Ausgangsknoten aufweist, einen
ersten Durchlaßtransistor,
der zwischen den Ausgangsknoten des ersten Inverters und eine erste Bitleitung
geschaltet ist, einen ersten Schreib-Durchlaßtransistor, der zwischen den
Ausgangsknoten des Inverters und einen ersten Durchlaßknoten
geschaltet ist, einen zweiten Durchlaßtransistor, der zwischen den
Ausgangsknoten des zweiten Inverters und eine zweite Bitleitung
geschaltet ist, und einen zweiten Schreib-Durchlaßtransistor,
der zwischen den Ausgangsknoten des zweiten Inverters und einen
zweiten Durchlaßknoten
geschaltet ist, dadurch gekennzeichnet, daß die Zelle weiter aufweist:
einen ersten Bitleitungs-Wähltransistor,
der zwischen die erste Bitleitung und den ersten Durchlaßknoten
geschaltet ist, und einen zweiten Bitleitungs-Wähltransistor, der zwischen
die zweite Bitleitung und einen zweiten Durchlaßknoten geschaltet ist, wobei
der erste und der zweite Schreib-Durchlaßtransistor Nurschreib-Durchlaßtransistoren
sind.
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Gemäß einem weiteren Aspekt sieht
die vorliegende Erfindung eine Speicherzelle vor, welche aufweist:
einen ersten und einen zweiten Inverter, die über Kreuz geschaltet sind,
wobei der erste Inverter einen ersten Ausgangsknoten aufweist und
der zweite Inverter einen zweiten Ausgangsknoten aufweist, einen
ersten Durchlaßtransistor,
der zwischen einen ersten Durchlaßknoten und eine erste Bitleitung
geschaltet ist, einen ersten Schreib-Durchlaßtransistor, der zwischen die
erste Bitleitung und den ersten Durchlaßknoten geschaltet ist, einen
zweiten Durchlaßtransistor,
der zwischen einen zweiten Durchlaßknoten und eine zweite Bitleitung
geschaltet ist, und einen zweiten Schreib-Durchlaßtransistor,
der zwischen die zweite Bitleitung und den zweiten Durchlaßknoten
geschaltet ist, dadurch gekennzeichnet, daß die Zelle weiter aufweist:
einen ersten Bitleitungs-Wähltransistor,
der zwischen den Ausgangsknoten des ersten Inverters und den ersten
Durchlaßknoten
geschaltet ist, und einen zweiten Bitleitungs-Wähltransistor,
der zwischen den Ausgangsknoten des zweiten Inverters und den zweiten
Durchlaßknoten
geschaltet ist, wobei der erste und der zweite Schreib-Durchlaßtransistor
Nurschreib-Durchlaßtransistoren
sind.
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Ausführungsformen der Erfindung
bieten technische Vorteile gegenüber
herkömmlichen
statischen Direktzugriffs-Speicherzellen-Vorrichtungen. Ein technischer
Vorteil besteht beispielsweise in der Verwendung eines zusätzlichen
Schreib-Durchlaßtransistors
zum Ändern
der Gleichspannungseigenschaften des SRAMs. Durch Wählen einer
geringeren Breite für
den Durchlaßtransistor
und durch Halten des Schreib-Durchlaßtransistors im Sperrzustand während des
Lesens wird ein hohes Betaverhältnis erreicht,
um eine Erhöhung
des statischen Rauschabstands für
die Zelle bereitzustellen. Durch Entwickeln eines Schreib-Durchlaßtransistors
mit einer größeren Breite
und durch Durchschalten sowohl des Durchlaß- als auch des Schreib-Durchlaßtransistors während des
Schreibens wird das Betaverhältnis
der Zelle während
des Schreibvorgangs erheblich verringert, wodurch es erleichtert
wird, in die Zelle zu schreiben. Falls die Breite des Schreib-Durchlaßtransistors
erheblich größer ist
als diejenige des Durchlaßtransistors,
braucht der Durchlaßtransistor
während
des Schreibvorgangs nicht durchgeschaltet zu werden. Demgemäß kann der
Durchlaßtransistor
für den
Lesevorgang verwendet werden und der Schreib-Durchlaßtransistor
für den
Schreibvorgang verwendet werden.
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Anders als eine 6T-SRAM-Gruppe, bei
der das Durchschalten einer Wortleitung alle Zellen an dieser Wortleitung
aktiviert, wird in der 10T-Zelle nur die adressierte Zelle aktiviert,
wodurch der mit dem Zugreifen auf eine Zelle verbundene Energieverlust verringert
wird. Das Aktivieren einer Zelle bewirkt, daß ein Strom von der Bitleitung
durch die Zelle zu Vss fließt.
Durch Verringern der Anzahl der aktivierten Zellen wird die Leistung
für den
Speicher verringert. Typischerweise sind bei einer 10T-Zelle innerhalb
einer Gruppe die Gate-Anschlüsse
für die
Bitleitungs-Wähltransistoren
an die Y-Adressenansteuerung angeschlossen, und die Gate-Anschlüsse für die Durchlaßtransistoren
und die Schreib-Durchlaßtransistoren
erhalten ihr Signal vom X-Adressensignal. Der Strom in einer Zelle
fließt
nur dann, wenn 1) die Bitleitungs-Wähltransistoren durchgeschaltet sind
und 2) die Durchlaßtransistoren
und die Schreib-Durchlaßtransistoren
durchgeschaltet sind. Weil dies für die adressierte Zelle nur
zu einer bestimmten Zeit auftreten kann, ist der Leistungsverlust verringert.
Bei der vorstehenden Erörterung
für eine 10T-Zellengruppe
wurde angenommen, daß die
Daten nur aus einem einzigen Bit bestehen. Für den Fall, in dem die Daten
jedoch aus beispielsweise n Bits je Adresse bestehen, werden während eines
Lese- oder Schreibvorgangs
typischerweise n Zellen für jede
beliebige Adresse aktiviert. Andere Beispiele werden einem Fachmann
anhand der folgenden Figuren, der folgenden Beschreibung und der
folgenden Ansprüche
leicht einfallen.
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KURZBESCHREIBUNG
DER ZEICHNUNG
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Für
ein vollständigeres
Verständnis
der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgende
Beschreibung als Beispiel dienender Ausführungsformen Bezug genommen,
die in Verbindung mit der anliegenden Zeichnung gelesen werden sollte,
wobei gleiche Bezugszahlen gleiche Teile darstellen. Es zeigen:
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1A ein
vereinfachtes schematisches Diagramm einer sechs Transistoren aufweisenden
statischen Direktzugriffs-Speicherzelle,
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1B ein
vereinfachtes schematisches Diagramm einer acht Transistoren aufweisenden
statischen Direktzugriffs-Speicherzelle,
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2 ein
vereinfachtes schematisches Diagramm einer statischen Direktzugriffs-Speicherzelle mit
niedriger Spannung und niedriger Leistungsaufnahme gemäß einer
Ausführungsform
der vorliegenden Erfindung, und
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3 ein
vereinfachtes schematisches Diagramm einer alternativen Ausführungsform
der statischen Direktzugriffs-Speicherzelle mit niedriger Spannung
und niedriger Leistungsaufnahme gemäß der vorliegenden Erfindung.
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DETAILLIERTE
BESCHREIBUNG DER ERFINDUNG
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2 ist
ein vereinfachtes schematisches Diagramm einer zehn Transistoren
aufweisenden SRAM-Speicherzelle 10 mit niedriger Spannung
und niedriger Leistungsaufnahme. Die SRAM-Zelle 10 mit
niedriger Spannung und niedriger Leistungsaufnahme weist einen ersten
Inverter 12 mit einem ersten Pull-Up-Transistor 14 zwischen einem
hohen Ende des Versorgungsspannungsknotens Vcc und einem Ausgangsknoten 13 des
ersten Invereers auf. Der erste Inverter 12 weist auch
einen ersten Pull-Down-Transistor 16 auf, der zwischen
den Ausgangsknoten 13 und ein niedriges Ende des Versorgungsspannungsknotens
Vss geschaltet ist. Die SRAM-Zelle 10 weist auch einen
zweiten Inverter 18 mit einem zweiten Pull-Up-Transistor 20 und
einem zweiten Pull-Down-Transistor 22 auf. Der zweite Pull-Up-Transistor 20 ist
zwischen Vcc und einen Ausgangsknoten 17 des zweiten Invereers 18 geschaltet.
Der zweite Pull-Down-Transistor ist zwischen den Ausgangsknoten 17 und
Vss geschaltet. Die zwei Inverter sind über Kreuz geschaltet, so daß der Ausgangsknoten 13 des
ersten Invereers 12 an einen Eingangsknoten 15 des
zweiten Invereers 18 angeschlossen ist und der Ausgangsknoten 17 des zweiten
Invereers 18 an einen Eingangsknoten 19 des ersten
Invereers 12 angeschlossen ist.
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Ein erster Durchlaßtransistor 24 ist
zwischen den Ausgangsknoten 13 des ersten Invereers 12 und einen
ersten Durchlaßknoten 35 geschaltet.
Ein erster Bitleitungs-Wähltransistor 28 ist
zwischen den ersten Durchlaßknoten 35 und
eine erste Bitleitung 36 geschaltet. Ein erster Schreib-Durchlaßtransistor 32 ist
auch zwischen den ersten Durchlaßknoten 35 und den
Ausgangsknoten 13 des ersten Inverters 12 geschaltet.
Die Zelle weist auch einen zweiten Durchlaßtransistor 26 auf,
der zwischen den Ausgangsknoten 17 des zweiten Inverters 18 und
einen zweiten Durchlaßknoten 37 geschaltet
ist. Ein zweiter Bitleitungs-Wähltransistor 30 ist
zwischen den zweiten Durchlaßknoten 37 und
eine zweite Bitleitung (auch als Bitleitung-Quer bezeichnet) 38 geschaltet.
Ein zweiter Schreib-Durchlaßtransistor 34 ist
auch zwischen den zweiten Durchlaßknoten 37 und den
Ausgangsknoten 17 des zweiten Inverters 18 geschaltet.
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In einer SRAM-Gruppe sind die Gate-Elektroden
der Durchlaßtransistoren 24 und 26 an
einen als Wortleitung (WL) bezeichneten Bus angeschlossen, die Gate-Elektroden für die Schreib-Durchlaßtransistoren 32 und 34 an
einen als Schreib-WorEleitung
(Schreib-WL) bezeichneten Bus angeschlossen und die Gate-Elektroden für die Bitleitungs-Wähltransistoren 28 und 30 an
einen als Bitleitungs-Wähltransistorleitung
(BLSTL) bezeichneten Bus angeschlossen. Typischerweise werden die
Signale für
die Wortleitung und die Schreib-Wortleitung von der X-Adresse oder
der Zeilenauswahl abgeleitet und wird das Signal für die Bitleitungs-Wähltransistorleitung
von der Y-Adresse oder der Spaltenauswahl abgeleitet. Die Bitleitungs-Wähltransistorleitung
verläuft
senkrecht zum Wortleitungs- und zum Schreib-Wortleitungsbus. Falls
der Wortleitungs- und der Schreib-Wortleitungsbus daher in X-Richtung
verlaufen, verläuft
die Bitleitungs-Wähltransistorleitung
in Y-Richtung. Der Bitleitungsbus und der Bitleitung-Quer-Bus verlaufen auch
in Y-Richtung.
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Gemäß der bevorzugten Ausführungsform weisen
die Pull-Down-Transistoren n-Kanal-Konfigurationen auf, und ihre
Breite ist doppelt so groß wie diejenige
der Durchlaßtransistoren,
die auch eine n-Kanal-Konfiguration aufweisen. Die Pull-Up-Transistoren weisen
p-Kanal-Konfigurationen auf, und ihre Breiten sind etwa das 1- bis
1,5Fache der Breite der Durchlaßtransistoren.
Die Breite der Bitleitungs-Wähltransistoren,
die n-Kanal-Konfigurationen aufweisen, beträgt etwa das 4Fache derjenigen
der Durchlaßtransistoren,
und die Breite der Schreib- Durchlaßtransistoren,
die n-Kanal-Konfigurationen aufweisen, beträgt das 1,5Fache derjenigen der
Durchlaßtransistoren.
Die Transistoren können auch
unterschiedliche Schwellenspannungen aufweisen. Es wird erwartet,
daß durch
eine niedrigere Schwellenspannung für die Bitleitungs-Wähltransistoren
als für
die Durchlaßtransistoren
der Lesestrom einer Zelle vergrößert wird
und das Schreiben in die Zelle erleichtert wird.
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Gemäß der in 2 dargestellten vorstehenden Ausführungsform
kann die Reihenfolge des Bitleitungs-Wähltransistors und der Parallelkombination
aus dem Durchlaß-
und dem Schreibtransistor zwischen einer Bitleitung und einem Ausgangsknoten
eines Inverters umgekehrt sein. Bei der SRAM-Zelle kann der erste
Bitleitungs-Wähltransistor 28 zwischen
den Ausgangsknoten 13 des ersten Inverters 12 und
den ersten Durchlaßknoten 35 geschaltet
sein. Die Parallelkombination aus dem ersten Durchlaßtransistor 24 und
dem ersten Schreib-Durchlaßtransistor 32 ist
zwischen den ersten Durchlaßknoten 35 und
die erste Bitleitung 36 geschaltet. Der zweite Bitleitungs-Wähltransistor 30 ist zwischen
den Ausgangsknoten 17 des zweiten Inverters 18 und
den zweiten Durchlaßknoten 37 geschaltet.
Die Parallelkombination aus dem zweiten Durchlaßtransistor 26 und
dem zweiten Schreib-Durchlaßtransistor 34 ist
zwischen den zweiten Durchlaßknoten 37 und
die zweite Bitleitung 38 geschaltet.
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3 ist
ein vereinfachtes schematisches Diagramm, in dem eine andere Ausführungsform
einer SRAM-Zelle 10 mit niedriger Spannung und niedriger
Leistungsaufnahme dargestellt ist. Die Zelle weist ein Paar Inverter 12 und 18 auf,
die über
Kreuz geschaltet sind. Gemäß dieser
Ausführungsform
ist ein erster Durchlaßtransistor 24 direkt
zwischen den Ausgangsknoten 13 des ersten Inverters 12 und
die erste Bitleitung 36 geschaltet und ein zweiter Durchlaßtransistor 26 direkt
zwischen den Ausgangsknoten 17 des zweiten Inverters 18 und
die zweite Bitleitung 38 geschaltet. Eine Reihenkombination
des ersten Schreib-Durchlaßtransistors 32 und
des ersten Bitleitungs-Wähltransistors 28 ist
auch zwischen den Ausgangsknoten 13 des ersten Inverters 12 und
die erste Bitleitung 36 geschaltet. Weiterhin ist eine
Reihenkombination eines zweiten Schreib- Durchlaßtransistors 34 und
eines zweiten Bitleitungs-Wähltransistors 30 zwischen
dem Ausgangsknoten 17 des zweiten Inverters 18 und
der zweiten Bitleitung 38 angeordnet. Gemäß dieser
Ausführungsform
wird der Lesevorgang durch Durchschalten der Durchlaßtransistoren
ausgeführt
und der Schreibvorgang durch Durchschalten der Schreib-Durchlaßtransistoren
und der Bitleitungs-Wähltransistoren
ausgeführt.
Wahlweise könnten
die Durchlaßtransistoren
während
des Schreibvorgangs auch durchgeschaltet werden, um das Schreiben
zu erleichtern.
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Es sei bemerkt, daß gemäß einer
zweiten Ausführungsform
die Reihenfolge der Bitleitungs-Wähltransistoren und der Schreib-Durchlaßtransistoren
umgekehrt werden kann. Bei der SRAM-Zelle 10 kann der erste
Schreib-Durchlaßtransistor 32 an
die erste Bitleitung 36 und den ersten Durchlaßknoten 35 angeschlossen
sein und der erste Bitleitungs-Wähltransistor 28 an
den ersten Durchlaßknoten 35 und
den Ausgangsknoten 13 des ersten Inverters 12 angeschlossen
sein. In ähnlicher
Weise kann der zweite Schreib-Durchlaßtransistor 34 an
die zweite Bitleitung 38 und den zweiten Durchlaßknoten 37 angeschlossen
sein, wobei der zweite Bitleitungs-Wähltransistor 30 an
den zweiten Durchlaßknoten 37 und
den zweiten Ausgangsknoten 17 des zweiten Inverters 18 angeschlossen
ist.
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Gemäß den vorstehenden Ausführungsformen
weisen die Pull-Up-Transistoren
und die Pull-Down-Transistoren in den Invertern p-Kanal- bzw. n-Kanal-Konfigurationen
auf. Ein Pull-Up-Transistor könnte
jedoch durch einen Widerstand ersetzt werden, wie es bei einer Zelle
mit vier Transistoren und zwei Widerständen der Fall ist. Der Pull-Up-Transistor
kann jedoch zusammen mit den anderen Transistoren in ein Substrat
eingebaut sein, oder er könnte
in einem polykristallinen Dünnfilm-Siliciummaterial (TFT)
ausgebildet sein. Das Substrat könnte
aus einkristallinem massivem Silicium, Silicium-auf-Isolator usw.
bestehen.
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Demgemäß ist ersichtlich, daß gemäß der vorliegenden
Erfindung eine statische Direktzugriffsspeicherzelle mit niedriger
Spannung und niedriger Leistungsaufnahme bereitgestellt wurde, welche
die vorstehend dargelegten Vorteile auf weist. Wenngleich Ausführungsformen
der Erfindung detailliert beschrieben worden sind, ist zu verstehen,
daß innerhalb
des Schutzumfangs der Erfindung verschiedene Änderungen, Ersetzungen und
Modifikationen vorgenommen werden können. Wenngleich beispielsweise
direkte Verbindungen zwischen Transistoren dargestellt sind, können diese
Transistoren auch durch eine oder mehrere Zwischenkomponenten, wie
Widerstände,
Kondensatoren und/oder Induktoren gekoppelt sein, wobei sie noch
eine im wesentlichen ähnliche
Arbeitsfähigkeit
aufweisen. Andere Beispiele sind für Fachleute leicht verständlich und
können
verwirklicht werden, ohne vom Schutzumfang der vorliegenden Erfindung
abzuweichen.