DE60221230T2

DE60221230T2 - Hochgeschwindigkeits-Signalausbreitungsschaltung und -Verfahren

Info

Publication number: DE60221230T2
Application number: DE60221230T
Authority: DE
Inventors: Greg A. Nampa BLODGETT
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2001-02-05
Filing date: 2002-02-04
Publication date: 2008-04-17
Anticipated expiration: 2022-02-05
Also published as: US20020122346A1; CN100347784C; EP1366495A1; EP1366495B1; JP2004526351A; KR100854937B1; WO2002063629A1; KR20030077607A; JP4247520B2; DE60221230D1; CN1491416A; ATE367637T1; US6552953B2; EP1366495A4

Description

TECHNISCHES GEBIET
Die Erfindung betrifft Speicherbauelemente, insbesondere eine Schaltung und ein Verfahren zum Beschleunigen der Ausbreitung von Signalen in Speicherbauelementen.
HINTERGRUND DER ERFINDUNG
Die Geschwindigkeit, mit welcher digitale Signale durch integrierte Schaltungen laufen, beispielsweise durch Speicherbauelemente, ist häufig ein Hauptfaktor, welcher die Geschwindigkeit beschränkt, mit der integrierte Schaltungen arbeiten können. Wenn die Geschwindigkeitserfordernisse von Speicherbauelementen und anderen integrierten Schaltungen dauernd höher werden, wird damit auch die Steigerung der Geschwindigkeit, mit der Signale durch Leitungsverbindungen in integrierten Schaltungen laufen können, zunehmend wichtig. Die Geschwindigkeit, mit der digitale Signale durch Signalleitungen laufen können, wird geringer, wenn die Kapazität und/oder der Widerstand der Leitungen größer wird. Allgemein gilt: Sowohl die Kapazität als auch der Widerstand einer Signalleitung isst direkt proportional zu dessen Länge. Da die Verzögerung in einer Signalleitung proportional ist zum Produkt der Kapazität und des Widerstands, ist die Verzögerung der Signalleitung proportional zum Quadrat ihrer Länge.
Weitere Anforderungen an integrierte Schaltungen beinhalten die erhöhte Dichte von Halbleiterstrukturen. Eine Steigerung der Dichte der Halbleiterstrukturen führt unvermeidlich zu einer Verringerung sowohl der Dicke der Signalleitungen als auch des Zwischenabstands zwischen den Signalleitungen. Eine Verringerung der Dicke der Signalleitungen führt aber wiederum zu einer Erhöhung ihres Widerstands, während eine Verringerung des Signalleitungsabstands deren Kapazität erhöht. Wie oben angesprochen, reduziert sowohl eine Erhöhung der Kapazität als auch eine Erhöhung des Widerstands die Ausbreitungsgeschwindigkeit von Signalen in den Signalleitungen. Dieses Problem wird häufig noch verstärkt durch die Forderung, die Querschnittsfläche der Signalleitungen bei verringerter Dicke konstant zu halten, demzufolge die Leitungen höher ausgebildet werden müssen. Höhere Leitungen jedoch bedeuten eine größere Fläche zu benachbarten Leitungen, was wiederum die Leitungskapazität erhöht. Damit schließen größere Strukturdichten und höhere Betriebsgeschwindigkeiten einander in gewissem Maß aus.
Ein Bereich, in welchem die Ausbreitung digitaler Signale besonders problematisch ist, ist der der Kopplung von Daten-, Adressen- und Steuersignalen in Speicherarrays. Speicherarrays müssen äußerste dicht sein, um akzeptierbare Speicherkapazitäten zu erreichen, so dass die Signalleitungen sehr dünn und eng benachbart sind. Die hohe Dichte von Speicherarrays beschränkt mithin die Geschwindigkeit, mit der Daten-, Adressen- und Steuersignale durch die Speicherarrays laufen können. Außerdem werden die Ausbreitungsverzögerungen verstärkt durch Signale in benachbarten Leitungen, die in einander entgegengesetzte Richtungen übergehen. Wenn ein Signal auf einer Leitung einen Übergang von niedrigem auf hohen Pegel macht und ein Signal in einer benachbarten Leitung einen Übergang von hohem auf niedrigen Pegel vollzieht, so verlangsamt die kapazitive Kopplung der Übergänge zwischen den Leitungen die Ausbreitung beider Signale durch deren Leitungen. Schließlich sind die Längen der Signalleitungen in Speicherarrays relativ groß, so dass der Speichervorgang nicht eher abgeschlossen werden kann, bis Daten-, Adressen- und Steuersignale zu der am weitesten entfernten Stelle innerhalb des Arrays gelangt sind.
Es ist bekannt, dass die Ausbreitungsgeschwindigkeit einer Flanke eines digitalen Signals dadurch beschleunigt werden kann, dass man das Signal durch einen Negator mit einer „verschobenen" Schaltkennlinie leitet. Ein solcher verschobener Negator oder Inverter ist derart ausgestaltet, dass er bei einem Spannungspegel, der näher bei dem einen logischen Pegel liegt als bei dem anderen logischen Pegel, umschaltet. Bezugnehmend auf 1 wird ein Negator 10 gebildet durch einen PMOS-Transistor 12 und einen NMOS-Transistor 14, die zwischen einer Spannungsquelle V_cc, die typischerweise etwa 3 V aufweist, und Massepotential in Reihe geschaltet sind. Wenn an die Gates der Transistoren 12, 14 ein Eingangssignal IN mit niedrigem Pegel, d.h. Massepotential, gelegt wird, wird der PMOS-Transistor 12 eingeschaltet und der NMOS-Transistor 14 ausgeschaltet, so dass ein Ausgangssignal OUT mit hohem Pegel, d.h. dem Pegel V_cc, erzeugt wird. Ist das Eingangssignal auf hohem Pegel, d.h. V_cc-Pegel, wird der PMOS-Transistor 12 ausgeschaltet und der NMOS-Transistor 14 eingeschaltet, so dass am Ausgang ein niedriger Pegel, d.h. Massepotential, gebildet wird.
Bei einem versetzt arbeitendem Negator ist einer der Transistoren 12, 14 gegenüber dem anderen der beiden Transistoren 12, 14 unterschiedlich ausgebildet. Beispielsweise kann der Kanal des einen der Transistoren 12, 14 mit einem breiteren oder längeren Kanal ausgebildet sein als der andere der Transistoren 12, 14, in dem die Dotierstoffkonzentrationen der Transistoren 12, 14 anders eingestellt werden, oder die Übergangsspannung V_T der Transistoren 12, 14 voneinander verschieden eingerichtet wird. Im Fall des in 1 gezeigten Negators 10 besitzt der NMOS-Transistor 14 einen Kanal, der breiter ist als der Kanal des PMOS-Transistors 14. Im Ergebnis weist der NMOS-Transistor 14 einen kleineren Widerstand auf als der PMOS-Transistor 12 bei gleicher Gate-Source-Spannung V_GS. Die Schaltkennlinie des Negators 10 ist in 2 gezeigt, wobei ein Spannungspegel von V_cc von 3 V verwendet wird, obwohl auch andere Pegel für V_cc möglich sind. Wenn das Eingangssignal IN einen Wert von 1,5 V hat, während ein Übergang von Massepotential auf 3 V stattfindet, besitzt der NMOS-Transistor 14 einen geringeren Widerstand als der PMOS-Transistor 12, bedingt durch die größere Kanalbreite. Folglich ist das Ausgangssignal OUT bereits auf Massepotential übergegangen, und damit ist das Ausgangssignal OUT von hohem auf niedrigen Wert übergegangen, bevor das Eingangssignal IN von niedrigem auf hohen Wert gewechselt hat. Der Negator 10 beschleunigt das Eingangssignal IN, weil die Rückflanke des Ausgangssignals OUT vor der Anstiegsflanke des Eingangssignals IN auftritt. Wenn dieses Phänomen sowohl für die Anstiegsflanke als auch für die Rückflanke des Signals IN gelten würde, könnte ein digitales Signal einfach dadurch beschleunigt werden, dass man eine Anzahl von versetzten Negatoren in Reihe schaltet. Unglücklicherweise ist dies jedoch nicht der Fall. Weiterhin auf 2 Bezug nehmend, sieht man, dass dann, wenn das Eingangssignal IN auf 1,5 V liegt, wenn der Übergang von 3 V auf Masse stattfindet, der NMOS-Transistor 14 weiterhin einen geringeren Widerstand besitzt als der PMOS-Transistor 12, so dass im Ergebnis die Ausgangsspannung OUT auf Massepotential bleibt. Damit schaltet das Ausgangssignal OUT von niedrigem auf hohen Wert um, nachdem das Eingangssignal IN bereits gute Zeit von hohem auf niedrigen Wert umgeschaltet hat. Der Negator könnte so ausgebildet werden, dass er die Rückflanke des Eingangssignals IN beschleunigt, indem die Kanalbreite des PMOS-Transistors 12 größer gemacht wird als die Kanalbreite des NMOS-Transistors 14. Dies würde dann aber zu einer Verzögerung der Anstiegsflanke des Eingangssignals IN führen. Damit beschleunigen versetzte Negatoren in eigentümlicher Weise eine Kante eines digitalen Signals bei einer Verzögerung der anderen Flanke des digitalen Signals. Es ist also ersichtlich, dass versetzte oder verzerrte Negatoren allein nicht dazu benutzt werden können, digitale Signale in integrierten Schaltungen wie beispielsweise Speicherbauelementen, zu beschleunigen.
Die US 4 985 643 betrifft eine Geschwindigkeitsverbesserungsmethode für CMOS-Schaltungen, insbesondere innerhalb einer Taktimpulsgeberschaltung. Impulse dienen zum Einstellen eines logischen Knotens auf einen aktiven Zustand, anschließend dienen einige weitere Impulse, die stromabwärts innerhalb der Schaltung erzeugt werden, zum Zurückstellen des Knotens in den inaktiven Zustand, vorbereitend auf den nächsten aktiven Impuls. In der Taktimpulsgeberschaltung enthält ein Datenweg Negatoren zum Beschleunigen eines Übergangs von einem ersten auf einen zweiten logischen Pegel, wobei die Negatoren abwechselnd mit solchen Negatoren, die einen zweiten Übergang von dem zweiten auf den ersten logischen Pegel beschleunigen.
Die US 5 929 680 A , auf der der Oberbegriff des Anspruchs 1 und des Anspruchs 10 basiert, zeigt eine durch Kurzschluss verkürzte CMOS-Pufferschaltung mit mehreren Negatorstufen zum Verzögern des Eingangssignals, um einen Kurzschlussstrom in der Ausgangsstufe zu vermindern. Zwei Signalwege bestehen jeweils aus zwei Negatoren, die sich in ihren Kanalbreiten-/Längenverhältnissen voneinander unterscheiden. Dies bewirkt eine Differenz in der Signalausbreitungsverzögerung zwischen den beiden Signalwegen, so dass ein an einem ersten Knoten auftretendes Signal das Signal auf einem zweiten Ausgangsknoten umfasst, wobei die Ausgangsknoten an die jeweiligen Eingänge von Ausgangstransistoren angeschlossen sind.
OFFENBARUNG DER ERFINDUNG
Die Erfindung betrifft eine Hochgeschwindigkeits-Signalausbreitungsschaltung nach dem Oberbegriff des Anspruchs 1 und ein Verfahren zum Kennzeichnen der Gültigkeit eines digitalen Signals gemäß Anspruch 10.
Insbesondere enthält ein Hochgeschwindigkeits-Signalweg eine erste Mehrzahl von Negatoren, die in Richtung einer ersten Polarität eines Signalübergangs versetzt sind, abwechselnd mit einer zweiten Mehrzahl von Negatoren, die in Richtung einer zweiten, von der ersten Polarität verschiedenen Polarität versetzt sind. Im Ergebnis beschleunigt jede der Negatoren in dem ersten Satz einen Übergang von einem ersten logischen Pegel auf einen zweiten logischen Pegel, und jeder der Negatoren in dem zweiten Satz beschleunigt einen Übergang von dem zweiten auf den ersten logischen Pegel. Ein Durchlassgatter koppelt vorzugsweise einen Eingangsanschluss mit dem ersten Negator in der Reihe, abhängig von einem Steuersignal mit einem ersten Wert. Eine Voreinstellschaltung stellt die Negatoren auf einen logischen Pegel derart ein, dass jeder nachfolgende Übergang der Negatoren aus einer Kopplung eines digitalen Signals durch die Negatoren gut beschleunigt wird. Ein Paar Hochgeschwindigkeits-Signalwege kann dazu dienen, ein digitales Signal und ein Taktsignal zu jeweiligen Ausgangsanschlüssen zu leiten. Durch Ausgestalten des Hochgeschwindigkeits-Signalwegs für das digitale Signal mit einem stärkeren Versatz als den Hochgeschwindigkeits-Signalweg für das Taktsignal erscheint das digitale Signal an seinem Ausgangsanschluss während einer Zeitspanne, die die Zeitspanne umfasst, in der das Taktsignal an seinem Ausgangsanschluss ansteht. Im Ergebnis lässt sich das Taktsignal dazu benutzen, eine Daten-Gültigkeitszeitspanne für das digitale Signal zu kennzeichnen. Der Hochgeschwindigkeits-Signalweg kann in Speicherbauelementen oder in anderen integrierten Schaltungen verwendet werden, und ein Speicherbauelement, welches einen oder mehrere der Hochgeschwindigkeits-Signalwege enthält, kann in einem Computersystem eingesetzt werden.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist eine schematische Darstellung einer herkömmlichen Negatorschaltung.
2 ist ein Impulsdiagramm, welches das Schalt-Ansprechverhalten des in 1 gezeigten herkömmlichen Negators veranschaulicht.
3 ist ein logisches Diagramm einer Hochgeschwindigkeits-Signalausbreitungsschaltung gemäß einer Ausführungsform der Erfindung.
4 ist ein Logikdiagramm einer Ausführungsform eines Impulsgebers, der in der in 3 gezeigten Hochgeschwindigkeits-Signalausbreitungsschaltung verwendet wird.
5 ist ein Impulsdiagramm eines impulsförmigen Taktsignals, welches von dem in 1 gezeigten Impulsgeber abhängig von einem an den Impulsgeber angelegten Signal erzeugt wird.
6 ist ein Impulsdiagramm, welches die zeitliche Lage zwischen einem gepulsten Taktsignal am Ende eines Taktsignalwegs und einem Adressen-/Steuersignal am Ende eines anderen Signalwegs in der in 3 gezeigten Hochgeschwindigkeits-Signalausbreitungsschaltung veranschaulicht.
7 ist ein Logikdiagramm einer Hochgeschwindigkeits-Signalausbreitungsschaltung gemäß einer weiteren Ausführungsform der Erfindung.
8 ist ein Blockdiagramm einer Ausführungsform eines Speicherbauelements, welches mehrere der in 3 gezeigten Hochgeschwindigkeits-Signalausbreitungsschaltungen verwendet.
9 ist ein Blockdiagramm eines Computersystems unter Verwendung des in 8 gezeigten Speicherbauelements.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Eine Ausführungsform einer Hochgeschwindigkeits-Signalausbreitungsschaltung 20 zum Beschleunigen der Ausbreitung digitaler Signale in einem Speicherbauelement ist in 3 dargestellt. Die Schaltung 20 enthält mehrere Adressen-/Steuersignalwege 22, 24, 26 und einen Taktsignalweg 40. Jeder der Adressen-/Steuersignalwege 22, 24, 26 wird betrieben von einem zugehörigen Puffer 44 über ein zugehöriges Durchlassgatter 46. Die Durchlassgatter 46 und der Taktsignalweg 40 werden angesteuert von einer Impulsgeberschaltung 50 auf direktem Wege einerseits und über einen Negator 54 andererseits. Die Impulgeberschaltung 50 erzeugt einen Taktimpuls CLK_P bei jeder Anstiegsflanke eines internen Taktsignals CLK_INT. Das Signal CLK_P wird außerdem an einen Takteingang der Puffer 44 gekoppelt, um die jeweiligen Adressen- oder Steuersignale aus den Puffern 44 auszutakten.
Eine Ausführungsform des Impulsgebers 50 ist in 4 dargestellt. Die Impulsgeberschaltung 50 enthält einen Puffer, der das interne Taktsignal CLK_INT empfängt und ein entsprechendes Signal CLKIN ausgibt. Das Signal CLKIN wird an ein Durchlassgatter 60, über eine herkömmliche Zeitverzögerungsschaltung 64 an einen das Signal CLKIN empfangenden Negator 62 und an ein NAND-Gatter 70 gelegt. Das NAND-Gatter 70 empfängt außerdem das Ausgangssignal des Negators 62 über einen Negator 66. Wenn das Signal CLKIN niedrig ist, ist der Ausgang des NAND-Gatters 70 hoch. Das hohe Signal am Ausgang des NAND-Gatters 70 und ein niedriger Pegel am Ausgang eines Negators 72, der an den Ausgang des NAND-Gatters 70 gekoppelt ist, geben das Durchlassgatter 60 frei. Im Ergebnis wird das niedrige Signal CLKIN an den Ausgang des Impulsgebers 50 gegeben, um ein niedriges Signal CLK_P zu erzeugen.
Wenn das Signal CLKIN einen Übergang auf hohen Pegel macht, wird seine Anstiegsflanke unmittelbar über das freigegebene Durchlassgatter 60 gekoppelt, so dass das Signal CLK_P einen Übergang auf hohen Pegel macht, übereinstimmend mit der Anstiegsflanke des Signals CLKIN. Der hohe Pegel des Signals CLKIN wird außerdem auf den Eingang des NAND-Gatters 70 gegeben. Allerdings bleibt der Ausgang des Negators 66 für eine Zeitspanne, die der Verzögerung der Zeitverzögerungsschaltung 64 entspricht, auf niedrigem Pegel, so dass das Aus gangssignal des NAND-Gatters 70 auf hohem Wert bleibt, so dass das Durchlassgatter 60 frei gegeben bleibt. Nach Verstreichen dieser Verzögerungszeit spanne sind beide Eingangssignale des NAND-Gatters 70 auf hohem Wert und bringen dadurch dessen Ausgang auf niedrigen Pegel, was wiederum das Durchlassgatter 60 sperrt. Außerdem bewegt der niedrige Pegelausgang des NAND-Gatters 70, dass der Negator 72 ein hohes Signal abgibt und dadurch einen NMOS-Transistor 78 einschaltet. Dieser koppelt dann das Signal CLK_P auf Masse. Damit wird ein hoher Impuls CLK_P bei jeder Anstiegsflanke des Signals CLKIN für eine Zeitdauer erzeugt, die sich durch die Verzögerung der Zeitverzögerungsschaltung 66 bestimmt, wie in 5 gezeigt.
Die Rückflanke des Signals CLKIN bewirkt, dass das NAND-Gatter 70 ein hohes Signal ausgibt und erneut das Durchlassgatter 60 freigibt und den MNOS-Transistor 78 ausschaltet. Dann wird das Signal CLKIN durch das Durchlassgatter 60 geschaltet. Da allerdings das Signal CLKIN auf niedrigen Wert übergegangen ist, bevor das NAND-Gatter 70 ein hohes Signal ausgegeben hat, hat der Übergang von hohem auf niedrigem Pegel des Signals CLKIN keine Auswirkung auf den Ausgang des Impulsgebers 50. Das Signal CLK_P des Impulsgebers 50 bleibt daher so lange auf niedrigem Pegel, bis die nächste Anstiegsflanke des Signals CLKIN erscheint, wenn ein weiterer Impuls CLK_P erzeugt wird, wie oben erläutert wurde.
Zurückkehrend zu der 3, sind sämtliche Signalwege 22–26 und 40 im Wesentlichen identisch, so dass im Interesse der Kürze die Struktur und die Arbeitsweise von lediglich dem Signalweg 22 beschrieben werden. Der Signalweg 22 enthält eine Reihe von Widerständen 90, die für die verteilten parasitären Widerstände und Kapazitäten einer Signalleitung stehen. Eine erste Reihe von Negatoren 94, die mit einer zweiten Reihe von Negatoren 96 abwechseln, sind an versetzten Stellen innerhalb der Signalleitung angeordnet, die durch die Widerstände 90 repräsentiert wird. Sämtliche Negatoren 94, 96 enthalten (nicht gezeigte) PMOS-Transistoren (nicht gezeigt) NMOS-Transistoren in der gleichen Konfiguration wie der in 1 gezeigte Negator 10. Allerdings besitzen die NMOS-Transistoren der Negatoren 94 der ersten Reihe eine Kanalbreite, die größer ist als diejenige der PMOS-Transistoren der Negatoren 94. Im Ergebnis beschleunigen die Negatoren 94 die Anstiegsflanke und verzögern die Abfallflanke eines an ihre jeweiligen Eingänge gelegten digitalen Signals. Die PMOS-Transistoren der Nega toren 96 in der zweiten Reihe besitzen eine größere Kanalbreite als die NMOS-Transistoren der Negatoren 96. Im Ergebnis beschleunigen die Negatoren 96 die Abfallflanke und verzögern die Anstiegsflanke eines an ihre jeweiligen Eingänge gelegten digitalen Signals.
Durch Anordnen eines Negators 94 und anschließendes Abwechseln der Negatoren 94, 96 erzeugt der Signalweg 22 eine starke Beschleunigung für die Anstiegsflanke des impulsförmigen Eingangssignals und verzögert außerdem stark die Abfallflanke des impulsförmigen Eingangssignals. Eine Anstiegsflanke des von dem Impulsgeber 50 ausgegebenen Signals CRK_P dient zur Zwischenspeicherung eines von dem Eingangspuffer 44 ausgegebenen Eingangssignals, wobei der Puffer an das Übertragungsgatter 46 gekoppelt ist. Der hohe Pegel von CLKP ermöglicht es dem Durchlassgatter 46 außerdem, das aufgefangene Eingangssignal an den Eingang des ersten Negators 94 des Signalswegs 22 zu leiten. Wenn das Signal CLK_P einen Übergang auf niedrigen Pegel macht, wird das Durchlassgatter 46 gesperrt, und es wird eine Signalweg-Rücksetzeinrichtung 98 eingeschaltet. Auf diese Weise wird am Eingang des Signalwegs 22 ein hoher Impuls erzeugt, wenn der Eingang des Puffers 44 hohen Pegel hat und CLK_P einen Übergang auf hohen Pegel macht. Wenn der Eingang des Puffers 44 auf niedrigem Pegel liegt und das Signal CLKP einen Übergang auf hohen Pegel macht, bleibt der Eingang des ersten Negators 94 der Signalweg 22 und verbleibt für einen Taktzyklus auf niedrigem Pegel. Anschließend wird nur für hohe Eingangswerte ein Eingangssignal mit hohem Impuls erzeugt, und der Standard-Signalpegel ist der niedrige Rückstellpegel, der durch die Rücksetzeinrichtung 98 vor einem Übergang des Signals CLK_P auf hohen Wert gesichert wird.
Durch Treiben eines vorbestimmten Standard-Logikpegels über den Übertragungsweg, bevor ein zulässiger Eingangspegel aus dem Puffer 44 kommt, steht mehr Zeit zur Verfügung, in welcher sich der Standard-Signalpegel durch den Übertragungsweg ausbreiten kann. Dann ist nur ein vom Standardpegel abweichender Pegel (in diesem Fall ein hoher Pegel) erforderlich, um eine rasche Ausbreitungszeit durch den Übertragungsweg zu erreichen, wenn das Signal CLKP einen Übergang auf hohen Pegel ausführt. Das einzige Erfordernis besteht darin, dass der niedrige Rücksitzpegel sich durch den Übertragungsweg 22 ausbreiten muss, bevor das nächste Signal CLK_P durch den Übertragungsweg 40 gelangt, so dass der Ausgang des Übertragungsweg 22 für den nächsten CLK_P-Zyklus niedrigen Pegel hat, wenn der Eingang des Puffers 44 nicht auf logisch hohem Pegel liegt. Unter Verwendung eines kurzen Impulses für das Signal CLK_P zum Durchlassen eines hohen Eingangspegels durch den Übertragungsweg 22 und durch anschließendes Rücksetzen des Wegs während der verbleibenden hohen CLKIN-Zeit und der niedrigen CLKIN-Zeit wird ein niedriger Standardzustand mit ausreichender Zeit zur Ausbreitung über die Übertragungsleitung 22 garantiert.
Wenn im Betrieb das Signal CLK_P hohen Wert hat, um das Durchlassgatter 46 freizugeben, schaltet der niedrige Pegel am Ausgang des Negators 54 den NMOS-Transistor 98 aus, so dass das Ausgangssignal des Puffers 44 an den ersten Negator 94 in dem Signalweg 22 gelegt werden kann. Ist allerdings das Signal CLK_P niedrig, so dass das Durchlassgatter 46 gesperrt wird, so schaltet der hohe Wert am Ausgang des Negators 54 den Transistor 98 ein, so dass dieser den Eingang des ersten Negators 94 im Signalweg 22 auf Masse bringt. Im Ergebnis werden sämtliche Eingänge der Negatoren 94 auf einen logisch niedrigen Pegel voreingestellt, und die Eingänge sämtlicher Negatoren 96 werden auf einen hohen Logikpegel voreingestellt. Die Voreinstellung der Negatoren 94, 96 auf diese Logikpegel hat mehrere Effekte. Erstens werden die Eingänge sämtlicher Negatoren 94, 96 auf einen logischen Pegel eingestellt, der sie dazu bringt, einen Übergang mit einer Polarität auszuführen, wodurch jeder der Negatoren 94, 96 beschleunigt wird. Insbesondere wird der Eingang jedes Negators 94 auf niedrigen Wert voreingestellt, so dass dann, wenn der logische Pegel des Signals aus dem Puffer 44 die Negatoren 94, 96 zum Umschalten der logischen Pegel bringt, deren Eingänge von niedrigem auf hohen Wert übergehen, was derjenige Übergang ist, der von den Negatoren 94 beschleunigt wird. In ähnlicher Weise wird der Eingang jedes der Negatoren 94 auf einen hohen Wert eingestellt, so dass dann, wenn der logische Pegel des Signals aus dem Puffer 44 die Negatoren 94, 96 zum Umschalten der logischen Pegel bringt, deren Eingänge von hohem auf niedrigen Wert wechseln, was derjenige Übergang ist, der von den Negatoren 96 beschleunigt wird. Damit stellt der NMOS-Transistor 98 sämtliche Negatoren 94, 96 auf einen logischen Pegel ein, aus dem heraus der nachfolgende Übergang beschleunigt wird.
Ein weiterer Vorteil der Voreinstellung der Negatoren 94, 96, wie sie oben erläutert wurde, besteht darin, dass keines der durch die Signalwege 22–26 sich ausbreitenden Signale Nachbarabschnitte besitzt, deren logische Pegel sich in ent gegengesetzte Richtungen ändern. Wie oben ausgeführt, vergrößert sich die Ausbreitungsverzögerung von Signalen, wenn benachbarte Signale Übergänge in entgegengesetzte Richtungen ausführen. Als Ergebnis der Voreinstellung der Eingänge der Negatoren 94, 96 werden nur einige der Signalwege 22–26 umgeschaltet. Wenn z.B. ein an dem Weg 24 von dem Puffer 44 gelegtes Signal einen hohen Wert hat, werden sämtliche Negatoren 94, 96 in dem Signalweg 24 umgeschaltet. Wenn die jeweiligen Signale von dem betreffenden Puffer an die Wege 22, 26 gelegt werden und niedrigen Wert haben, wird keiner der Negatoren 94, 96 in den Signalwegen 22, 26 umgeschaltet. Im Ergebnis gibt es keine kapazitive Kopplung zwischen Signalübergängen in einem Weg und entgegengesetzten Signalübergängen in einem benachbarten Weg. Insbesondere ist ein Segment eines Signalwegs mit einem Übergang von niedrigem auf hohen Weg nicht einem Segment eines anderen Signalwegs benachbart, welches einen Übergang von hohem auf niedrigen Wert vollzieht, und umgekehrt. Schlimmstenfalls ist ein Übergang in einem Segment eines Signalwegs einem Segment des anderen Signalwegs benachbart, wo kein Übergang stattfindet. Das Fehlen einander entgegengesetzter Übergänge in benachbarten Segmenten minimiert die Verzögerung von Kopplungssignalen durch die Signalwege 22–26 zusätzlich.
Das Ausmaß der Beschleunigung, die durch die Negatoren 94, 96 erreicht wird, ist eine Funktion der Anzahl der Negatoren 94, 96 in dem Signalweg 22. Wie oben erwähnt, ist die Ausbreitungsverzögerung, d.h. die Signallaufzeit, proportional zu dem Produkt der Kapazität und dem Widerstand des Signalwegs 22, die wiederum beide direkt proportional zu dessen Länge sind. Durch Auftrennen des Signalswegs 22 in mehrere Abschnitte und durch Einfügen der Negatoren 94 und 96 zwischen jeden Abschnitt reduzieren sich die Laufzeiten vom Quadrat der Signalweg-Länge auf die Summe der Längenabschnitte der verschiedenen Segmente des Signalwegs. Das Ergebnis ist eine verringerte Signallaufzeit vom Anfang bis zum Ende des Signalwegs 22–26. Durch Beschleunigen der Anstiegsflanke eines Impulssignals und durch Verlangsamen der Abfallflanke desselben Impulssignals wird das Signal effektiv gestreckt. Deshalb ist der Ausgang des Signalwegs 22 entweder niedrig für ein niedriges Eingangssignal oder ein hoher Impuls für ein hohes Eingangssignal, wobei allerdings das hohe Impulsausgangssignal breiter ist als das hohe Impulseingangssignal. Je größer der Versatz an den Negatoren 94 und 96 ist, desto stärker ist der Ausgangsimpuls gestreckt, und desto stärker wird die aktive Flanke (in diesem Beispiel die hohe Flanke) beschleu nigt. Durch Versetzen von Adressen-, Befehls- und Datenleitungen um mehr als die Taktleitungen können die Adressen-, Befehls- und Datensignale, die aktiv für sowohl hohe als auch niedrige Zustände sind, so gestaltet werden, dass sie gültige Impulszeiten aufweisen, die beide zusätzlich beschleunigt sind und stärker gestreckt sind als das Taktsignal.
Bei einer Ausführungsform, die im Folgenden dargestellt und beschrieben wird, werden die Signalwege 22–26 in einem Speicherbauelement verwendet, welches von einem Taktsignal Gebrauch macht, um ein Daten-Gültigkeitsfenster für ein Adressen-, Daten- oder Steuersignal zu definieren. In solchen Fällen ist es von Bedeutung, sicherzustellen, dass ein Takt-Lade-Signal am Ausgang des Taktsignalwegs 40 innerhalb der Zeit liegt, in der gültige Daten in den Ausgängen der Signalwege 22–26 anstehen. Wenn das Takt-Lade-Signal die Zeit überschreitet, in der gültige Daten an den Ausgängen der Signalwege 22–26 anstehen, können möglicherweise gefälschte Daten von den (in 3 nicht gezeigten) Speicherschaltungen registriert werden, die an die Ausgänge der Signalwege 22–26 gekoppelt werden.
Wie in 6 gezeigt ist, sind die Negatoren 94, 96 in dem Taktsignalweg 40 so ausgebildet, dass sie einen geringeren Versatz als die Negatoren 94, 96 in den anderen Signalwegen 22–26 haben. Im Ergebnis verzögert der Taktsignalweg 40 die Vorderflanke des Signals CLK_P in stärkerem Maße, als die anderen Signalwege 22–26 die Vorderkanten der betreffenden digitalen Signale verzögert, die über die Wege 22–25 geleitet werden. Aufgrund des geringeren Versatzes allerdings verzögert der Taktsignalweg 40 die Rückflanke des Signals CLK_P in geringerem Ausmaß, als die übrigen Signalwege 22–26 die Rückflanken der betreffenden digitalen Signale verzögern, die über diese Wege 22–25 geleitet werden. Durch passendes Wählen des Versatzes der Negatoren 94, 96 in dem Taktsignalweg 40 lässt sich sicherstellen, dass die Gültigkeitsperioden der digitalen Signale aus den Signalwegen 22–26 das Takt-Lade-Signal überspreizen.
Eine alternative Ausführungsform einer Hochgeschwindigkeits-Ausbreitungsschaltung 150 nach einer weiteren Ausführungsform der Erfindung ist in 7 gezeigt. Die Schaltung 150 enthält größtenteils die gleichen Komponenten, die in der Hochgeschwindigkeits-Signalausbreitungsschaltung 20 nach 3 in gleicher Anordnung verwendet werden. Die Schaltung 150 unterscheidet sich von der Schal tung 20 dadurch, dass ein NAND-Gatter 152 anstelle der Durchlassgatter 46 und des NMOS-Transistor 98 in der Hochgeschwindigkeits-Ausbreitungsschaltung 20 der 3 vorgesehen ist. Wenn das Ausgangssignal CLK_P der Impulsgeberschaltung 50 niedrigen Wert hat, hält das NAND-Gatter 152 den Eingang des Negators 98 auf niedrigem Pegel, wodurch die gleiche Funktion erfüllt wird wie durch den Transistor 98 in der Schaltung 20. Wenn das Ausgangssignal CLK_P der Impulsgeberschaltung 50 hohen Wert hat, wird das NAND-Gatter 152 freigegeben, um als Negator zu fungieren und die gleiche Funktion zu übernehmen, die von dem ersten Negator 96 der Schaltung 20 ausgeführt wird. Im Ergebnis wird der erste Negator 96 der Reihe gemäß Schaltung 20 nicht benötigt. Obwohl die Hochgeschwindigkeits-Ausbreitungsschaltung 150 als durch ein NAND-Gatter 152 implementiert dargestellt ist, versteht sich, dass andere Schaltungen, beispielsweise ein NOR-Gatter (nicht dargestellt) verwendet werden können, solange die Polaritäten der an das Gatter gelegten Schaltung passend eingestellt sind.
Eine Ausführungsform eines Speicherbauelements 100 mit einer oder mehreren der Hochgeschwindigkeits-Signalausbreitungsschaltungen 20 ist in 8 dargestellt. Das Speicherbauelement 100 ist ein synchroner dynamischer Schreib-/Lesespeicher (SDRAM), der als ein zentrales Speicherelement eine linke und eine rechte Bank aus Speicherarrays 111A und 111B enthält. Jedes der Speicherarrays 111A und 111B enthält mehrere Speicherzellen (nicht dargestellt), die in Reihen und Spalten angeordnet sind. Eine Steuerlogikschaltung 112 steuert die Datentransferschritte in Verbindung mit einem Lese- oder Schreibzugriff zu den Speicherzellen in den Arrays 111A und 111B. In einer Ausführungsform besitzt jedes der Arrays 111A und 111B Speicherzellen, die in 512 Reihen und 256 Spalten mit je 32 Bits angeordnet sind. Das Speicherbauelement 110 besitzt eine Breite von 32 Bits, was bedeutet, dass jede Speicheradresse (kombinierte Bank-, Reihen- und Spaltenadresse) einer 32 Bits umfassenden Speicherzelle in einem der Arrays 111A und 111B entspricht, wobei ein (in 8 nicht gezeigter) Prozessor Datenelemente mit jeweils 32 Bits verarbeitet. Es versteht sich jedoch, dass das Speicherbauelement 100 eine große Vielfalt von anderen Ausgestaltungen aufweisen kann.
Ein (nicht gezeigter) Systemtaktgeber liefert ein Signal CLK an die Steuerschaltung 112 des Speicherelements 10. Befehlssignale werden an die Steuerschaltung 112 gegeben und von einer Befehlsdekodierschaltung 114 dekodiert. Diese Signale sind im Stand der Technik bekannt, sie beinhalten Signale wie beispielsweise CKE (clock enable), CS - (chip select; Chipauswahl) WE - ((write enable; Schreibfreigabe), RAS (row address strobe; Reihenadressen-Abtastimpuls) und CAS (column address strobe; Spaltenadressen-Abtastimpuls) Bestimmte Kombinationen unterschiedlicher Befehlssignale bilden bestimmte Prozessorbefehle. Beispielsweise kann die Kombination aus CS - niedrig, WE - hoch, RAS - niedrig und CAS - hoch einen Befehl ACTIVE repräsentieren. Beispiel für andere bekannte Befehle beinhalten READ (LESEN), WRITE (SCHREIBEN), NOP (KEINE OPERATION) und PRECHARGE (VORAUFLADEN). Obwohl der Prozessor tatsächlich unterschiedliche Befehlssignale erzeugt, die in Kombination registriert und dekodiert werden von dem Speicherbauelement 110 als Befehle, ist es zweckmäßig, die Befehle so anzusehen, als würden sie von dem Prozessor geliefert.
Die Steuerlogikschaltung 112 sendet das interne Taktsignal CLK_INT sowie verschiedene Steuersignale über Steuerleitungen 113 an andere Teile des Speicherbauelements 100, entsprechend dem vom Prozessor gelieferten Befehl. Diese Steuersignale können nicht nur Zugriffe auf Speicherzellen in den Arrays 11A und 1115 steuern, sondern außerdem eine Vielfalt weiterer Funktionen, darunter die Eingabe von Daten in das Speicherbauelement 100 sowie die Ausgabe von Daten aus dem Speicherbauelement. Die Länge der Steuerleitungen 113, über die die Steuersignale geleitet werden, ist beträchtlich groß, und die Leitungen können eng nebeneinander liegen. Folglich lässt sich die Hochgeschwindigkeits-Signalausbreitungsschaltung 20a dazu benutzen, die Kopplung der Steuersignale zu den verschiedenen Speicherkomponenten zu beschleunigen, wie dies in 8 gezeigt ist.
Das Speicherbauelement 112 ist ebenfalls mit einer Adresse der Speicherzelle ausgestattet, auf die über einen 10 Bits breiten Adressbus 115 zugegriffen wird, eingeschlossen eine Bankadresse, die von einem Adressbit BA spezifiziert wird, und einer Reihen- oder Spaltenadresse, die von Adressbits A0–A8 spezifiziert wird. Die Adresse wird in ein Adressenregister 116 eingegeben, welches die Adresseninformation an die Steuerschaltung 112, einen Reihenadressen-Multiplexer 117 und an eine Spaltenadressen-Zwischenspeicher- und -Dekodierschaltung 120 liefert.
Ansprechend auf ein oder mehrere Steuersignale von der Steuerschaltung 112 unterzieht der Reihenadressen-Multiplexer 117 die Reihenadresseninformation einer Multiplexbildung und liefert sie an eine der beiden Reihenadressen-Zwischenspeicher- und -Dekodierschaltungen 118a und 118b entsprechend den Speicherbänken 111A und 111B, auf die ein Zugriff erfolgen soll. Ansprechend auf ein oder mehrere Steuersignale von der Steuerschaltung 112 nimmt jede der Reihen-Zwischenspeicher- und Dekodierschaltungen 118a und 118b eine von dem Multiplexer 117 kommende Reihenadresse und aktiviert eine ausgewählte Reihe von Speicherzellen (nicht gezeigt) in dem Speicherarray 111a und 111b, wozu eine von mehreren Reihenzugriffsleitungen 122a bzw. 122b ausgewählt wird. Auch hier können die Leitungskopplungen des Reihenadressen-Multiplexers 117 zu den Reihen-Zwischenspeicher- und -Dekodierschaltungen 118a, b ziemlich lang sein bei gleichzeitig enger Nachbarschaft, so dass die Ausbreitungsgeschwindigkeit von Adressensignalen über diese Leitungen reduziert wird. Hochgeschwindigkeits-Signalausbreitungsschaltungen 20b, c können daher dazu eingesetzt werden, die Kopplung dieser Adressensignale aus dem Reihenadressen-Multiplexer 117 zu den Reihen-Zwischenspeicher- und -Dekodierschaltungen 118a, b zu beschleunigen.
Ansprechend auf ein oder mehrere Steuersignale von der Steuerschaltung 112 nimmt die Spalten-Zwischenspeicher- und -Dekodierschaltung 120 die von dem Adressenregister 116 gelieferte Spaltenadresse und wählt eine der mehreren Spaltenzugriffsleitungen 124a und 124b aus, die mit einem der Speicherarrays 111a bzw. 111b über eine der beiden I/A-Schnittstellenschaltungen 126a bzw. 126b gekoppelt ist. Ansprechend auf ein oder mehrere Steuersignale von der Steuerschaltung 112 wählt jede der I/A-Schnittstellenschaltungen 126a und 126b die 32 Speicherzellen aus, die der Spaltenstelle in einer aktivierten Reihe entsprechen. Wie bei den Leitungen von dem Reihenadressen-Multiplexer 112 zu den Spalten-Zwischenspeicher- und -Dekodierschaltungen, können die Leitungen von dem Adressenregister 116 zu der Spalten-Zwischenspeicher- und -Dekodierschaltung 120 lang sein oder eng nebeneinander liegen. Aus diesem Grund können die Spaltenadressensignale von dem Adressenregister 116 zu der Spalten-Zwischenspeicher- und -Dekodierschaltung 120 über eine Hochgeschwindigkeits-Signalausbreitungsschaltung 20d des in 3 gezeigten Typs geleitet werden.
Die I/A-Schnittstellenschaltungen 126a und 126b enthalten (nicht gezeigte) Leseverstärker, die den logischen Zustand der mit diesen Leseverstärkern über (nicht gezeigte) Paare komplementärer Ziffernleitungen gekoppelt sind, bestimmen und verstärken. Die I/A-Schnittstellenschaltungen 126a und 126b enthalten außerdem I/A-Schaltungen, welche Daten zu Datenausgangsregistern 128 und aus einem Dateneingangsregister 130 leiten, ansprechend auf ein oder mehrere Steuersignale seitens der Steuerschaltung 112. Normalerweise sind in den I/A-Schnittstellenschaltungen 126a, b (nicht gezeigte) Gleichstrom-Leseverstärker enthalten, welche Daten von den Ziffernleitungs-Leseverstärkern empfangen und die Daten auf das Datenausgangsregister 128 koppeln. Auch hier können die Signalwege von den Gleichstrom-Leseverstärkern lang sein und eng nebeneinander liegen, so dass es wünschenswert ist, die Datensignale über die Hochgeschwindigkeits-Signalausbreitungsschaltung 20e zu koppeln. Die Datenregister 128 und 130 sind mit einem 32 Bit breiten Datenbus 31 an DQ-Stellen DQO-DQ31 verbunden, um Ausgangsdaten Q0–Q31 zu einem Prozessor zu übertragen und Eingangsdaten D0–D31 von einem Prozessor einzugeben, ansprechend auf ein oder mehrere Steuersignale aus der Steuerschaltung 112. Es versteht sich allerdings, dass Daten mit einer größeren oder geringeren Anzahl von Bits alternativ zu dem Speicherbauelement 100 geschickt oder von diesem empfangen werden können.
Das Speicherbauelement 110 enthält eine Auffrisch-Steuerschaltung 132, die ansprechend auf ein oder mehrere Steuersignale von der Steuerschaltung 112 eine regelmäßige und periodische Aktivierung jeder der Reihen in den Speicherzellen der Arrays 110a und 110b einleitet, um die Daten aufzufrischen, wie es aus dem Stand der Technik bekannt ist. Ansprechend auf ein oder mehrere Steuersignale von der Steuerschaltung 112 liest eine Schaltung der I/A-Schnittstellenschaltung A und B in den Speicherzellen der aufgefrischten aktivierten Reihe gespeicherte Daten und schreibt Werte entsprechend den gespeicherten Daten in jede der Speicherzellen zurück.
Obwohl mehrere Hochgeschwindigkeits-Signalausbreitungsschaltungen 20a–e an speziellen Orten des Speicherbauelements 100 dargestellt wurden, versteht sich, dass eine geringere oder eine größere Anzahl solcher Schaltungen 20 verwendet werden kann. Außerdem können solche Hochgeschwindigkeits-Signalausbreitungsschaltungen 20 an verschiedenen Stellen oder in unterschiedlichen Typen von Speicherbauelementen oder anderen digitalen Schaltungen eingesetzt werden.
9 ist ein Blockdiagramm einer Ausführungsform eines Computersystems 170, welches von dem in 8 gezeigten Speicherbauelement 10 Gebrauch macht. Das Computersystem 170 enthält eine Computerschaltung 172 zum Ausführen solcher Computerfunktionen wie die Ausführung von Software zur Bewältigung gewünschter Berechnungen und Aufgaben. Die Schaltung 172 enthält typischerweise einen (nicht gezeigten) Prozessor und das dargestellte Speicherbauelement 100. Ein oder mehrere Eingabegeräte 174, z.B. eine Tastatur und eine Zeigereinrichtung, sind mit der Computerschaltung 72 über einen Bus 175 gekoppelt, wodurch eine (nicht gezeigte) Bedienungsperson manuelle Dateneingaben ausführen kann. Ein oder mehrere Ausgabegeräte 176 sind mit der Computerschaltung 172 über den Bus 175 verbunden, damit die Bedienungsperson durch die Schaltung erzeugte Daten zur Verfügung gestellt bekommt. Beispiele für Ausgabegeräte 176 beinhalten einen Drucker und eine Videoanzeige. Ein oder mehrere Datenspeicher 178 sind mit der Computerschaltung 172 über den Bus 175 gekoppelt, um Daten in (nicht dargestellten) externen Speichermedien zu speichern oder Daten daraus zu empfangen. Beispiele für Speichergeräte 178 und entsprechende Speichermedien beinhalten Laufwerke, die Festplatten und Floppy-Disks aufnehmen, Magnetbandrecorder sowie Compact-Disk-Festspeicher (CD-ROM) in Form von Lesegeräten.
Man sieht, dass zwar Ausführungsformen der Erfindung zum Zweck der Darstellung erläutert wurden, dass aber verschiedene Abwandlungen möglich sind, ohne vom Schutzumfang der Erfindung abzuweichen. Die Erfindung wird also lediglich durch die beigefügten Patentansprüche beschränkt.

Claims

Hochgeschwindigkeits-Signalausbreitungsschaltung, umfassend: eine Steuerschaltung, aufgebaut zum abwechselnden Erzeugen eines ersten und eines zweiten Werts eines Steuersignals; einen ersten Hochgeschwindigkeits-Datenweg (22) mit einer Mehrzahl von Negatoren (94), die zwischen einem Eingangsknoten und einem Ausgangsknoten in Reihe zueinander geschaltet sind, einer Mehrzahl von Negatoren (96), die in Richtung einer ersten Polarität versetzt sind und abwechseln mit einer Mehrzahl von Negatoren (94), die in Richtung einer zweiten, von der ersten Polarität verschiedenen Polarität versetzt sind, wobei der erste Hochgeschwindigkeits-Datenweg außerdem eine Logikschaltung (44, 46, 98) aufweist, die im Betrieb einen Eingangssignalanschluss mit dem Ausgangsknoten ansprechend auf den ersten Wert des Steuersignals koppelt, der erste Hochgeschwindigkeits-Datenweg außerdem eine erste Voreinstellschaltung aufweist, die im Betrieb ein Eingangssignal eines der Negatoren auf einen logischen Pegel voreinstellt, welcher einer Spannung entspricht, gegenüber der der Negator versetzt ist, um einen Übergang zu beschleunigen, und wobei das Eingangssignal ansprechend auf den zweiten Wert des Steuersignals voreingestellt wird; und einen zweiten Hochgeschwindigkeits-Datenweg (40) mit einer Mehrzahl von Negatoren (94), die in Reihe zueinander zwischen einem Eingangsknoten und einem Ausgangsknoten liegen, einer Mehrzahl von Negatoren (96), die in Richtung der ersten Polarität versetzt sind und sich abwechseln mit einer Mehrzahl der Negatoren (94), die in Richtung der zweiten Polarität versetzt sind, wobei der zweite Hochgeschwindigkeits-Datenweg außerdem eine zweite Logikschaltung aufweist, die im Betrieb ein Ausgangssignal eines Impulsgenerators (5) mit dem Eingangsknoten ansprechend auf den ersten Wert des Steuersignals koppelt, der zweite Hochgeschwindigkeits-Datenweg außerdem eine zweite Voreinstellschaltung aufweist, die im Betrieb eine Eingangsgröße eines der Negatoren auf einen logischen Pegel voreinstellt, der einer Spannung entspricht, gegenüber der der Negator versetzt ist, um einen Übergang zu beschleunigen, und der Eingang ansprechend auf den zweiten Wert des Steuersignals voreingestellt wird, dadurch gekennzeichnet, dass die Negatoren in dem zweiten Hochgeschwindigkeits-Datenweg kollektiv in einem geringeren Ausmaß versetzt sind, als es die Negatoren in dem ersten Hochgeschwindigkeits-Signalweg kollektiv sind, so dass ein an den Eingangssignalanschluss des ersten Hochgeschwindigkeits-Datenwegs angelegtes Signal an den Ausgangsknoten des ersten Hochgeschwindigkeits-Datenwegs für eine Zeitspanne gekoppelt wird, die eine Zeitspanne beinhaltet, in der ein an den Eingangssignalanschluss des zweiten Hochgeschwindigkeits-Datenwegs angelegtes Signal zu dem Ausgangsknoten des zweiten Hochgeschwindigkeits-Datenwegs gekoppelt wird.
Schaltung nach Anspruch 1, bei der die erste und die zweite Voreinstellschaltung jeweils einen Schalter aufweisen, der einen Eingang eines der Negatoren mit einer Referenzspannung koppelt, ansprechend auf den zweiten Wert des Steuersignals, wobei die Referenzspannung eine Spannung ist, die dem logischen Pegel entspricht, aus welchem der Negator einen Übergang beschleunigt.
Schaltung nach Anspruch 2, bei der jeder der Schalter mit dem Eingangsknoten des zugehörigen Hochgeschwindigkeits-Datenwegs gekoppelt ist.
Schaltung nach Anspruch 1, bei der die Logikschaltung ein Durchlassgatter aufweist.
Schaltung nach Anspruch 4, bei der das Steuersignal bei einem ersten logischen Pegel besitzt, um das Durchlassgatter zu veranlassen, den Eingangsanschluss mit dem Eingangsknoten zu koppeln, und einen zweiten logischen Pegel hat, um das Durchlassgatter zu veranlassen, den Eingang eines der Negatoren mit einer Referenzspannung zu koppeln, wobei der erste logische Pegel verschieden ist von dem zweiten logischen Pegel.
Schaltung nach Anspruch 1, bei der die Logikschaltungen und die Voreinstellschaltungen Logikgatter umfassen.
Schaltung nach Anspruch 1, bei der die Logikschaltung einen Impulsgenerator aufweist, aufgebaut zum Erzeugen des ersten Werts des Steuersignals in Abhängigkeit einer vorbestimmten Flanke eines Taktsignals für eine Dauer, die wesentlich kürzer ist als die Dauer des Taktsignals, wobei der Impulsgenerator den zweiten Wert des Steuersignals immer dann erzeugt, wenn der erste Wert des Steuersignals nicht erzeugt wird.
Schaltung nach Anspruch 1, bei dem die Logikschaltungen jeweils aufweisen: ein Durchlassgatter, welches den Eingangssignalanschluss mit dem Eingangsknoten verbindet und im Betrieb den Eingangssignalanschluss mit dem Eingangsknoten ansprechend auf den ersten Wert des Steuersignals koppelt; und ein Schalter, der einen Eingang eines der Negatoren ansprechend auf einen zweiten Wert des Steuersignals mit einer Referenzspannung koppelt, wobei der zweite Wert des Steuersignals verschieden ist vom ersten Wert des Steuersignals, und die Referenzspannung eine Spannung ist, die dem logischen Pegel entspricht, von dem aus der Negator einen Übergang beschleunigt.
Schaltung nach Anspruch 8, bei dem der Schalter mit dem Eingangsknoten gekoppelt ist.
Verfahren zum Kennzeichnen der Gültigkeit eines digitalen Signals, umfassend: Koppeln des digitalen Signals durch eine erste Reihe von Negatoren, die abwechseln zwischen Negatoren, die einen ersten Übergang des digitalen Signals beschleunigen und einen zweiten Übergang des digitalen Signals verzögern, und Negatoren, die den zweiten Übergang des digitalen Signals beschleunigen und den ersten Übergang des digitalen Signals verzögern; Koppel eines Taktsignals durch eine zweite Reihe von Negatoren, die abwechseln zwischen Negatoren, die den ersten Übergang des digitalen Signals beschleunigen und den zweiten Übergang des digitalen Signals verzögern, und Negatoren, die den zweiten Übergang des digitalen Signals beschleunigen und den ersten Übergang des digitalen Signals verzögern, gekennzeichnet durch die Bereitstellung der Übergänge des Taktsignals als Kollektiv auf ein geringeres Maß verzögert und beschleunigt, als die Übergänge des digitalen Signals kollektiv beschleunigt bzw. verzögert werden; und Kennzeichnen des digitalen Signals am Ausgang der ersten Reihe von Negatoren als zulässig, wenn das Taktsignal von der zweiten Reihe von Negatoren ausgegeben wird.
Verfahren nach Anspruch 10, weiterhin umfassend das Voreinstellen der Negatoren in der ersten und der zweiten Reihe auf einen logischen Pegel, von dem aus sie ein Übergang in beschleunigter Weise vollziehen, bevor das digitale Signal und das Taktsignal durch die erste und die zweite Reihe von Negatoren gekoppelt werden.
Verfahren nach Anspruch 11, weiterhin umfassend das Trennen der Negatoren in der ersten und der zweiten Reihe von dem digitalen Signal und dem Taktsignal, wenn die Negatoren in der ersten und der zweiten Reihe voreingestellt werden.