DE3942386A1 - Zeitgabeschaltung fuer einen halbleiterspeicher - Google Patents

Description

Die Erfindung bezieht sich auf eine Zeitgabeschaltung zur Steuerung des Lesens und Schreibens in einem Halbleiterspei­ cher.

In Halbleiterspeichern, wie statischen und dynamischen Direkt­ zugriffspeichern (RAM′s) werden in typischer Ausführung mehre­ re Steuer- oder Zeitgabesignale für den Zugriff auf Speicher­ zellen verwendet. Häufig werden für einen Schreib- oder Lese­ zugriff mehrere Steuersignale benötigt, die jeweils nachein­ ander auftreten, um beispielsweise Knotenpunkte aufzuladen, eine Trennung hervorzurufen, Leseverstärker zu aktivieren usw. Die Zeitgabe für diese Signale wird umso kritischer, je höher die Operationsgeschwindigkeiten des Speichers werden.

In früheren Halbleiter-RAM′s wurden Steuersignale außerhalb des Chips erzeugt. Bei Speichern neuerer Ausführung werden die Steuersignale Chip-intern erzeugt. Verwiesen wird beispiels­ weise auf die US-PS 37 78 784. Bei dem aus dieser Druckschrift bekannten MOS-Speicher wird eine Zeitgabezelle in den Zeitga­ beschaltungen verwendet. Diese Zelle sorgt für eine Kompensa­ tion von Prozeßschwankungen, die anderenfalls die Zeitgabe dieser Zeitgabesignale wesentlich beeinträchtigen würden.

In der US-PS 40 87 704 ist eine andere Chip-interne Steuer­ signalanordnung für einen dynamischen RAM beschrieben, bei der das Ausgangssignal eines Steuersignalgenerators zur Auslösung oder Triggerung des nächsten Steuersignalgenerators verwendet wird. Diese Anordnung stellt sicher, daß eine Zeitverzögerung zwischen diesen Signalen auftritt und daß die Signale in einer vorgegebenen Reihenfolge auftreten.

Bei Halbleiterspeichern ist es außerdem üblich, Hilfszellen zu benutzen. Diese Zellen liefern eine Ladung, die gleich derje­ nigen einer ordentlichen Zelle im Speicherfeld ist. Die Hilfs­ zellen werden auf dem gleichen Scheibchen oder Substrat wie die richtigen Speicherzellen hergestellt, und daher sind ihre Charakteristiken effektiv die gleichen wie diejenigen der Betriebsspeicherzellen (unabhängig von Prozeßschwankungen). Ein Beispiel für Hilfs- bzw. Dummyzellen gibt die US-PS 39 59 781.

Der Erfindung liegt die Aufgabe zugrunde, die Zeitgabe im gattungsgemäßen Halbleiterspeicher zu verbessern.

Wie zu sehen sein wird, macht die Erfindung von Modellen der tatsächlichen Schaltungskomponenten zur Erzeugung der Zeitver­ zögerungen in einer Zeitgabeschaltung Gebrauch. Das Ausgangs­ signal eines Modells dient in einigen Fällen zur Aktivierung eines anderen Modells; hilfsweise initiiert ein Wortleitungs­ modell das Lesen in einem Zellen-Lesemodell.

Die Erfindung bezieht sich auf eine Zeitgabeschaltung zur Verwendung in einem Speicher mit einer Vielzahl von Zellen. Die Zeitgabeschaltung liefert eine Anzahl von Steuersignalen, die zur Steuerung beispielsweise zum Lesen von Daten aus dem Speicher verwendet werden. Ein Bitleitungsmodell ist vorgese­ hen, das ein verkleinertes Modell einer tatsächlichen Bitlei­ tung im Speicher enthält. Dieses Modell hat eine kleinere Kapazität als die Bitleitungen im Speicher. Eine Treiberschal­ tung ist mit diesem Bitleitungsmodell gekoppelt und treibt das Modell zur Duplikation des Datenlesens aus der Speicherzelle. Die Treiberschaltung entwickelt ein stärkeres Signal an dem Bitleitungsmodell als auf der tatsächlichen Bitleitung im Speicher ansteht. Bei dem beschriebenen Ausführungsbeispiel enthält die Treiberschaltung ein vergrößertes Modell einer Speicherzelle. Ein Detektor ist mit dem Bitleitungsmodell gekoppelt und bestimmt das von der Treiberschaltung erzeugte Signal. Das Ausgangssignal des Detektors wird zur Erzeugung von Steuersignalen zum Lesen von Daten aus dem aktuellen Spei­ cher verwendet. Da der Detektor ein stärkeres Signal als die Abtast- bzw. Leseverstärker im Speicherfeld erhält, kann er wesentlich kleiner ausgebildet und schneller und weniger emp­ findlich sein als die im Speicherfeld verwendeten Abtastver­ stärker.

Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet. Einzelheiten und Vorteile der Erfindung erge­ ben sich aus der nachfolgenden Beschreibung eines Ausführungs­ beispiels der Erfindung.

In der Zeichnung ist ein Ausführungsbeispiel der Erfindung schematisch dargestellt. Es zeigen:

Fig. 1 ein elektrisches Schaltbild einer Speicherzelle mit zugehöriger Wortleitung, Bitleitungen, Ab­ tast- bzw. Leseverstärkern und Schreibschaltung. Diese schematische Darstellung dient zur Be­ schreibung eines Teils eines Speicherfeldes, in welchem die erfindungsgemäß erzeugten Steuersi­ gnale verwendet werden;

Fig. 2 mehrere Verläufe von Signalen, die mit Hilfe der erfindungsgemäßen Zeitgabeschaltung erzeugt werden;

Fig. 3 ein allgemeines Blockschaltbild der erfindungs­ gemäßen Zeitgabeschaltung;

Fig. 4 ein elektrisches Schaltbild eines Ausführungs­ beispiels der Erfindung;

Fig. 5 ein elektrisches Schaltbild eines bei der Erfin­ dung verwendeten Wortleitungsmodells; und

Fig. 6 ein elektrisches Schaltbild eines bei der Erfin­ dung verwendeten Bitleitungsmodells.

Beschrieben wird eine Zeitgabeschaltung zur Verwendung in einem Halbleiterspeicher. In der folgenden Beschreibung werden zahlreiche spezielle Einzelheiten, wie eine spezielle Verknüp­ fungsschaltung usw., angegeben, um die Erfindung leichter verständlich zu machen. Es ist für den Fachmann klar, daß die Erfindung aber auch ohne diese speziellen Einzelheiten reali­ siert werden kann. In anderen Fällen sind bekannte Schaltungs­ einzelheiten nur in Blockform gezeigt, um die Erfindung nicht mit unnötigen Einzelheiten zu belasten.

Die Erfindung ist in Metalloxidhalbleiter (MOS)-Technologie und insbesondere in Verbindung mit der komplementären MOS-Techno­ logie realisiert. Es gibt eine Anzahl bekannter CMOS-Prozesse, die für die Realisierung der Erfindung verwendet werden kön­ nen. In der beschriebenen Implementierung ist die Erfindung Bestandteil eines Cache-Speichers, wobei die Speicherzellen im Cache-Speicher gewöhnliche statische Zellen sind. Eine dieser Zellen ist in Fig. 1 gezeigt. Es ist klar, daß die Erfindung auch in anderen Speicherausführungen verwendet werden kann. Der Gesamtspeicher mit der erfindungsgemäßen Zeitgabeschaltung ist als integrierte Schaltung auf demselben Substrat oder Halbleiterplättchen hergestellt. Dabei wird die Tatsache aus­ genutzt, daß Prozeßschwankungen über ein einziges Halbleiter­ plättchen nicht merklich in Erscheinung treten. Die Charakte­ ristiken der Bauelemente der Zeitgabeschaltung sind daher relativ zu den Charakteristiken der Bauelemnte in der Spei­ cheranordnung bei einem vorgegebenen Plättchen bekannt.

Bevor die Erfindung im einzelnen beschrieben wird, wird zu­ nächst die Verwendung der Erfindung in einem aktuellen Spei­ cher beschrieben. In Fig. 1 ist eine gewöhnliche statische Speicherzelle 12 dargestellt. Die Zelle weist zwei kreuzge­ koppelte p-Kanal und n-Kanal-Transistoren auf. Die Speicher­ zelle ist über Auswahltransistoren 19 bzw. 26 mit Bitleitungen 14 bzw. 15 verbunden. Die Gate-Elektroden der Auswahltransi­ storen sind mit einer Wortleitung 13 gekoppelt (oder durch letztere gebildet). Die Bitleitungen sind mit anderen Zellen in der Spalte gekoppelt; in ähnlicher Weise sind die Wortlei­ tungen mit anderen Zellen in einer Zeile gekoppelt.

Der Speicher weist selbstgetaktete Wiederöffnungslatches 10 auf, die Adreßsignale erhalten. Diese Latch-Schaltungen werden von einem Steuerportsignal auf der Leitung 29 gesteuert. Die Adressen werden von einem Decodierer 11 decodiert. Dieser Decodierer erhält ein Wortleitungsaktivierungs(steuer-)Signal auf der Leitung 31, welches den Wortleitungstakt steuert. Der Decodierer 11 aktiviert in üblicher Weise jeweils nur eine einzige Wortleitung und ermöglicht dadurch, daß eine Zellen­ zeile mit ihren zugehörigen Bitleitungen in dem Speicherfeld bzw. der Speichermatrix gekoppelt wird. Die Adresseneingaben zum Decodierer ändern sich während der Zeit nicht, in der die Wortleitungaktivierung wirksam ist. Die Bitleitungen 14 und 15 werden über p-Kanal-Transistoren 20 und 21 vorgeladen, wenn das Potential auf der Leitung 16 niedrig ist. Der Transistor 22 egalisiert das Potential der Bitleitung.

Transistoren 35 und 36 trennen die Bitleitungen vom Abtastver­ stärker 23. Das Signal auf der Leitung 17 dient zur Steuerung dieser Trennung. Der Abtastverstärker 23 ist ein üblicher, mit einem Strobe-Signal beaufschlagter (strobed) Differenzverstär­ ker, der durch ein SAS#-Signal auf der Leitung 18 gesteuert wird. Der Ausgang dieses Verstärkers, die Leitungen 62 und 63, ist mit einer zweiten Verstärkungsstufe gekoppelt und liefert die Ausgabedaten und deren Komplement auf den Leitungen 64 bzw. 65, wenn Daten aus der Zelle gelesen werden.

Wenn unter der Annahme, daß die Zelle von der Wortleitung 13 angesteuert wird, Daten in die Zelle 12 eingelesen werden, bewirkt ein Steuersignal auf der Leitung 25, daß die n-Kanal- Transistoren 66 und 67 leitend werden, wodurch die Dateneinga­ beleitung 24 mit den Bitleitungen 14 und 15 gekoppelt wird. Die Leitung 24 wird über den Inverter 27 und den Transistor 67 mit der Bitleitung 15 gekoppelt; der Ausgang des Inverters 27 ist mit einem anderen Inverter 28 und von dort über den Tran­ sistor 66 mit der Bitleitung 14 gekoppelt.

Die zum Lesen von Daten aus der oder in die Zelle 12 notwendi­ gen Steuersignale werden von der erfindungsgemäßen Zeitgabe­ schaltung erzeugt und sind in Fig. 2 gezeigt. In Fig. 2 sind die an die Leitungen 16, 17, 18, 25, 29 und 31 der Fig. 1 angelegten Steuersignale dargestellt. Dieselben Zahlen dienen zur Identifizierung sowohl der ein Signal führenden Leitung als auch des Signals selbst. Das Signal erhält jedoch zusätz­ lich den Buchstaben "a", um das Signal von der zugehörigen Leitung zu unterscheiden. Das von der Leitung 17 in Fig. 1 geführte Signal ist daher in Fig. 2 als Signalverlauf 17 a gezeigt.

Die Lese- und Schreiboperationen laufen nach Erhalt eines einzigen Zeitgabesignals ab. (Eine Schreiboperation findet anstelle einer Leseoperation statt, wenn das Schreibaktivie­ rungssignal (Leitung 57 in Fig. 3 und 4) aktiviert ist.) Dieses Zeitgabesignal ist als "CLK" 30 a in Fig. 2 gezeigt. Nach Initiierung eines Speicherzyklus steigt das Signal auf der Leitung 16 an und beendet die Voraufladung durch Sperrung der Transistoren 20, 21 und 22. Das Steuerportsignal 29 a, das auch in Abhängigkeit von dem Signal 30 a erzeugt wird, verrie­ gelt die Adressen in den Latch-Schaltungen 20. Dadurch werden weitere Änderungen in den am Decodierer 11 anstehenden Adres­ sen beschränkt. Signal 31 a erlaubt die Ansteuerung bzw. Aus­ wahl einer der Wortleitungen am Ausgang des Decodierers 11, beispielsweise der Wortleitung 13. Danach wird der Abtastver­ stärker durch das Abtastverstärker-Strobesignal 18 a aktiviert, und nach dem Initiieren des Abtastens bzw. Lesens sorgt das Trennsignal 17 a für ein Sperren der Transistoren 35 und 36.

Während des Schreibens wird kein Abtastverstärker-Strobesignal erzeugt; es wird vielmehr das Schreib-Auswahlsignal 25 a er­ zeugt, wodurch die Transistoren 66 und 67 leitend gemacht werden. Dies ermöglicht, daß Daten auf der Leitung 24 auf die Bitleitungen gekoppelt werden, um die Zelle in einen ihrer beiden stabilen Zustände zu setzen.

Bei der Anordnung gemäß Fig. 3 werden die verschiedenen Steu­ ersignale von dem Taktsignal auf der Leitung 30 ausgelöst. Dieses Signal wird zusammen mit einem Zyklus-Aktivierungssi­ gnal an einen Monoflop 32 angelegt. Der Ausgang dieser Schal­ tung ist mit einem SR-Flipflop 33 gekoppelt. Der Q#-Ausgang dieses Flipflops ist über einen Inverter mit einer Leitung 31 x gekoppelt. Das Signal auf der Leitung 31 x ist nach Pufferung das Signal 31 a der Fig. 2. (Der Buchstabe "x" zeigt an, daß die Leitung zusätzlicher Pufferung unterworfen wird, bevor sie zu der das Steuersignal führenden endgültigen Steuerleitung wird. Daher wird das Signal auf der Leitung 31 x nach Durchlauf durch zusätzliche Puffer (z.B. Inverter) das Signal 31 a auf der Leitung 31.) Der Q-Ausgang des Flipflops 33 ist über vier Inverterstufen mit einem Eingangsanschluß des NOR-Gatters 44 gekoppelt. Der andere Eingangsanschluß dieses NOR-Gatters erhält das Taktsi­ gnal von der Leitung 30. Der Ausgang des NOR-Gatters 44 lie­ fert nach Durchlaufen einer zusätzlichen Inverterstufe das Port-Steuersignal auf der Leitung 29. (Häufig sind bei den Schaltungen gemäß Fig. 3 und 4 mehrere Inverter in Reihe geschaltet. Dies geschieht zur Erzeugung von Zeitverzögerungen in dem Wirksamwerden von Steuersignalen und zum Treiben großer kapazitiver Lasten.) Der Q-Ausgang des Flipflops 33 ist auch mit der im gestrichel­ ten Block 37 dargestellten Reihenschaltung aus einem NAND-Gat­ ter 106 und einem Inverter 107 verbunden. Diese Schaltungskom­ ponenten stellen ein Modell des Decodierers 11 der Fig. 1 dar. Die Modelltechnik, die hier verwendet wird, läßt sich besser aus anderen Modellen, z.B. dem Wortleitungsmodell, Zellenmo­ dell und Bitleitungsmodell verstehen. Für die Zwecke des Deco­ dierers ist jedoch die Zeitverzögerung über die beiden Inver­ ter des Modells 37 die gleiche wie die Zeitverzögerung über den Decodierer 11. Der Ausgang des Modells 37 ist mit dem Wortleitungsmodell 38 und über drei Inverter mit einem Ein­ gangsanschluß des NOR-Gatters 34 gekoppelt. Der andere An­ schluß des NOR-Gatters 34 erhält das Q#-Signal aus dem Flip­ flop 33. Der Ausgang des Gatters 34 (Leitung 16 x) liefert nach zusätzlicher Pufferung das Voraufladungs#-Signal 16 a, das in Fig. 2 gezeigt ist.

Wenn das Taktsignal 30 a an den monostabilen Multivibrator 32 angelegt wird, wird ein einzelner Impuls erzeugt, der das Flipflop 33 unabhängig von der Dauer des Signals 30 a setzt. Wenn dies eintritt, fällt das Potential an dem Q#-Anschluß des Flipflops 33, wodurch das Potential am Ausgang des Gatters 34 ansteigt und die Voraufladefunktion unterbrochen wird. Die Übertragung des Q-Signals durch das Modell 37 und durch die das Signal danach mit dem Gatter 34 koppelnden drei Inverter ändert das Ausgangssignal des Gatters 34 zu diesem Zeitpunkt nicht. Das Ausgangssignal aus dem Modell 37 erreicht nach Ausbreitung über andere Modelle (wie weiter unten beschrieben werden wird) das Gatter 47 und sorgt dafür, das das Flipflop 33 über Leitung 60 rückgesetzt wird. Wenn dies geschieht, steigt das Potential am Q#-Anschluß, ohne daß dadurch allein eine Änderung des Ausgangssignals des Gatters 34 stattfindet. Das Ausgangssignal dieses Gatters ändert sich nicht, bis die Rückflanke des Signals von dem Q-Anschluß über das Modell 37 und die drei Inverterstufen das Gatter 34 erreicht. Dies be­ wirkt dann den Potentialabfall am Ausgang des Gatters 34, wodurch die Voraufladung initiiert wird.

Es sollte als wichtig beachtet werden, daß bei Beginn des Lese- oder Schreibzyklus einige Steuersignale, beispielsweise diejenigen, die am Ausgang des Bitleitungsmodelldetektors 42 (Leitung 17 x/18 x) erzeugt werden, wegen der Verzögerung durch das Decodierermodell verzögert werden, wenn das Flipflop 33 gesetzt ist. Wenn am Ende des Zyklus das Flipflop 33 rückge­ setzt wird, findet die Verzögerung über das Decodierermodell 37 erneut Verwendung, diesmal zur Verzögerung der Einleitung des Ladungszyklus am Ausgang des Gatters 34. (Die Vorder- und Rückflanken des Ausgangssignals des Flipflops 33 werden je­ weils verzögert.) Daher werden die Verzögerungen des Modells 37 und anderer Modelle in einem vorgegebenen Zyklus zweimal verwendet, und zwar einmal, wenn das Flipflop 33 gesetzt ist, und zum anderen, wenn es rückgesetzt ist, um beispielsweise die Erzeugung von Vorder- und Rückflanken der Steuersignale gemäß Fig. 2 zu unterstützen. Ferner wird die Verzögerung durch die Modelle zum Rücksetzen des Flipflops 33 benutzt.

Der Ausgang des Decodierermodells 37 ist mit einem Wortlei­ tungsmodell 38 verbunden. Das Wortleitungsmodell wird weiter unten in Verbindung mit Fig. 5 beschrieben. Der Ausgang des Wortleitungsmodells ist seinerseits mit einem Zellenlesemodell 41 und einem Zellenschreibmodell 49 gekoppelt. Bei dem be­ schriebenen Ausführungsbeispiel dienen das Decodierermodell und das Wortleitungsmodell zur Erzeugung sowohl der Lese- als auch der Schreibsteuersignale. Es gibt jedoch separate Bitlei­ tungsmodelle und Zellenmodelle zur Erzeugung einiger Steuersi­ gnale zum Lesen und Schreiben. Außerdem wird während einer Schreiboperation ein Schreibtreibermodell 43 verwendet.

Im Falle der Lesezyklus-Zeitgabeschaltungen steuert das Aus­ gangssignal des Wortleitungsmodells 38 ein Zellenlesemodell 41, das mit einem Bitleitungs-Lesemodell 40 gekoppelt ist. Das Bitleitungs-Lesemodell und das Zellenlesemodell "duplizieren" die Bitleitung und die Zelle während des Lesen, wie weiter unten noch genauer beschrieben werden wird. Ein Bitleitungsde­ tektormodell 42 ist mit dem Zellenlesemodell und mit dem Bit­ leitungslesemodell gekoppelt. Der Ausgang dieses Modells ist mit einem Eingangsanschluß des NOR-Gatters 47 gekoppelt und liefert auch ein Signal auf Leitung 17 x/18 x, das die Steuersi­ gnale 17 a und 18 a gemäß Fig. 2 nach einer Pufferung erzeugt.

Der Ausgang des Wortleitungsmodells 38 ist außerdem mit einem Zellenschreibmodell 49 gekoppelt. Dieses Modell ist mit einem Bitleitungsschreibmodell 48 gekoppelt, das sich vom Modell 40 unterscheidet. Der Ausgang des Zellenschreibmodells 49 ist direkt mit dem Gatter 47 gekoppelt.

Ein Schreibaktivierungssignal wird an einen Eingang des NAND- Gatters 50 angelegt. Dieses Gatter erhält auch das Q-Ausgangs­ signal des Flipflops 33. Das Ausgangsignal des Gatters 50 bildet ein Eingangssignal zum Gatter 54. Der Ausgang des In­ verters 119 ist mit einem zusätzlichen Inverter 120 gekoppelt und von dort mit dem Schreibtreibermodell 43 verbunden. Der Komplementärwert des Signals auf der Leitung 57 wird an das Zellenlesemodell angelegt, und wird auch gemäß Darstellung in Fig. 4 mit dem Modell 40 gekoppelt und zur Verhinderung einer Aktivierung dieser Modelle während eines Schreibzyklus verwen­ det. Das Ausgangssignal des Gatters 54 liefert den Schreibim­ puls nach Pufferung (Signal 25 a).

Bevorzugte Ausführungsbeispiele der Erfindung

Die Erfindung wird in einem Cache-Speicher verwendet. Dieser Speicher hat zwei Abschnitte, einen Datenabschnitt und einen Befehlsabschnitt. Jeder dieser Abschnitte hat zwei Felder, eines zur Speicherung von Daten/Befehlen, und das andere zur Speicherung von Identifizierungsinformationen. Jedes Feld jedes Abschnitts weist seine eigenen Zeitgabeschaltungen, wie diejenigen gemäß den Fig. 3 und 4 auf. Die spezielle Schal­ tung gemäß Fig. 4 ist die Zeitgabeschaltung für das Identifi­ zierungs- bzw. Etikettenfeld (tag array) des Datenabschnitts. Die anderen Zeitgabeschaltungen sind im wesentlichen gleich aufgebaut, wobei der Hauptunterschied in der Anzahl von Baue­ lementen in den Bitleitungsmodellen für die Lese- und Schreib­ betriebsarten liegt.

Das Datenidentifizierungs- bzw. -etikettenfeld hat 128 Zellen, die mit jeder Bitleitung gekoppelt sind. Sein Bitleitungsmo­ dell für den Lesebetrieb benutzt 32 Bauelemente (siehe Fig. 6) und 64 Bauelmente für den Schreibbetrieb. Das Datenfeld hat 256 Zellen, die mit jeder Bitleitung gekoppelt sind; es be­ nutzt 64 Bauelemente in seinem Bitleitungslesemodell und 64 Bauelemente in seinem Bitleitungsschreibmodell. Das Befehls­ etikettenfeld hat 128 Zellen, die mit jeder Bitleitung gekop­ pelt sind. Es verwendet 16 Bauelemente in seinem Bitleitungs­ lesemodell und 64 Bauelemente in seinem Bitleitungsschreibmo­ dell. Das Befehlsfeld hat 256 Zellen, die mit jeder seiner Bitleitungen gekoppelt sind, und es verwendet 80 Bauelemente in seinem Bitleitungslesemodell und 168 Bauelemente in seinem Bitleitungsschreibmodell. Daher sind in jedem Falle die Bit­ leitungswortmodelle gegenüber den tatsächlichen Bitleitungen verkleinert, da die aktuellen Bitleitungen mehr zugeordnete Bauelemente haben.

Wortleitungs- und Bitleitungsmodelle

Das Wortleitungsmodell (Modell 38 in den Fig. 3 und 4) ist ein Modell voller Größe. Es ist daher ein Duplikat der in den Feldern tatsächlich verwendeten Wortleitung. Es besteht aus einer Leitung 72, mit der gemäß Darstellung in Fig. 5 mehrere Transistoren, wie die Transistoren 69, 70 und 71, gekoppelt sind. Bei dem bevorzugten Ausführungsbeispiel wird die Wort­ leitung selbst aus polykristallinem Silizium (Polysilizium) hergestellt; der dieser Leitung zugehörige Widerstand ist als Widerstand 73 gezeigt. Der gleiche Widerstand ist im Modell der Wortleitung enthalten. Jeder der mit dem Wortleitungsmo­ dell verbundenen Transistoren, z.B. Transistor 69, hat die gleiche Größe (d.h. Kanalbreite und Längenabmessungen) wie die mit der Wortleitung gekoppelten Auswahltransistoren. D. h., die Transistoren im Modell haben die gleiche Größe wie Transistor 19 in Fig. 1. Zwei Transistoren im Wortleitungsmodell sind mit Leitung 72 für jede mit der Wortleitung verbundene Zelle ge­ koppelt, da gemäß Darstellung in Fig. 1 eine Zelle über ein Transistorpaar ausgewählt wird. (Für ein 128 Bit langes Wort sind 256 Transistoren mit jeder Wortleitung gekoppelt.) Daher liefert das Wortleitungsmodell die gleiche Kapazität wie eine aktuelle Wortleitung im Feld. Zu beachten ist, daß diese Kapa­ zität in der tatsächlichen Speichermatrix von Plättchen zu Plättchen aufgrund der üblichen Prozeßschwankungen variiert. Wichtig ist, daß Schwankungen den Variationen im Wortleitungs­ modell entsprechen, da das Modell auf demselben Plättchen mit dem aktuellen Cache-Speicher hergestellt wird.

Das Bitleitungsmodell der Fig. 6 weist mehrere Transistoren, beispielsweise die Transistoren 73 und 74 auf die mit der Leitung 75 gekoppelt sind. Das Gate und ein Anschluß jedes Transistors liegen an Erde, und der andere Anschluß jedes Transistors ist mit der Leitung 75 gekoppelt. Diese n-Kanal- Transistoren entsprechen dem Transistor 19 in Fig. 1 und du­ plizieren daher die Ladung der nicht-gewählten Zellen auf einer Bitleitung. Wie oben erwähnt, werden in den Bitleitungs­ modellen weniger Transistoren wie im tatsächlichen Feld ver­ wendet, d.h. sie sind verkleinert. Das Bitleitungsmodell der Fig. 6 wird für das Bitleitungslesemodell 40 und das Bitlei­ tungsschreibmodell 48 in Fig. 4 verwendet.

Ausführungsbeispiel gemäß Fig. 4

In Fig. 4 sind das Monoflop 32 und das Flipflop 33 der Fig. 3 in den gestrichelten Block 32/33 gezeigt. Die Eingangsleitung 30 ist über drei Inverter 75, 76 und 77 angekoppelt. Es gibt eine kapazitive Ladung am Ausgang jedes dieser Inverter. Der Inverter 77 ist mit dem Gate eines n-Kanal-Transistors 80 gekoppelt. Das Aktivierungssignal ist mit dem Gate des n-Ka­ nal-Transistors 81 verbunden. Die Leitung 30 ist auch mit dem Gate des n-Kanal-Transistors 79 verbunden. Das Rücksetzsignal von Gatter 47 steht am Gate des p-Kanal-Transistors 78 an. Transistoren 78, 79, 80 und 81 liegen in Reihe. Inverter 83 und 84 bilden ein Latch, wobei der Q-Ausgang durch den Ausgang des Inverters 84 und der Q#-Ausgang durch den Ausgang des Inverters 83 gebildet wird.

Die Leitung 29 x ist über drei Inverter mit dem Q-Ausgang des Flipflops gekoppelt. Wie in Fig. 3 zu sehen ist, ist diese Leitung effektiv mit dem Taktsignal am Gatter 44 UND-ver­ knüpft, um sicherzustellen, daß das Signal 28 bis zum Anstehen des Taktsignals nicht auftreten kann.

Das Signal auf der Leitung 31 x ist das Q#-Ausgangssignal des Flipflops nach Durchlauf durch einen Inverter.

Das Gatter 34 ist wieder in Fig. 4 gezeigt, wobei sein Ausgang über die Inverter 100 und 101 die Leitung 16 x bildet. Die Leitung 16 x ist über Inverter 102 und 103 mit dem Gate eines p-Kanal-Transistors 104 gekoppelt und erzeugt das Abtastver­ stärker-Strobesignal auf der Leitung 18 x. Das Ausgangssignal des Inverters 105 hält dieses Signal während des Schreibbe­ triebs in seinem inaktiven Zustand.

Der Q-Ausgang des Flipflops 33 ist mit einem Eingangsanschluß von NAND-Gattern 156 verbunden. Das Decodierermodell enthält das NAND-Gatter 106 und einen Inverter 107. Sein Ausgang ist mit dem Wortleitungsmodell 38 (Fig. 5) und auch über drei Inverter mit dem anderen Eingangsanschluß des Gatters 34 ge­ koppelt.

Das Q#-Ausgangssignal des Flipflops 33 dient auch zum Vorauf­ laden des Bitleitungslesemodells 40 und des Zellenlesemodells 41. Dies geschieht über das NOR-Gatter 86, das an einem Ein­ gang das Q#-Ausgangssignal des Flipflops 33 erhält. Der Aus­ gang des Gatters 86 ist über zwei Inverter mit der Leitung 89 gekoppelt. Das Bitleitungslesemodell 40 wird über Transistor 90 aufgeladen. Das Zellenlesemodell wird über Transistor 91 aktiviert, der auch mit der Leitung 89 gekoppelt ist. Das Signal auf der Leitung 89 lädt das Bitleitungsmodell auf, wenn es auf niedrigem Potential ist, und aktiviert sodann das Zel­ lenlesemodell über den Transistor 91, wenn es auf seinen hohen Zustand überwechselt. Das Bitleitungslesemodell und das Zel­ lenlesemodell werden während Schreibzyklen nicht aktiviert, da das Signal auf Leitung 57 mit dem anderen Eingangsanschluß des Gatters 86 gekoppelt ist.

Der Ausgang des Modells 38 ist mit dem Gate des Transistors 92 gekoppelt, um die Auswahl entlang der Bitleitung während des Lesens zu Duplizieren. Daher ist in dem Zellenlesemodell 41 der Transistor 92 eine vergrößerte Version des Ansteuerungs- bzw. Auswahltransistors, während der Transistor 91 eine ver­ größerte Version eines der n-Kanal-Transistoren der Zelle selbst ist. Das Zellenlesemodell 41 bildet einen "Treiber" für das Bitleitungslesemodell 40 zur Erzeugung eines an den Ein­ gang des Inverters 108 angelegten Ausgangssignals. Während eines Lesezyklus wird das Bitleitungsmodell 40 zuerst geladen und danach über das Zellenlesemodell mit den Transistoren 91 und 92 entladen. Der Bitleitungsmodelldetektor enthält Inver­ ter 108, 109 und 110. Das Zellenlesemodell entwickelt annä­ hernd die zweifache Treiberleistung einer wirksamen Zelle im Speicherfeld. Auch hier schwanken die Charakteristiken in der gleichen Weise wie die Charakteristiken einer aktuellen Zelle, da das Zellenlesemodell auf demselben Plättchen bzw. Scheib­ chen wie die Zelle hergestellt ist. Wegen der verstärkten Treiberleistung und wegen der gegenüber einer echten Bitlei­ tung verminderten Kapazität des Lesebitleitungsmodells 40 ist das am Eingang zum Inverter 108 anstehenden Signal größer als das an der tatsächlichen Bitleitung im Feld auftretende Si­ gnal. Dies ermöglicht eine relativ einfache Ausbildung des aus den Invertern 108, 109 und 110 bestehenden Detektors. Die Tatsache, daß ein stärkeres Signal ansteht, ermöglicht eine leichtere Bestimmung sowie eine raschere und zuverlässigere Erzeugung des Zeitgabesignals.

Der Ausgang des Inverters 110 ist mit einem Eingangsanschluß des Gatters 47 gekoppelt, um während des Lesebetriebs das Rücksetzsignal zu erzeugen; ferner ist der Ausgang über zwei Inverter mit dem Gatter 111 gekoppelt. Der Ausgang des Gatters 111 ist über mehrere Inverter weiterverbunden und liefert das Trennsignal 17 a auf der Leitung 17 x.

Das Schreibauswahlsignal wird, wie oben erwähnt, während der Schreibmoden an die Leitung 57 angelegt. Dieses Signal wird an das Gatter 50 und von dort durch drei Inverter an die Leitung 113 angelegt. Dieses Signal wird vom Q-Ausgangssignal des Flipflops 33 durch das Gatter 50 ausgeblendet. Die Leitung 113 befindet sich ausgenommen während des Schreibbetriebs im niedrigen Zustand, und daher sorgt Transistor 112 dafür, daß das Bitleitungsschreibmodell 48 aufgeladen wird. Wenn der Schreibmodus ausgewählt ist, wird Transistor 112 gesperrt, und das Schreibtreibermodell 43 wird von dem Signal auf der Lei­ tung 113 und dem Signal auf der Leitung 57 aktiviert. Die Transistoren 114 und 115 duplizieren die Schreibtreiberschal­ tung zur Ansteuerung der Bitleitungen, insbesondere die dem Inverter 28 und dem Transistor 66 in Fig. 1 zugeordnete Schal­ tung.

Das Zellenschreibmodell 49 enthält die Transistoren 95 und 96 und die Inverter 97 und 98. Dieses Modell wird durch Transi­ stor 99 aufgeladen. Der Wortleitungseingang zu Modell 49 ist mit den Gate-Elektroden der Transistoren 95 und 96 gekoppelt, welche die Ansteuerungs- bzw. Auswahltransistoren duplizieren. Die Zelle selbst wird durch die Inverter 97 und 98 gebildet. Der Inverter 116 bestimmt, wann die Zelle von einem Datensi­ gnal "gesetzt" worden ist, und das Ausgangssignal dieses In­ verters durch das Gatter 47 erzeugt ein Rücksetzsignal für das Flipflop 33 während des Schreibbetriebs. Das Signal auf der Leitung 57, übertragen über das Gatter 50, und eine verzögerte Version dieses Signals (verzögert durch Inverter 118 und 119) werden an das Gatter 54 angelegt. Der Ausgang des Gatters 50 entwickelt das Schreibauswahlsignal 25 a (Leitung 25 x).

Die Eingangssignale des Gatters 54 werden auch an die Eingänge eines Gatters 117 angelegt. Der Ausgang des Gatters 117, aus­ geblendet durch Gatter 111 und übertragen durch drei Inverter­ stufen, entwickelt das Trennsignal während des Schreibbe­ triebs.

Während des Schreibbetriebs ist, wie oben erwähnt, das Bitlei­ tungsschreibmodell 48 im Vergleich zur tatsächlichen Leitung verkleinert. Das Schreibtreibermodell 43 ist ebenfalls ver­ kleinert. Der Signalverlauf, gesehen beispielsweise am Eingang des Gatters 116, dupliziert die tatsächlichen Signalverläufe im Speicherfeld, da die Verkleinerungen der beiden Modelle 43 und 48 sich gegenseitig kompensieren.

Die dem Decodierermodell 37 und dem Wortleitungsmodell 38 zugeordnete Verzögerung ist gleich der dem tatsächlichen Deco­ dierer und der Wortleitung in der Speicheranordnung zugeordne­ ten Verzögerung. Die dem Bitleitungslesemodell und dem Zellen­ lesemodell zugeordnete Verzögerung ist ebenfalls gleich der der aktuellen Bitleitung und der Zelle zugeordneten Verzöge­ rung. Diese Aquivalenz der Zeitverzögerung gilt auch für die Schreibmodelle. Daher liefert die Schaltung gemäß Fig. 4 Zeit­ verzögerungen, die gleich denjenigen sind, die der realen Speicheranordnung zugeordnet sind. Da die Schaltung gemäß Fig. 4 auf demselben Plättchen wie die tatsächlichen Speicherfelder gebildet ist, unterliegen die Zeitgabeschaltungen eventuellen Prozeßvariationen in demselben Ausmaß und in derselben Rich­ tung wie die Schaltungen der Speicheranordnung selbst. Wenn daher ein spezieller Speicher eine große Kapazität hat und langsamer arbeitet als ein anderer, so verhält sich die Zeit­ gabeschaltung entsprechend.

Die Steuersignale auf den Leitungen 16 x, 17 x, 18 x, 25 x und 51 x in Fig. 4 treten vor den an die eigentliche Speicheranordnung angelegten Steuersignalen auf. Dies ist notwendig, da die Signale auf diesen Leitungen einer zusätzlichen Pufferung (z.B. Inverter, Gatter usw.) unterworfen werden bevor sie zur Speicheranordnung übertragen werden. Da diese Signale zeitlich vorher erscheinen müssen, wird die Gesamtoperation der Zeitga­ beschaltung trotz gleicher Gesamtdauer auf einen früheren Zeitpunkt verschoben. Dies geschieht einfach dadurch, daß dem Signal auf der Leitung 30 vor Erreichen der Zeitgabeschaltung eine geringere Zeitverzögerung eingeprägt wird.

Claims (14)

1. Zeitgabeschaltung zur Erzeugung einer Vielzahl von Steu­ ersignalen für die Steuerung des Zugriffs auf einen mit einer Vielzahl von Speicherzellen versehenen Speicher, dadurch gekennzeichnet,
daß ein Bitleitungsmodell (40) mit einem verkleinerten Modell einer Bitleitung im Speicher vorgesehen ist, das (40) eine kleinere Kapazität als die Bitleitung im Speicher hat,
daß mit dem Bitleitungsmodell (40) Treibermittel (41) gekoppelt sind, die das Bitleitungsmodell zum Duplizieren des Lesens von Daten aus einer der Speicherzellen treiben und ein stärkeres Signal an dem Bitleitungsmodell hervorrufen, als auf der Bitleitung im Speicher gewonnen wird; und
daß mit dem Bitleitungsmodell (40) Detektormittel (42) gekoppelt sind, die ein zur Erzeugung eines der Steuersignale dienendes Ausgangssignal entwickeln.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Treibermittel ein Zellenmodell (41) enthalten, das ein vergrößertes Modell einer der Speicherzellen darstellt.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß das Zellenmodell (41) einen Transistor (92) der gleichen Größe wie ein korrespondierender Transistor in der Speicherzelle enthält und daß der Transistor in dem Zellenmodell durch Ent­ laden des Bitleitungsmodells (40) für letzteres als Treiber wirkt.

4. Schaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß ein ein Modell einer Wortleitung in dem Speicher enthal­ tendes Wortleitungsmodell (38) mit dem Zellenmodell (41) ge­ koppelt ist.

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß ein ein Modell eines Decodierers in dem Speicher enthaltendes Decodierermodell (37) mit dem Wortleitungsmodell (38) gekop­ pelt ist.

6. Schaltung nach einem der Ansprüche 1 bis 5, dadurch ge­ kennzeichnet, daß das Ausgangssignal des Detektors (42) zu einem Zeitpunkt vor einem entsprechenden Ausgangssignal in dem Speicher erzeugt wird und daß Mittel zur Pufferung dieses Ausgangssignals vor dessen Anlegen an den Speicher vorgesehen sind.

7. Schaltung nach einem der Ansprüche 1 bis 6, dadurch ge­ kennzeichnet, daß die Zeitgabeschaltung einem Cache-Speicher mit einem Etiketten- bzw. Identifizierungsabschnitt und einem Datenabschnitt zugeordnet ist und daß jeder dieser Abschnitte andere Bitleitungsmodelle (40) und Treibermittel (41) ent­ hält.

8. Schaltung nach einem der Ansprüche 1 bis 7, dadurch ge­ kennzeichnet, daß das Bitleitungsmodell (40) mehrere mit einer Leitung (75) gekoppelte Feldeffekttransistoren (73, 74) auf­ weist, von denen jeder eine Größe entsprechend den die Spei­ cherzellen mit der Bitleitung koppelnden Transistoren hat.

9. Zeitgabeschaltung nach einem der Ansprüche 1 bis 8, da­ durch gekennzeichnet, daß ein während des Lesens von Daten aus dem Speicher wirksames erstes Bitleitungsmodell (40), mit diesem gekoppelte Treibermittel (41), welche das erste Bitlei­ tungsmodell zum Duplizieren des Lesens von Daten aus den Spei­ cher veranlassen, ein während des Schreibens von Daten in den Speicher wirksames zweites Bitleitungsmodell (48), mit dem zweiten Bitleitungsmodell (48) gekoppelte zweite Treibermittel (43), welche das zweite Bitleitungsmodell zum Duplizieren des Schreibens von Daten in den Speicher veranlassen, und mit den ersten und zweiten Treibermitteln gekoppelte Pufferschaltungen zur Erzeugung wenigstens eines der Steuersignale vorgesehen sind.

10. Zeitgabeschaltung nach Anspruch 9, dadurch gekennzeich­ net, daß das erste Bitleitungsmodell (40) ein verkleinertes Modell der Bitleitung in dem Speicher ist und daß die ersten Treibermittel (41) ein stärkeres Signal an dem ersten Bitlei­ tungsmodell erzeugen als dasjenige, das auf der Bitleitung in dem Speicher erzeugt wird.

11. Zeitgabeschaltung nach Anspruch 9 oder 10, dadurch ge­ kennzeichnet, daß ein ein Modell einer Wortleitung in dem Speicher bildendes Wortleitungsmodell (38) sowohl mit den ersten als auch den zweiten Treibermitteln (41, 43) gekoppelt ist.

12. Zeitgabeschaltung zur Erzeugung von Steuersignalen für die Steuerung beim Schreiben von Daten in den Speicher, insbe­ sondere nach einem der Ansprüche 1 bis 11, gekennzeichnet durch:
ein Bitleitungsmodell (48), das ein verkleinertes Modell einer Bitleitung in dem Speicher enthält und eine kleinere Kapazität als die Bitleitung in dem Speicher hat;
mit dem Bitleitungsmodell gekoppelte Treibermittel (43), welche das Bitleitungsmodell zum Duplizieren des Schreibens von Daten in den Speicher veranlassen und an dem Bitleitungs­ modell ein Signal mit einem Pegel erzeugen, der angenähert gleich dem entsprechenden Signalpegel in dem Speicher beim Schreiben ist; und
Detektormittel, die mit dem Bitleitungsmodell zur Fest­ stellung des Signals gekoppelt sind und einen bei der Erzeu­ gung wenigstens eines der Steuersignale verwendetes Ausgangs­ signal entwickeln.

13. Zeitgabeschaltung nach Anspruch 12, dadurch gekennzeich­ net, daß mit dem Bitleitungsmodell (48) und den Treibermitteln (43) ein Zellenmodell (49) gekoppelt ist, das ein Modell einer der Speicherzellen enthält.

14. Zeitgabeschaltung nach Anspruch 12 oder 13, dadurch ge­ kennzeichnet, daß das Bitleitungsmodell (48) mit einer Leitung (75) gekoppelte Feldeffekttransistoren (73, 74) aufweist, von denen jeder die Größe der die Zellen mit der Bitleitung kop­ pelnden Transistoren in den Speicherzellen hat.