DE2324769B2 - Steuerschaltung für einen Datenspeicher mit IG-FETs - Google Patents

Steuerschaltung für einen Datenspeicher mit IG-FETs

Info

Publication number
DE2324769B2
DE2324769B2 DE19732324769 DE2324769A DE2324769B2 DE 2324769 B2 DE2324769 B2 DE 2324769B2 DE 19732324769 DE19732324769 DE 19732324769 DE 2324769 A DE2324769 A DE 2324769A DE 2324769 B2 DE2324769 B2 DE 2324769B2
Authority
DE
Germany
Prior art keywords
circuit
signal
address
memory
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19732324769
Other languages
English (en)
Other versions
DE2324769C3 (de
DE2324769A1 (de
Inventor
Shigeki Matsue
Hajime Shirato
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Publication of DE2324769A1 publication Critical patent/DE2324769A1/de
Publication of DE2324769B2 publication Critical patent/DE2324769B2/de
Application granted granted Critical
Publication of DE2324769C3 publication Critical patent/DE2324769C3/de
Expired legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
    • G11C11/4023—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh using field effect transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Description

25
Die Erfindung betrifft eine Steuerschaltung für einen durch Adrirssensignale angesteuerten Datenspeicher mit Isolierschicht-Feldeffekttransistoren (IG-FET's) mit mehreren nacheinander arbeitenden, durch Taktsignale angesteuerten Funktionseinheiten.
Transis'crschaltungen mit IG-FET's werden in zwei Typen untergeteilt, d. h. einen dynamischen Typ und einen statischen Typ. Es ist bekannt, daß die Schaltung vom dynamischen Typ in mehnacherer Hinsicht, beispielsweise durch eine hohe Arbeitsgeschwindigkeit, einen geringen Leistungsverbrauch und eine mögliche Verringerung der Größe von IG-FET's überlegen ist. Daher ist die Schaltung vom dynamischen Typ sehr effektiv, wenn sie bei einer umfangreichen, monolithisehen Speicherschaltung verwendet wird, bei der eine große Zahi von Schaltungsfunktionen ausgeführt werden, eire hohe Arbeitsgeschwindigkeit und ein geringer Leistungsverbrauch erforderlich sind und die IG-FET's sei klein wie möglich gemacht werden müssen, um ein Halbleiter-Speicherchip auf einer kleinen Größe zu halten. Fur den Betrieb der IG-FET-Schaltung vom dynamischen Typ sind jedoch Taktsignale erforderlich. Eine Speichereinrichtung mit dynamischen IG-FET-Schaltungen erfordert Taktsignale, die den Betrieb bei verschiedenen Schaltungsfunktionen in der Sequenz steuern. Bei den herkömmlichen, monolithischen Speichereinrichtungen werden die Taktsignale außerhalb di:r Speichereinrichtung beispielsweise unter Verwendung von Verzögerungsleitungen und logischen Schaltungen erzeugt und dann von außen an die Speichereinlichtungen zugeführt. Obwohl es für den Betrieb der Speicherschaltung praktisch ist, die Zahl der Taktsignale zu erhöhen, führt jegliche Vergrößerung der Zahl di:r Taktsignale, die von außen zugeführt w> werden müssen, zu Schwierigkeiten bei den Benutzern der Speichereinrichtungen im Zusammenhang mit der Erzeugung und der Steuerung der komplizierten Taktsignale.
Eine Steuerschaltung der oben beschriebenen Art ist tM aus der DE-OS 14 49 713 bekannt, bei der die Auslösung eines jeweiligen Taktsignals jeweils bei Beendigung der Operation tiner von mehreren nacheinander arbeitenden Funktionseinheiten vorgenommen wird. Dabei ergeben sich jedoch bei der Ansteuerung nachgeschalteter und/oder paralleler Schaltkreise unerwünschte Schwankungen, die zu unkontrollierbaren, störenden Überlappungen der Steuersignale führen können.
Die Erfindung hat die Aufgabe, eine Steuerschaltung für einen Datenspeicher mit Isolierschicht-Feldeffekttransistoren zu schaffen, bei der die Zahl von außen zugeführten Taktsignale klein gehalten werden kann.
Diese Aufgabe wird dadurch gelöst, daß für mindestens eine Funktionseinheit ein das gleiche Eingangssignal empfangender Hilfskreis vorgesehen ist, dessen Durchlaufzeit der der parallelen Funktionseinheit unabhängig von der Kombination der Adressens.gnale entspricht und daß das Ausgangssignal des Hilfskreises der der parallelen Funktionseinheit nachgeschalteten Funktionseinheit als Taktsteuersignal zugeführt wird.
Damit steht das Ausgangssignal des Hilfskreises in einer festen zeitlichen Beziehung zum Eingangssignal
uiiiiLiuiiaciii
λ ι i:ir_i : ι -i _ι it *
uc:> ι iiiiaivi ciaca uiiu uci ud£u \}ai aucicii
heit, in der sich die Durchlaufzeit in Abhängigkeit von der jeweiligen Kombination der Adressensignale ändert. Dadurch wird die zeitliche Abhängigkeit der Taktsignale von der Kombination der Adressensignale ausgeschaltet.
Bei einer bevorzugten Ausführungsform der Erfindung sind bei der Ansteuerung durch ein einzelnes, externes Taktsteuersignal die Gesamtheit der Funktionseinheiten in vorbestimmter Abfolge mit Hilfe mindestens des Ausgangssignals des Hilfskreises betätigbar.
Ausführungsbeispiele der Erfindung werden nun an Hand der Zeichnungen beschrieben. Es zeigt
Fig. 1 ein schematisches Diagramm, teilweise als Blockdiagramm, einer Speicherschaltung mit drei Transistoren aufweisenden Speicherzellen, bei der ein Ausführungsbeispiel der Erfindung verwendet werden soll,
Fig. 2 die Wellenformen der Taktsignale, die zum Betrieb der Schaltung von F i g. 1 erforderlich sind,
Fig.3 ein Blockdiagramm eines Ausführungsbeispiels der Erfindung,
Fig. 4 ein Diagramm eines Beispiels für eine Schaltung, die ein den Abschluß des Betriebes des Adressenpuffers anzeigendes Signal gemäß der Erfindungerzeugt,
Fig. 5 ein Diagramm eines Ausführungsbeispiels einer Schaltung, die ein den Abschluß des Betriebes eines Dekoders anzeigendes Signal erfindungsgemäß erzeugt,
pig. 6 die Wellenformen, die zum Verständnis der Schaltung von F i g. 5 beitragen,
F i g. 7 ein Diagramm eines Beispiels einer Schaltung, die ein das Ende einer »Lese«-Operation anzeigendes Signal erfindungsgemäß erzeugt,
F i g. 8(A) und 8(B) Diagramme von anderen Ausführungsbeispielen der Speicherzellen, die in der Schaltung von F i g. 7 verwendet werden sollen,
Fig. 9 ein Diagramm eines Ausführungsbeispiels einer Schaltung, die ein das Ende einer Datenübertragung anzeigendes Signal erfindungsgemäß erzeugt,
Fig. 10 ein Blockdiagramm eines anderen Ausführungsbeispiels der Erfindung, das bei einer Speicherschaltung mit drei Transistoren aufweisenden Speicherzellen mit einer einzigen Ziffernleitung (Bitleitung) pro Speicherzelle verwendet wird,
Fig. Il die Wellenformen, die zum Verständnis der
Betriebsweise der Schaltung von Fig. 10 beitragen,
Fig. 12 ein Diagramm des anderen Ausführungsbeispiels der Erfindung, das bei einer Speicherschaltung verwendet wird, die dynamische, vier Transistoren aufweisende Speicherzellen verwendet,
Fig. 13 ein Diagramm eines weiteren Ausführungsbeispiels der Erfindung, das bei einer Speicherschaltung verwendet wird, bei der statische, sechs Transistoren aufweisende Speicherzellen eingesetzt werden,
Fig. 14 ein Diagramm einer einstufigen Inverterschaltung,
Fig. 15 eine graphische Darstellung, die die Übertragungskennlinie der Inverterschaltung von Fig. 14 zeigt,
Fig. 16 ein Diagramm einer dreistufigen Inverterschaltung mit IGFET's, und
F i g. 17 eine graphische Darstellung, die die Übertragungskennlinie der Schaltung von F i g. 16 zeigt.
Die Beschreibung der Erfindung geht davon aus, daß die in den Schaltungen verwendeten IGFET's vom h'-Kaiiai-Typ sind. Daher bedeutet das hohe Niveau das Niveau »1« (binär 1), während das niedrige Niveau das Niveau »0« (binär 0) in dieser Beschreibung bedeutet. Die Funktionen der Schaltungen sind jedoch im wesentlichen identisch, wenn P-Kanal-Typ IGFET's verwendet werden. Die vorliegende Erfindung kann allgemein auf Speicherschaltungen angewendet werden, die beliebige Art von IGFET's verwenden. Obwohl eine Speicherschaltung mit 1024 Bits im folgenden als Beispiel beschrieben wird, kann die Erfindung ferner in ähnlicher Weise auch auf Speicherschaltungen mit einer beliebigen Zahl von Bits angewendet werden.
In Fig. 1 ist eine Speicherschaltung mit 1024 Bits gezeigt, die zehn Adressensignale xo bis x? aufnimmt, die von außen zugeführt werden. Es ist erforderlich, ein internes Signal für jedes Adressensignal im Innern der Speicherschaltung zu erzeugen. Ferner ist es in neuester Zeit erwünscht, daß die IGFET-Speichereinrichtungen TTL-kompatibel sind. Um dieses Erfordernis zu erfüllen, müssen nicht nur die invertierten Signale sondern auch Signale, die mit den Eingangs-Adressensignalen in Phase sind, in der Speicherschaltung verstärkt werden. Die Schaltung von Fi g. 1 ist mit einem Adressenpuffer 1 versehen, der die Adressensignale invertiert und verstärkt. Jedes Eingangsadressensignal *0, *i, ■ · · xt wird
an jeden Aoressenput'fer 1-0,1-1 1-9 angelegt, der die
verstärkten wahren und komplementären Signale (xo, Xo), (xu Sri),... (xq,~Xg) von jedem Adressensignal erzeugt. Diese Signale werden über entsprechende Schalter 2-0, 2-1, ... 2-9 an Dekoder 3, 3' angelegt, die aus NOR-Schaltungen mit fünf Eingängen bestehen. Die Ausgänge D der Dekoder 3 werden zur Auswahl der 1024 Speicherzellen 6 verwendet, die so angeordnet sind, daß sie eine Matrix 7 mit 32 Zeilen mal 32 Spalten bilden. Die Auswahl von 1024 Bits ist in zwei Tei'e aufgeteilt. Die Auswahl von 32 Wörtern in der Speichermatrix 7 wird dadurch durchgeführt, daß die wahren und die komplementären Signale als fünf Adressensignale Xo-x* verwendet werden, wenn sie 32 Adressendekodern 3-1 bis 3-32 zugeführt werden. Der Ausgang D, des ausgewählten Dekoders 3-/wird, um die Betriebsgeschwindigkeit hoch zu machen, einer Leistungsverstärkung durch einen weiteren Schalter 4-/ unterworfen und an das ausgewählte Paar von »Lese«- und »Schreib«-Adteisenleitungen RAL-i und WAL-i angelegt. Als Resultat werden die Speicherzellen 6-/-1 bis 6-Z-32 der 32 Bits, die mit dem ausgewählten Adressenleitungspaar verbunden sind, gleichzeitig angesteuert, um entweder die gespeicherte Information auf die »Lese«-Ziffernleitungen RDL-i bis RDLi? »auszulesen« oder die Information von den »Schreib«-Ziffernleitungen WDL-1 bis WDL-32 zu »schreiben«.
Die Auswahl der 32 Bits in der Speichermatrix 7 wird dadurch ausgeführt, daß die restlichen fünf Adressensignale Xs- χ? verwendet werden, deren wahre und komplementäre Signale auch den 32 Zifferndekodern 3'-l bis 3'-32 zugeführt werden. Der Ausgang D; von nur einem ausgewählten Dekoder 3'-j wird von dem Schalter 4'-j verstärkt und an einen Schalter 8-_/ angelegt, um die ausgewählte Ziffernleitung DL-j der Speichermatrix mit den Anschlüssen des Dateneinganges und des Datenausganges groß EIN und AUS zu verbinden. Als Resultat wird nur eine Information aus der Information der 32 Bits ausgewählt und nach außen ausgelesen, die zu dem ausgewählten Wort (Adressenleitungspaar) gehören und simultan zu allen Ziffernleilungen DL-X bis DL-32 ausgelesen w den sind.
in der »Scnreib«-öperaiiun wiiu von außen an den Anschluß EIN zugeführte Dateninformation durch den geschlossenen Schalter 8-7 der ausgewählten Ziffer in nur ein ausgewähltes Bit 6-i-jeingeschrieben, das zu den gewählten Adressen- und Ziffernleitungen gehört. D:e Daten der restlichen 31 Bits der ausgewählten Adressenleitung, die auf die »Lese«-Ziffernleitungen RDL ausgelesen worden sind, werden simultan auf die »Schreib«-Ziffernleitungen WDL durcl. die Datenübertragungsschaltungen 9-1 bis 9-32 übertragen und simultan darin neu eingeschrieben.
Diese Operationen der Speicherschaltung von F i g. 1 werden nicht gleichzeitig, sondern zeitlich nacheinander durchgeführt, und die Sequenz und die wechselseitige.
zeitliche Beziehung der Operationen werden durch die Taktsignale Φ 0 bis Φ 5 und die Hilfs-Takuignale PO bis P2 (F ig. 2) bestimmt.
Wenn das Taktsignal Φ 0 an die Adresstnpuf"or 1-0 bis 1-9 geliefert wird, beginnen die in invertertransistören Q\ und Q2 in jedem Puffer ihren Betrieb und wah.e und komplementäre Signale erscheinen als Antwort auf die Adressensignale Xn bis x., an den Ausgangspunkten A t und A 2 des Puffers !. Vor dem Signal Φ 0 fällt ein Taktsignal, das die Niveaus von A 1 und A 2 auf einem tiefen Wert gehalten hat. ab. Sobald die Niveaus von A 1 und A 2 bestimmt worden sind, wird das nächste Taktsignal Φ 1 an die Schalter 2-0 bis 2-9 angelegt. Eine Zeitdauer Π ist die Zeit, die zur Bestimmung der Niveaus der wahren und komplementären Signale *„ x, pn den Ausgängen A 1 und A 2 der Adressenpuffer 1-1 bis 1-9, d.h. für den Betrieb des Adressenpuffers, benötigt werden.
BeH Anlegen des Signais Φ 1 wird in die Ausgangssignale x„ x, der Adressenpuffer! aurch die Schalter 2 zu dem Eingang der Dekoder 3, 3' übertragen. Vor dem Anlegen des Signals Φ 1 fällt das Taktsignal Ph das zu den Ausgang D, D' von jedem Dekoder 3, 3' auf einem hohen Niveau gehalten hat, ab. Die Ausgänge Di, D'jdtr ausgewählten Dekoder 3-/, 3'-j, in denen die Eingangs-
■ ·■■' signale auf einem tiefen Niveau sind, werden auf einem hohen Niveau gelassen, und die Ausgänge vcn allen anderen Dekodern, in denen wenigstens ein Eingang auf einem hohen Niveau liegt, fallen auf das tiefe Niveau ab. Die Zeitdauer 72 ist eine Zeit, die erforderlich ist, um
"■> das Niveau der Dekoderausgänge D D' nach dem Anliegen von Φ 1 zu bestimmen. Dann wird das Signal Φ 2 an die Schalter 4-1 bis 4-32 und 5-1 bis 5-32 angelegt. Die Ausgänge D; des ausgewählten AdreßdekoJers 3/
schallen die entsprechende »!,ese«-Adressenleitung RA Li auf das hohe Niveau. Da alle »Lese«-Adressen leitungen durch das Signal Φ 2 auf dem tiefen Niveau festgehalten worden sind, bleiben die nichtausgewählten »Lese«-Adressenleitungen auf dem niedrigen Niveau. Vor dem Signal Φ 2 fällt ein Signal P2 ab, das alle »Lese«-und »Schreib«-Ziffernleitungen RDL, WDL auf dem hohen Niveau gehalten hat. Wenn die ausgewählte »Lese« Adressenleitung RALi auf das hohe Niveau geschaltet ist, beginnt die »Lese«-Operation der Speicherzellen 6-/-1 bis 6-1-32, die mit RALi verbunden sind. Im einzelnen werden die Daten, die in der Kapazität an dem Punkt M (siehe 6-1-1) von jeder Speicherzelle gespeichert sind, auf jede »Lese«-Ziffernleitung RDL ausgelesen. Wenn der Punkt M auf dem tiefen Niveau liegt, bleibt die »Lese«-Ziffcrnleitung RDL der Speicherzelle auf dem hohen Niveau, während, wenn der Punkt M auf einem hohen Niveau liegt, die Leitung RDl. auf ein tiefes Niveau fällt, weil sie durch die Speicherzellen geerdet ist. Eine Zeitdauer 7~3 ist die Zeitdauer, die ab dem Anlegen von Φ 2 bis zu der Bestimmung des Niveaus der »Lese«-Ziffernleitungen RDLA bis RDL-32 erforderlich ist.
Bei dem Anlegen Φ 3 werden die Datenübertragungsschaltungcn 9-1 bis 9-32 aktiv gemacht, und das Niveau jeder »Schreib«-Ziffernleittiiig WDL wird entsprechend mit dem Niveau der zugetiörigen »Lese«-Ziffernleitung RDL bestimmt. Wenn RDL auf einem tiefen Niveau liegt, bleibt WDL auf einem hohen Niveau, auf die sie durch das Signal P2 angehoben worden ist. Wenn andererseits die Leitung RDL auf einem hohen Niveau liegt, wird die Leitung WDL geerdet, und das Niveau der Leitung WDL fällt auf das tiefe Niveau ab. Eine Zeitdauer 74 ist die Zeit, die erforderlich ist, um das Niveau der Leitung WDL zu bestimmen oder um die Datenübertragung von den »Lese«-Ziffernleitungen auf die »Schreib«-Ziffernleitungen nach der Beaufschlagung mit Φ 3 durchzuführen.
Wenn φ 4 an die Schalter 4-1 bis 4-32 angelegt wird, wird das hohe Niveau des Ausgangs Di da ausgewählten Adressendekoders 3-/ an die entsprechende »Schreib«-Adressenleitung WAL-i durch den Schalter 4-; übertragen. Wenn die »Schreib«-Adressenleitung WALi auf diese Weise auf ein hohes Niveau umgeschaltet ist. werden die Daten, die an die »Schreib«-Ziffernleitungen WDL-X bis WDL-32 übertragen worden sind, zu dem Punkt M der entsprechenden Speicherzelle 6-/-1 bis 6-/-32 weitergegeben, die mit dieser Adressenleitung verbunden sind. Dies ist die »Nachschreib«- (oder »Auffrisch«-) Operation der gespeicherten Daten, weil die Daten, die an die Leitung WDL übertragen worden sind, mit den in den Speicherzellen gespeicherten Daten übereinstimmen. Eine Zeitdauer 7"5 ist eine Zeitdauer für die »Nachschreibw-Operation.
Um neue Daten in eine Speicherzelle von außen her einzuschreiben, wird ein Taktsignal 5 an die »Schreib«-Ziffernleitungen WDL-I bis WDL-32 angelegt. Wenn das Signal Φ 5 ein hohes Niveau bekommt, werden alle »Schreib«-Ziffernleitungen dafür vorbereitet, an den Dateneingangsanschluß IN angeschlossen zu werden, und nur die ausgewählte »Schreibw-Ziffernleitung WDL-j, in der der Schalter 8-y durch das hohe Niveau D'j des ausgewählten Zifferndekoders 3'-j bereits geschlossen worden ist, kann nun eine neue information von außen aufnehmen, die in die Speicherzelle 6-i-j eingeschrieben wird, die mit den ausgewählten Adressen- und Ziffernleitungen verbunden ist. Eine Zeitdauer 7'fi ist eine Zeililiiiicr, die dazu erforderlich ist, daü eine neue Information von außen durch die »Schreihw-Ziffernlcitung an den Punkt Aider Speicherzelle übertragen wird. Die »l.ese«-Operation der gespeicherten Daten von der ausgewählten »Sehreib«-Ziffernleitung zu dem AusgangsanschluD AUS wird in dieser Zeitdauer 7 6 unter Verwendung von Φ 5 durchgeführt.
Die Zeitdauern T1 bis 7~6 sind die Zeitdauern, die für die Teiloperationen der Speicherschaltung notwendig sind. Wenn die Intervalle zwischen den Start/.i. itpunkten der Taktsignale kürzer als diese Perioden sin« tritt eine falsche Betriebsweise auf. Wenn die Intervalle auf zi lange Zeitdauern eingestellt sind, läuft eine richtige Operation ab, es ergibt sich jedoch eine niedrige Geschwindigkeit.
Zum wirksamen Erzeugen der Taktsignsle mil strengen wechselseitigen Zeitbeziehungen liefert die Erfindung eine Steuerschaltung, deren Prinzip in F i g. ^ gezeigt ist. Gemäß I- i g. 3 weist die erfindungsgemäße Steuerschaltung eine Schaltung 11 auf. die die Ausgänge des Adressenpuffers 1 empfängt und ein Signal R 1 erzeugt, das die Beendigung der Operation des Adressenpuffers 1 anzeigt, und sie weist ferner eine Schaltung 12 auf, die das die Beendigung dei Adressenpufferoperation anzeigende Signal R1 auf nimmt und das Taktsignal Φ 1 erzeugt. Parallel zu derr Adressendekoder 3 ist ferner eine Schaltung 31 vorgeseheil, die ein die Beendigung der Dekoderopera tion anzeigendes Signal R 2 erzeugt, das seinerseits ar eine das Signal Φ 2 erzeugende Schaltung 32 angelegi wird. Parallel mit den Speicherzellen 6 ist eine Schaltung 71 angeschlossen, die ein Signal R 3 erzeugt, wenn die »Lcse«-Operation der gespeicherten Daten von der Speicherzellen 6 zu den »Le:5e«-Ziffernleitungen RDL abgeschlossen ist. Eine das Signal Φ 3 erzeugende Schaltung 72 ist mit dieser Schaltung 71 verbunden und erzeugt die Taktsignale Φ 3 unter Verwendung des das Ende der »Lese«-Operation anzeigenden Signals R3
Jn Mit einer »Schreib«-Ziffernleitung WDL ist eine Schaltung 73 verbunden, die ein Signal R 4 erzeugt, das das Ende der Datenübertragung von den »Lese«-Ziffernleitungen an die »Schreib«-Ziffernleitung darstellt Unter Verwendung des das Ende der Datenübertragung anzeigenden Signals RA wird der Taktimpuls Φ 4 in einer Schaltung 74 und der Taktimpuls Φ 5 in einer Schaltung 75 erzeugt.
Man könnte glauben, daß die Schaltung von Fig. 2 Extraschaltungen und eine überflüssige Zeitverzöge-
ίο rung notwendig macht. Die Geschwindigkeit wird jedoch nicht langsam und die Spanne, die erforderter· ist, um die Taktimpulse von außen zuzuführen, kanr weggelassen werden, wenn die Schaltungen die Taktsignale in der erwünschten Weise automatisch erzeugen.
Im folgenden werden Beispiele für die Betriebsweise der die Endsignale erzeugenden Schaltungen beschrieben, die in der erfindungsgemäßen Steuerschaltung verwendet werden, siehe F i g. 4 bis 9.
wi Gemäß Fig.4 weist der Generator 11 für das da< Ende der Adressenpufferoperation anzeigende Signa Al einen komplementären Schalter 111 auf, der zwe kreuzweise angeschlossene Gegentakttreiber 112 unc 113 enthält. Diese Treiber sind zwischen_Erdpotentia
«■> und der Quelle für die Senkenspannung Vdd durch die IGFET's Qi und Qt angeschlossen, die leitfähig gernachi werden, wenn Φ 0 daran angelegt wird. Jeder Gegentakttreiber 112 und 113 weist zwei IGFET's auf, die ir
Reihe geschaltet sind. Die Eingänge der Gegentakt· treiber sind mit den Ausgängen A 1 und A 2 des Adressenpuffers 1 verbunden, während die Ausgänge der Gegentakttreiber 112 und 113 mit den Eingängen einer NOR-Schaltung 114 verbunden sind. Die s NOR-Schaltung 114 weist zwei IGFET's Q-, und Ch auf, die parallel zwischen Erdpotential und VOo durch einen weiteren IGFET Q* angeschlossen sind, Die Eingänge der NOR-Schaltung 114 sind auch durch die entsprechenden IGFET's Qi und Q9 geerdet. Die IGFET's Q1 bis C^ werden leitfähig, wenn das Taktsignal PO daran angelegt wird. Beim Anlegen von PO liegt daher der Ausgang der NOR-Schaltung 114, der auch der Ausgang des Generators für das Signal R 1 ist, immer auf dem hohen Niveau.
Der Adressenpuffer 1 empfängt ein Adressensignal x„ ein Speicherchip-Wählsignal CS. als Taktsignal Φ 0 und das invertierte CS.-Signal als Taktsignal PO. Wenn das CS.-Signal auf dem tiefen Niveau liegt, sind die Ausgangspunkte A i und A 2, die die Ausgänge des erststufigen Invertertransistors Q\ und des zweitstufigen Invertertransistors sind, beide auf dem tiefen Niveau. Wenn das C.S.-Signal auf das hohe Niveau geschaltet wird, liegen die Punkte A 1 und A 2 im Zuge ihrer Umschaltung auf das hohe Niveau auf dem halben Wege. Kurz danach liegt jedoch nur einer von ihnen auf dem hohen Niveau, während der andere auf dem tiefen Niveau ist. Sodann werden die Gegentakttreiber 112 und 113 aktiv gemacht, wenn CS. auf das hohe Niveau kommt, und einer der Ausgänge dieser Treiber 112 und jo 113 kommt auf ein hohes Niveau nur dann, wenn die Niveaudifferenz zwischen den beiden Eingängen, d. h. die Differenz zwischen den Niveaus der Ausgänge A 1 und A 2 des Adressenpuffers 1, groß wird. Der Ausgang der NOR-Schaltung 114, der die Ausgänge der Treiber 112 und 113 empfängt, fällt auf das tiefe Niveau, wenn die Niveaus der Treiberausgänge su bestimmt sind. Diese Änderung des Ausgangs der NOR-Schaltung 114 zeigt an, daß der Betrieb des Puffers 1 voll abgeschlossen ist. Daher wird das Ausgangssignal R 1 der Schaltung 11 als ein das Ende der Adressenpufferoperation anzeigendes Signal verwendet. Dieses Signal P. 1 wird an eine Inverterschaltung 12 angelegt, und das invertierte R 1-Signal wird als Taktsignal Φ 1 verwendet. Die Inverterschaltung 12 ist eine ein Φ 1-Signal erzeugende Schaltung.
F i g. 5 zeigt eine Schaltung 31, die das Endsignal P. 2 der Dekoderoperation erzeugt, und eine ein Signal Φ 2 erzeugende Schaltung 32. Die das Signal R 1 erzeugende Schaltung 31 ist ein NOR- oder ODER-Schaltung mit so zwei Eingängen, die die zwei parallelgeschalteten IGFET's Qio und Qw enthält. Einer der miteinander verbundenen Punkte dieser IGFET's ist geerdet, und der andere wird durch Vdd durch einen weiteren IGFET Qn von dem Taktsignal PX gesteuert Die das Signal Al erzeugende Schaltung 31 ist in ihrer Struktur gleich wie die Dekoderschaltung 3 mit der Ausnahme, daß die Zahl der Eingänge zwei beträgt An die Eingänge der das Signal R1 erzeugenden Schaltung werden das wahre und das komplementäre Signal von einem Adressensignal *y zugeführt
Alle Dekoderschaltungen 3, 3' werden vor dem Taktsignal Pi auf das hohe Niveau angehoben, und die Eingänge der Dekoder werden danach mit dem Taktimpuls Pi gespeist, wie in Fig.6 gezeigt ist Obwohl die Ausgänge D der nichtgewählten Dekoder auf das Zifferniveau gebracht werden, ist nicht bestimmt, welche Dekoder von den Adressensignalen nicht ausgewählt sind. Da jedoch der Quasi-Dekoder 31 als Eingänge sowohl die wahren als auch die komplementären Signale des einen Adressensignals χ empfängt, ändert diese Schaltung 31 immer ihr Ausgangsniveau von dem hohen zu dem niedrigen Niveau, wenn das Adressensignal empfangen wird unabhängig davon, ob das Adressensignal den Zustand »I« oder »0« hat. Folglich kann das Ausgangssignal R't dieser Schaltung das Ende der Dekoderoperatior darstellen.
Um die Betriebszeit der Schaltung 31 für das Signa R 2 gleich groß wie die Betriebszeit der Dekoderschal Hingen 3 zu machen, sollten für die IGFET's, die die da; Signal R 2 erzeugende Schaltung und die Dekoderschal tungen 3 bilden, die gleiche Größe haben, und der Wer der Kapazität an dem Ausgangspunkt der Schaltung 31 sollte so eingestellt werden, daß er gleich derr Kapazitätswert an dem Ausgangspunkt der Dekoder schaltung 3 ist. Damit im Hinblick auf die Sicherheit de: Sc'naiiungsbetriebes R 2 abfäiii, nachdem aiie Dekoder schaltungen sicner ihren Betrieb beendet haben, sollte der Wert der Kapazität an dem Ausgang der Schaltung 31 etwas größer als der der Dekoderschaltung 3 sein.
Die das Signal Φ 2 erzeugende Schaltung 32 weis einen Tor-IGFET Qm und einen Last-IGFET Qu auf, die in Reihe zwischen Vdd und Erde angeschlossen sind Der Lasttransistor Qu wird durch Φ 1 gesteuert. De: Eingang der Schaltung 32 empfängt das R 2-Signal, unc der Ausgang Φ 2 ist ein invertiertes Signal von R 2.
F i g. 7 zeigt eine Schaltung 71, die ein Endsignal R 3 von solch einer Operation erzeugt, daß die ausgewählt« »Lese«-Adressenleitung auf das hohe Niveau umge schaltet wird, und daß dadurch die gespeicherten Dater von den Speicherzellen auf die »Lese«-Ziffernleitunger ausgelesen werden. Die Schaltung 71 weist eine Vielzah von Speicherzellen 61 auf, die gleich wie die Speicherzellen 6 der Speichermatrix 7 aufgebaut sind Jede Speicherzelle 61 ist mit jeder »Lese«-Adressenlei tung verbunden und kann das Niveau einer darar angeschlossenen »Lese«-Ziffernleitung 62 von den hohen Niveau auf das tiefe Niveau immer dann ändern wenn die »Lese«-Adressenleitung auf das hohe Niveai geht. Da die Speicherzelle 61 der das Signal Rl erzeugenden Schaltung 71 mit jeder einzelnen von aller »Lesew-Adressenleitungen verbunden ist, geht die Ziffernleitung 62 dieser Schaltung 71 von dem höhet Niveau auf das tiefe Niveau ohne Gefahr eines Fehler: und unabhängig davon über, welche Adressenleitunf gewählt worden ist. Folglich kann die Änderung in den Niveau der »Lese«-Ziffernleitung 62 als Anzeichen fü das Ende der »Lese«-Operation der gespeicherter Daten auf die »Lese«-Ziffemleitungen RDL betrachte werden. Daher wird das Signal /?3, das auf dei »Lese«-Ziffernleitung 62 auftritt als Endsignal für dii »Lese«-Operation verwendet Als Schaltung für dii Erzeugung des Signals 3 kann eine Inverterschaltung T. einfach verwendet werden. Das Taktsignal 3 ist eil invertiertes Signal von dem Signal R 3.
Als Speicherzelle für die Schaltung 71 zur Erzeugunj des Signals R 3 kann eine Zelle 61' gemäß F i g. S(A) unc eine Zelle 61" gemäß Fig.8(B) statt der Schaltung 6: von F i g. 7 verwendet werden. In der Speicherzelle 61 von F i g. 8(A) ist das Steuergatter des »Schreib«-Tor transistors pis nicht mit einer »Schreibe-Adressen leitung sondern mit der »Lese«-Adressenleitung ver bunden, so daß selbst dann, wenn keine »Schreib«-Ope ration nach dem Anschluß einer äußeren Stromquelle ai die Speicherschaltung durchgeführt worden ist da
ίο
hohe Niveau immer eingeschrieben ist und dann von dem Punkt M ausgelesen wird, wenn die »Lese«-Adressenleitung RAU die mit dieser Zelle 6Γ verbunden ist, auf das hohe Niveau für die »Lese«-Operation gebracht wird. Die Speicherzelle 61" gemäß Fig. 8(B) ist sehr einfach und wild insbesondere dort vorteilhaft verwendet, wo der Speicher ein nur zum Lesen bestimmter Speicher ist.
Gemäß F i a;. 9 weist eine Schaltung 73, die ein Endsignal /?4· für die Datenübertragung von den »Lese«-Ziffernleitungen RDL auf die »Schreib«-Ziffernleitungen erzeugt, eine »Schreib«-Ziffernleitung 63, die mit den Speicherzellen 61 der das Signal /?3 erzeugenden Schaltung verbunden ist, und einen IGFET Qn auf, der zwischen einem Ende der Ziffernleitung 63 und Erdpotential angeschlossen ist. Das Taktsignal Φ 3 wird an das Gitter des IGFET Qv als Eingang für diese Schaltung 73 angelegt. Der Ausgang R 4 der Schaltung 73 wird vuii (jciü einen Ende der Zifieniieiiuiig 63 abgeleitet.
Die gewöhnlichen »Schreibw-Ziffernleitungen WDL der Speichermatrix 7 bleiben auf dem hohen Niveau oder fallen auf das tiefe Niveau in Abhängigkeit von den in den Speicherzellen 6 gespeicherten Daten. Im Gegensatz daiiu wird die Ziffernleitung 63 der das Signal RA erzeugenden Schaltung 74 immer auf das tiefe Niveau gebracht, wenn der Taktimpuls Φ 3 an diese Schaltung 73 zugeführt wird. Daher kann das Ende der Datenübertragung an dem Abfall des Niveaus der Ziffernleitung <i3, d.h. an dem Ausgangssignal Λ4 der Schaltung 73, erkannt werden.
Um den Betrieb sicherzustellen, sollte die Kapazität der Ziffernleitimg 63 gleich oder größer als die der »Schreib«-Ziffernleitung WDL der Speichermatrix 7 sein.
Als Beispiel einer das Signal Φ 4 erzeugenden Schaltung 74, die das fl4-Signal empfängt, ist einfach eine Inverterschaltung möglich, um das /?4-Signal zu invertieren.
In der Speicherschaltung von diesem Ausführungsbeispiel bedeutet die »Schreibw-Operation, daß eine neue Information in nur ein Bit der ausgewählten Adressenleitung von außen eingeschrieben wird, und daß die gespeicherte Information in die restlichen Bits der ausgewählten Adressenleitung nachgeschrieben (aufgefrischt) wird. Die Tatsache, daß die Übertragung der gespeicherten Information auf die »Schreib«-Ziffernleitung WDL abgeschlossen worden ist, zeigt an, daß nun das Taktsignal Φ 3 gestoppt und eine neue Information von außen an die ausgewählte »Schreibw-Ziffernleitung zugeführt werden kann. Daher wird das Ä4-Signal nicht nur an die das Signal R 4 erzeugende Schaltung 74 sondern auch an die das Signal Φ 5 erzeugende Schaltung 75 zugeführt In der Schaltung 75 zv:ir Erzeugung des Signals Φ 5, die eine UND- oder NAND-Schaltung mit zwei Eingängen sein kann, wird das Taktsignal Φ 5 nur dann erzeugt, wenn das £4-Signal als ein Eingangssignal und ein »Schreib«-Steui:'.rsignal als anderes Eingangssignal beide zur gleichen Zeit an die Schaltung 75 zugeführt werden. Das erzeugte Taktsignal Φ 5 wird an die das Signal Φ 3 erzeugende Schaltung angelegt, wo die Erzeugung vor: Φ 3 durch die Verwendung von Φ 5 gestoppt wird, während sie dazu verwendet wird, eine neue Information von dem Anschluß EIN in die ausgewählte ZilTernleitung einführen. Statt das Signal Φ 3 durch das Signal Φ 5 zu stoppen, können alle »Lese«-Ziffemkitungen auf das tiefe Niveau gebracht werden, wobei das cignal Φ 5 verwendet wird, um den gleichen Effekt zu erzielen.
Die Beschreibung wurde an Hand von solchen Speicherschaltungen vorgenommen, bei denen die Speicherzelle 6 aus drei IGFET's zusammengesetzt ist und die »Lese«-Ziffernleitungen von den »Schreib«-Ziffernleitungen getrennt sind. Ein wichtiger Gesichtspunkt der Erfindung besteht jedoch in der Erzeugung der Steuertaktsignale der Speicherschaltungen, und die Erfindung ist unabhängig von Unterschieden in den Speicherzellen oder der Speichermatrix anwendbar.
Fig. 10 zeigt eine Speicherschaltung mit drei IGFET's in jeder Speicherzelle 6', bei der die »Lese«-Ziffernleitungen mit den »Schreibw-Ziffernleitungen als »Lesew-wSchreibw-Ziffernleitungen R/WDL kombiniert sind. Mit dieser Schaltung wird das Signal Φ 2 durch das Taktsignal Φ 3 auf ein tiefes Niveau gebracht, um das Niveau der ausgewählten »Lese«-Ädressenieitung abzusenken, und danach wird das Signal Φ 4 angehoben, um die ausgewählte »Schreib«-Adressenleitung WAL auf ein hohes Niveau umzuschalten, wie in F i g. 11 gezeigt ist.
Es gibt ein System, bei dem, nachdem die »Lese«-Adressenleitung abgefaller, ist, die Ziffernleitung wieder vorgeladen und die »Schreibw-Adressenleitung auf das hohe Niveau angehoben wird. Es gibt ferner ein System, bei dem die »SchreibH-Adressenleitung auf das hohe Niveau angehoben wird, ohne daß eine zweite, vorweg erfolgende Aufladung durchgeführt wird. Die Systeme sind im wesentlichen gleich mit der Ausnahme, daß das erstgenannte System ein weiteres Taktsignal benötigt, das nach dem Abfall des Signals Φ 2 und vor dem Anstieg des Signals Φ 4 eingeführt werden sollte.
Fig. 12 zeigt eine Speicherschaltung, bei der vier IGFET's in jeder Speicherzelle 6" verwendet werden. Diese Speicherschaltung hat eine einzige Adressenleitung und benötigt daher eine kleinere Zahl von Taktsignalen. Das Verfahren zur Erzeugung des Taktsignals ist das gleiche wie es oben erwähnt wurde. Insbesondere werden die Adressen- und Ziffernuekoder 3, 3' von dem Signal Φ 1 getrieben, während das Signal Φ 2 von der Generatorschaltung für das das Ende des Dekoderbetriebes anzeigende Signal erzeugt wird, wie durch 31 in F i g. 5 gezeigt ist.
Im Falle einer nur für das Auslesen bestimmten Schaltung wird ebenfalls eine einzige, gemeinsame Adressenleitung verwendet, und die selben Taktsignale wie in der Schaltung von F i g. 12 sind ausreichend.
Fig. 13 zeigt ein Beispiel von statischen Speicherschaltungen, in denen jede Speicherzelle 6'" aus sechs IGFET's zusammengesetzt ist Obwohl die Speicherzelle vom statischen Typ ist, sind die peripheren Schaltungen von dem dynamischen Typ. Insgesamt ist die Art der Steuerung nicht sehr von der Steuerung der Speicherschaltungen verschieden, die oben erwähnt wurden.
In der vorhergehenden Beschreibung wurde der Begriff »Inverterschaltung« verwendet Die Inverter schaltung, die aus zwei IGFET's zusammengesetzt ist und in Fig. 14 gezeigt ist, hat eine unklare Schwellenspannung Vm (Fig. 15) und ihr Verstärkungsgrad ist klein, während eine mehrstufige Inverterschaltung, bei der zwei oder mehrere Inverterschaltungen in einer Ksskade geschaltet sind (Fig. 16), eine schärfere Übertragungskennlinie hat (F i g. 17). Daher schließt der Begriff »Inverterschaltung«, wie er oben verwendet wird, eine mehrstufige Inverterschaltung ein.
Hierzu 12 Blatt Zeichnungen

Claims (2)

Patentansprüche:
1. Steuerschaltung für einen durch Adressensignale angesteuerten Datenspeicher mit Isolierschicht-Feldeffekttransistoren mit mehreren nacheinande r arbeitenden, durch Taktsignale angesteuerten Funktionseinheiten, dadurch gekennzeichnet, daß für mindestens eine Funktionseinheit (3) ein das gleiche Eingangssignal empfangender Hilfskreis (31,32) vorgesehen ist, dessen Durchlaufzeit der der parallelen Funktionseinheit (3) unabhängig von der Kombination der Adressensignale entspriciiit, und daß das Ausgangssignal (Φ 2) des Hiifskre ises (31,32) der der parallelen Funktionseinheit naiihgeschalteten Funktionseinheit als Taktsteuersignal zugeführt wird.
2. Steuerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß bei der Ansteuerung durch ein einzelne::;, externes Taktsteuersignal die Gesamtheit der Fun ktb Feinheiten in vorbestimmter Abfolge
"ι" ' "ί.*. iiiinut»jLt.iia Uta nuagaiigDaigiiaia ui.3 Hilfskreises betätigbar sind.
DE19732324769 1972-05-16 1973-05-16 Steuerschaltung für einen Datenspeicher mit IG-FET's Expired DE2324769C3 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4887672A JPS5240937B2 (de) 1972-05-16 1972-05-16

Publications (3)

Publication Number Publication Date
DE2324769A1 DE2324769A1 (de) 1973-12-06
DE2324769B2 true DE2324769B2 (de) 1978-12-21
DE2324769C3 DE2324769C3 (de) 1987-07-09

Family

ID=12815473

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19732324769 Expired DE2324769C3 (de) 1972-05-16 1973-05-16 Steuerschaltung für einen Datenspeicher mit IG-FET's

Country Status (5)

Country Link
JP (1) JPS5240937B2 (de)
DE (1) DE2324769C3 (de)
FR (1) FR2184865B1 (de)
GB (1) GB1438861A (de)
IT (1) IT987474B (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3738345A1 (de) * 1986-11-11 1988-05-26 Mitsubishi Electric Corp Dynamische halbleiterspeichereinrichtung
DE3942386A1 (de) * 1988-12-27 1990-07-05 Intel Corp Zeitgabeschaltung fuer einen halbleiterspeicher
DE3745016C2 (de) * 1986-11-11 1996-01-18 Mitsubishi Electric Corp Halbleiterspeichereinrichtung

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5011632A (de) * 1973-06-01 1975-02-06
US3964030A (en) * 1973-12-10 1976-06-15 Bell Telephone Laboratories, Incorporated Semiconductor memory array
US3969706A (en) * 1974-10-08 1976-07-13 Mostek Corporation Dynamic random access memory misfet integrated circuit
JPS51142925A (en) 1975-06-04 1976-12-08 Hitachi Ltd Address buffer circuit
JPS51163830U (de) * 1975-06-20 1976-12-27
JPS5284929A (en) * 1976-01-07 1977-07-14 Hitachi Ltd Memory system
JPS52106640A (en) * 1976-03-05 1977-09-07 Hitachi Ltd Memory peripheral circuit
US4042915A (en) * 1976-04-15 1977-08-16 National Semiconductor Corporation MOS dynamic random access memory having an improved address decoder circuit
DE2760462C2 (de) * 1976-06-01 1994-06-30 Texas Instruments Inc Halbleiterspeicheranordnung
DE2724646A1 (de) 1976-06-01 1977-12-15 Texas Instruments Inc Halbleiterspeicheranordnung
JPS5325323A (en) * 1976-08-23 1978-03-09 Hitachi Ltd Pre-sense amplifier
JPS5360125A (en) * 1976-11-11 1978-05-30 Nippon Telegr & Teleph Corp <Ntt> Semiconductor memory unit
JPS5453652A (en) * 1977-10-07 1979-04-27 Denyo Co Ltd Battery welder
JPH0124644Y2 (de) * 1979-08-28 1989-07-26
US4539661A (en) * 1982-06-30 1985-09-03 Fujitsu Limited Static-type semiconductor memory device
JPS5956292A (ja) * 1982-09-24 1984-03-31 Hitachi Ltd 半導体記憶装置
JPS6075510A (ja) * 1983-09-30 1985-04-27 Mitsubishi Heavy Ind Ltd 連続製鋼炉における冷材スクラツプの供給方法
JPS60242593A (ja) * 1984-05-16 1985-12-02 Hitachi Micro Comput Eng Ltd 半導体記憶装置
JPH0736273B2 (ja) * 1984-11-26 1995-04-19 株式会社日立製作所 半導体集積回路
JPS63275093A (ja) * 1987-05-06 1988-11-11 Nec Corp 半導体記憶装置
KR100296964B1 (ko) * 1999-06-28 2001-11-01 박종섭 패킷 명령어 구동형 메모리소자
GB2360113B (en) * 2000-03-08 2004-11-10 Seiko Epson Corp Dynamic random access memory

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1100462A (en) * 1963-10-02 1968-01-24 Automatic Telephone & Elect Improvements in or relating to magnetic core matrix data storage devices

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3738345A1 (de) * 1986-11-11 1988-05-26 Mitsubishi Electric Corp Dynamische halbleiterspeichereinrichtung
DE3745016C2 (de) * 1986-11-11 1996-01-18 Mitsubishi Electric Corp Halbleiterspeichereinrichtung
DE3942386A1 (de) * 1988-12-27 1990-07-05 Intel Corp Zeitgabeschaltung fuer einen halbleiterspeicher
DE3942386C2 (de) * 1988-12-27 2001-07-05 Intel Corp Zeitgabeschaltung für einen Halbleiterspeicher

Also Published As

Publication number Publication date
DE2324769C3 (de) 1987-07-09
DE2324769A1 (de) 1973-12-06
JPS5240937B2 (de) 1977-10-15
FR2184865B1 (de) 1980-03-07
JPS4914052A (de) 1974-02-07
GB1438861A (en) 1976-06-09
FR2184865A1 (de) 1973-12-28
IT987474B (it) 1975-02-20

Similar Documents

Publication Publication Date Title
DE2324769B2 (de) Steuerschaltung für einen Datenspeicher mit IG-FETs
DE2905675C2 (de)
DE2559801C2 (de) Verfahren zum sequentiellen Steuern der Funktionseinheiten eines dynamischen Randomspeichers
DE68917953T2 (de) Dekodierer- und Treiberschaltung für Halbleiterspeicher.
DE3347306C2 (de)
EP0184774A2 (de) Speicheranordnung und eine Speicheranordnung enthaltende Koppelstufe zum Herstellen von dynamisch zugeordneten Verbindungswegen
DE3032620A1 (de) Bipolare speicherschaltung
DE2256118A1 (de) Pseudohierarchisches speichersystem
DE2531382A1 (de) Halbleiterspeicher zum blockorientierten lesen und schreiben
DE2300186A1 (de) Mos-pufferschaltung, insbesondere fuer ein mos-speichersystem
DE2432684A1 (de) Integrierte speicherschaltung fuer rechenautomaten mit decodierfunktionen
DE2528066A1 (de) Digitale datenverarbeitungsschaltung
EP0282976B1 (de) Verfahren und Schaltungsanordnung zum parallelen Einschreiben von Daten in einen Halbleiterspeicher
DE2905676A1 (de) Integrierte schaltung mit einem einzigen chip
DE2415600C2 (de)
DE4108996C2 (de) Halbleiterspeichereinrichtung
DE2347229C3 (de) Schaltung zum Steuern des Adressier-, Lese-, Schreib- und Regeneriervorganges bei einem dynamischen Speicher
DE3433820A1 (de) Logische schaltung mit bipolaren transistoren
DE3514252A1 (de) Halbleiterspeichervorrichtung
DE19651340C2 (de) Halbleiterspeichervorrichtung
DE69502155T2 (de) Adressen-Dekodierverfahren für einen integrierten Speicher und Speicherschaltung zur Anwendung eines solchen Verfahrens
DE68910179T2 (de) Steuerungseinheit in einer integrierten Datenverarbeitungsschaltung.
EP0058243B1 (de) Integrierte digitale Halbleiterschaltung
DE2101180B2 (de)
DE2366265C3 (de) Pufferschaltung

Legal Events

Date Code Title Description
OI Miscellaneous see part 1
OI Miscellaneous see part 1
OI Miscellaneous see part 1
OI Miscellaneous see part 1
BHJ Nonpayment of the annual fee
OI Miscellaneous see part 1
AH Division in

Ref country code: DE

Ref document number: 2366204

Format of ref document f/p: P

AH Division in

Ref country code: DE

Ref document number: 2366250

Format of ref document f/p: P

Ref country code: DE

Ref document number: 2366204

Format of ref document f/p: P

Ref country code: DE

Ref document number: 2366265

Format of ref document f/p: P

C3 Grant after two publication steps (3rd publication)